JP2007157318A - レベルシフタ及びこれを含む不揮発性半導体メモリ装置のブロックドライバー - Google Patents
レベルシフタ及びこれを含む不揮発性半導体メモリ装置のブロックドライバー Download PDFInfo
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Abstract
【解決手段】レベルシフタは、出力信号をイネーブルするイネーブル部を備える。前記イネーブル部は、制御ノードと出力信号との間に形成される制御PMOSトランジスタを含む。前記制御PMOSトランジスタのバルクに印加されるバルク電圧は、前記制御PMOSトランジスタのソースである制御ノードより高い電圧レベルを有する。この構成によれば、前記昇圧電圧から前記ブロックワード信号への漏洩電流が格段に減少して、全体的な消耗電流が減少する。また、選択されたブロックと隣り合うブロックとにおけるN−WELL間の電圧差が格段に減少して、N−WELL間の間隔を減少させることができる。
【選択図】図4
Description
2 制御ゲート
3 基板
4 ソース領域
5 ドレイン領域
15 PMOSトランジスタ
100、100’ レベルシフタ
110 イネーブル部
111 シフト手段
111a シフトNMOSトランジスタ
113 PMOSトランジスタ
115 バルク電圧発生手段
115a バルクNMOSトランジスタ
120 ディスエーブル部
121 インバーター
123 第1NMOSトランジスタ
125 第2NMOSトランジスタ
200 デコーディングブロック
300 ワードライン駆動回路
400 メモリブロック
/XDEC デコーディング信号
BLKWL ブロックワード信号
Nc 制御ノード
Nsh シフト電圧端
Vbulk バルク電圧
VIN 入力信号
VOUT 出力信号
Claims (12)
- 一方向スイング電圧が電源電圧である入力信号に対し、一方向スイング電圧が正の昇圧電圧にシフトされる出力信号を発生するレベルシフタにおいて、
前記入力信号に応じて前記出力信号をイネーブルするイネーブル部と、
前記入力信号に応じて前記出力信号をディスエーブルするディスエーブル部とを備え、
前記イネーブル部は、
前記昇圧電圧を受けるシフト電圧端子と、
所定の制御ノードと、
前記出力信号を前記昇圧電圧にイネーブルするために、前記昇圧電圧との電圧差が前記出力信号の電圧と前記昇圧電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端子と前記制御ノードとの間に形成され、前記出力信号によって制御されるシフト手段と、
前記制御ノードと前記出力信号との間に形成され、前記入力信号に応じてゲーティングされる制御PMOSトランジスタと、
所定のバルク電圧を前記制御PMOSトランジスタのバルクに発生するためのバルク電圧発生手段とを備え、
前記バルク電圧と前記昇圧電圧との電圧差が前記制御ノードの電圧と前記昇圧電圧との電圧差より小さい、
ことを特徴とするレベルシフタ。 - 前記バルク電圧発生手段は、前記シフト電圧端子と前記制御PMOSトランジスタのバルクとの間に形成され、前記制御ノードによってゲーティングされるデプリーションタイプのバルクNMOSトランジスタを含むことを特徴とする請求項1に記載のレベルシフタ。
- 前記シフト手段は、前記シフト電圧端子と前記制御ノードとの間に形成され、前記出力信号によってゲーティングされるデプリーションタイプのシフトNMOSトランジスタを含むことを特徴とする請求項1に記載のレベルシフタ。
- 前記ディスエーブル部は、
前記入力信号に応答するインバーターと、
一つの端子が前記出力信号に連結され、前記電源電圧によってゲーティングされるデプリーションタイプの第1ディスエーブルNMOSトランジスタと、
一つの端子には前記第1ディスエーブルNMOSトランジスタの他の端子が連結され、他の端子には前記インバーターから出力される信号が印加され、前記電源電圧によってゲーティングされるエンハンスメントタイプの第2ディスエーブルNMOSトランジスタを含むことを特徴とする請求項1に記載のレベルシフタ。 - 提供されるアドレスに応じて、正の昇圧電圧にシフトされるブロックワード信号を発生する不揮発性半導体メモリ装置のブロックドライバーにおいて、
一方向スイング電圧が電源電圧であるデコーディング信号に対し、一方向スイング電圧が前記昇圧電圧にレベルシフトされるブロックワード信号を発生するレベルシフタであって、前記昇圧電圧を前記ブロックワード信号に伝送する制御PMOSトランジスタを含む前記レベルシフタと、
前記アドレスに応じて前記デコーディング信号を発生するデコーディングブロックとを備え、
前記制御PMOSトランジスタのバルクには、前記ブロックワード信号をディスエーブルする際に、ソース端子の電圧より高いレベルの電圧が印加される、
ことを特徴とする不揮発性半導体メモリ装置のブロックドライバー。 - 前記レベルシフタは、
前記デコーディング信号に応じて前記ブロックワード信号をイネーブルするイネーブル部と、
前記デコーディング信号に応じて前記ブロックワード信号をディスエーブルするディスエーブル部とを備え、
前記イネーブル部は、
前記昇圧電圧を受けるシフト電圧端子と、
所定の制御ノードと、
前記ブロックワード信号を前記昇圧電圧にイネーブルするために、前記昇圧電圧との電圧差が前記出力信号の電圧と前記昇圧電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号によって制御される前記シフト手段と、
前記制御ノードと前記ブロックワード信号との間に形成され、前記デコーディング信号に応じてゲーティングされる制御PMOSトランジスタと、
所定のバルク電圧を前記制御PMOSトランジスタのバルクに発生するためのバルク電圧発生手段とを備え、
前記バルク電圧と前記シフト電圧との電圧差が前記制御ノードの電圧と前記シフト電圧との電圧差より小さい、
ことを特徴とする請求項5に記載の不揮発性半導体メモリ装置のブロックドライバー。 - 前記バルク電圧発生手段は、前記シフト電圧端子と前記制御PMOSトランジスタのバルクとの間に形成され、前記制御ノードによってゲーティングされるデプリーションタイプのバルクNMOSトランジスタを含むことを特徴とする請求項6に記載の不揮発性半導体メモリ装置のブロックドライバー。
- 前記シフト手段は、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号によってゲーティングされるデプリーションタイプのシフトNMOSトランジスタを含むことを特徴とする請求項6に記載の不揮発性半導体メモリ装置のブロックドライバー。
- 提供される入力信号に対し、一方向スイング電圧がシフト電圧にシフトされる出力信号を発生するレベルシフタにおいて、
前記入力信号に応じて前記出力信号をイネーブルするイネーブル部と、
前記入力信号に応じて前記出力信号をディスエーブルするディスエーブル部とを備え、
前記イネーブル部は、
前記シフト電圧を受けるシフト電圧端子と、
所定の制御ノードと、
前記出力信号を前記シフト電圧にイネーブルするために、前記シフト電圧との電圧差が前記出力信号の電圧と前記シフト電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号に制御される前記シフト手段と、
前記制御ノードと前記出力信号との間に形成され、前記入力信号に応じてゲーティングされる制御MOSトランジスタと、
所定のバルク電圧を前記制御MOSトランジスタのバルクに発生するためのバルク電圧発生手段とを備え、
前記バルク電圧と前記シフト電圧との電圧差が前記制御ノードの電圧と前記シフト電圧との電圧差より小さい、
ことを特徴とするレベルシフタ。 - 前記バルク電圧発生手段は、前記シフト電圧端と前記制御MOSトランジスタのバルクとの間に形成され、前記制御ノードによってゲーティングされるデプリーションタイプのバルクMOSトランジスタを含むことを特徴とする請求項9に記載のレベルシフタ。
- 前記シフト手段は、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号によってゲーティングされるデプリーションタイプのシフトMOSトランジスタを含むことを特徴とする請求項10に記載のレベルシフタ。
- 前記ディスエーブル部は、
前記入力信号に応答するインバーターと、
一つの端子が前記出力信号に連結され、前記入力信号の一方向スイング電圧によってゲーティングされるデプリーションタイプの第1ディスエーブルMOSトランジスタと、
一つの端子には前記第1ディスエーブルMOSトランジスタの他の端子が連結され、他の端子には前記インバーターから出力される信号が印加され、前記入力信号の一方向スイング電圧によってゲーティングされるエンハンスメントタイプの第2ディスエーブルMOSトランジスタとを備えることを特徴とする請求項11に記載のレベルシフタ。
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