KR20070068005A - 프로그램 속도를 증가시키는 플래시 메모리 장치의 블록스위치 회로 - Google Patents

프로그램 속도를 증가시키는 플래시 메모리 장치의 블록스위치 회로 Download PDF

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KR20070068005A
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김영주
원삼규
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Abstract

본 발명은 프로그램 속도를 증가시키는 플래시 메모리 장치의 블록 스위치 회로에 관한 것으로, 본 발명에 따른 블록 스위치 회로는 프로그램 동작시 블록 워드 라인을 미리 설정된 전압으로 프리차지 시켜, 블록 워드 라인의 전압이 설정된 고전압으로 되는 데까지 걸리는 시간을 단축시킴으로써, 프로그램 속도를 증가시킬 수 있다.
블록 스위치 회로, 전송 제어 회로, 전송 회로, 블록 선택 신호

Description

프로그램 속도를 증가시키는 플래시 메모리 장치의 블록 스위치 회로{Block switch circuit of a flash memory device for increasing program operation speed of the flash memory device}
도 1은 종래의 플래시 메모리 장치의 블록 스위치 회로를 도시한 도면이다.
도 2는 도 1에 도시된 블록 스위치 회로의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 블록 스위치 회로를 도시한 도면이다.
도 4는 도 3에 도시된 블록 스위치 회로의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 블록 스위치 회로 110 : 제어 로직 회로
120 : 전송 제어 회로 130 : 전송 회로
140 : 프리차지 회로 150 : 디스챠지 회로
본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 블록 스위치 회로에 관한 것이다.
일반적으로, 플래시 메모리 장치는 선택된 메모리 셀 블록의 워드 라인들을 글로벌 워드 라인들에 연결하는 스위치 회로들의 동작을 제어하기 위해 블록 스위치 회로를 포함한다. 도 1은 종래의 플래시 메모리 장치의 블록 스위치 회로를 도시한 도면이다. 도 1을 참고하면, 블록 스위치 회로(10)는 프리차지 회로(11), 제어 신호 발생기(12), 전송 회로(13), 및 디스차지 회로(14)를 포함한다. 도 2를 참고하여, 상기 블록 스위치 회로(10)를 포함하는 플래시 메모리 장치(미도시)의 프로그램 동작시, 상기 블록 스위치 회로(10)의 동작을 간략하게 설명하면 다음과 같다. 먼저, 고전압 발생기(미도시)가 고전압(VPP)을 발생함에 따라, 상기 고전압(VPP)이 점차 증가시킨다. 어드레스 코딩 신호(CODE)가 인에이블되면, 상기 프리차지 회로(11)가 상기 어드레스 코딩 신호(CODE)에 응답하여, 블록 워드 라인(BKWL)의 전압을 증가시킨다. 이때, 상기 프라챠지 회로(11)는 상기 고전압(VPP)에 기초하여, 상기 블록 워드 라인(BKWL)의 전압을 증가시킨다. 상기 블록 워드 라인(BKWL)의 전압이 증가함에 따라, 상기 블록 워드 라인(BKWL)에 연결된 스위치 회로들(SW1∼SW3)이 온 되어, 메모리 셀 블록(미도시)의 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 및 워드 라인들(WL)을 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 글로벌 워드 라인들(GWL)에 각각 연결한다. 그 결과, 글로벌 워드 라인들(GWL)에 공급되는 프로그램 전압 또는 패스 전압이 상기 워드 라인들(WL)에 각각 공급되어 선택된 워드 라인에 연결된 메모리 셀들이 프로그램된다. 하지만, 도 2에서 참고되는 것과 같이, 상기 블록 스위치 회로(10)는 상기 어드레스 코딩 신호(CODE)가 인에이블될 때, 상기 블록 워드 라인(BKWL)의 전압을 신속하게 증가시키지 못한다. 다시 말하면, 상기 어드레스 코딩 신호(CODE)의 라이징(rising) 구간(T1)보다 상기 블록 워드 라인(BKWL)의 라이징 구간(T2)(즉, 상기 블록 워드 라인(BKWL)의 전압이 0V에서 설정된 고전압(HV1)으로 될 때까지 걸리는 시간)이 더 길다. 따라서, 상기 블록 워드 라인(BKWL)의 전압에 의해 상기 스위치 회로들(SW1∼SW3)이 온 상태로 되더라도, 상기 어드레스 코딩 신호(CODE)가 디세이블되는 시점(T3)에 바로 상기 글로벌 워드 라인들(GWL)에 프로그램 전압이 공급되지 못한다. 그 이유는, 상기 스위치 회로들(SW1∼SW3)이 온 된 후, 안정적으로 동작하는 데까지는 어느 정도 시간이 걸리기 때문에다. 결국, 상기 시점(T3)으로부터 설정된 시간(T4)이 경과된 시점(T5)에 상기 글로벌 워드 라인들(GWL)에 프로그램 전압이 공급된다. 그 결과, 상기 글로벌 워드 라인들(GWL)의 프로그램 전압이 상기 스위치 회로들(SW2)에 의해 선택된 메모리 셀 블록의 워드 라인들(WL)에 공급되어, 상기 워드 라인들(WL)에 연결된 메모리 셀들이 프로그램된다. 한편, 상기 어드레스 코딩 신호(CODE)가 디세이블되어 상기 프리차지 회로(11)가 동작하지 않으므로, 상기 블록 워드 라인(BKWL)은 플로우팅(floating) 된다. 결국, 상기 블록 워드 라인(BKWL)과 상기 글로벌 워드 라인들(GWL)과의 용량성 커플링(capacitive coupling) 현상에 의해, 상기 블록 워드 라인(BKWL)의 전압이 고전압(HV2)까지 증가한다. 상술한 것과 같이, 상기 블록 스위치 회로(10)가 상기 블록 워드 라인(BKWL)의 전압을 신속하게 증가시키지 못하므로, 상기 어드레스 코딩 신호(CODE)가 디세이블되는 시점에 바로 상기 프로그램 전압이 상기 워드 라인들(WL)에 공급되지 못하여, 프로그램 시간이 증가한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프로그램 동작시 블록 워드 라인을 미리 설정된 전압으로 프리차지 시켜, 블록 워드 라인의 전압이 설정된 고전압으로 되는 데까지 걸리는 시간을 단축시킴으로써, 프로그램 속도를 증가시킬 수 있는 플래시 메모리 장치의 블록 스위치 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 블록 스위치 회로는, 제어 로직 회로, 전송 회로, 전송 제어 회로, 및 프리차지 회로를 포함한다. 제어 로직 회로는 플래시 메모리 장치의 소거 동작시, 프리 디코딩 신호들과 프로그램 프리차지 제어 신호에 응답하여 제1 또는 제2 전압의 블록 선택 신호를 출력하고, 플래시 메모리 장치의 프로그램 동작시, 프로그램 프리차지 제어 신호에 응답하여 제1 전압의 블록 선택 신호를 출력한다. 전송 회로는 제어 라인을 통하여 수신되는 전송 제어 신호에 응답하여, 블록 선택 신호를 블록 워드 라인에 전송한다. 전송 제어 회로는 프로그램 동작시, 챠지 제어 신호와 디스챠지 제어 신호에 응답하여, 제어 라인에 내부 전압 또는 그라운드 전압을 공급한다. 프리차지 회로는 어드레스 코딩 신호들에 응답하여 블록 워드 라인을 제3 전압으로 프리차지한다. 바람직하게, 소거 동작시, 제어 라인에 내부 전압보다 작은 프리차지 전압이 공급된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 블록 스위치 회로를 도시한 도면이다. 도 3을 참고하면, 블록 스위치 회로(100)는 제어 로직 회로(110), 전송 제어 회로(120), 전송 회로(130), 프리차지 회로(140), 및 디스차지 회로(150)를 포함한다. 상기 제어 로직 회로(110)는 상기 블록 스위치 회로(100)를 포함하는 플래시 메모리 장치(미도시)의 소거(erase) 동작시, 프리 디코딩 신호들(XA∼XD)과 프로그램 프리차지 제어 신호(PGMPREb)에 응답하여 제1 또는 제2 전압의 블록 선택 신호(CON)를 출력한다. 또, 상기 제어 로직 회로(110)는 상기 플래시 메모리 장치의 프로그램 동작시, 상기 프로그램 프리차지 제어 신호(PGMPREb)에 응답하여 상기 제1 전압의 블록 선택 신호를 출력한다. 바람직하게, 상기 제1 전압은 내부 전압(VDD)으로 설정될 수 있고, 상기 제2 전압은 그라운드 전압(VSS)으로 설정될 수 있다. 상기 제어 로직 회로(110)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 제어 로직 회로(110)는 로직 회로들(111, 113), 퓨즈 회로(112), 및 전압 공급 회로(114)를 포함한다. 바람직하게, 상기 로직 회로들(111, 113) 각각은 NAND 게이트로서 구현될 수 있다. 상기 로직 회로(111)는 프리 디코딩 신호들(XA∼XD)에 응답하여, 제어 로직 신호(L1)를 출력한다. 좀 더 상세하 게는, 상기 프리 디코딩 신호들(XA∼XD)이 모두 로직 하이 일 때, 상기 로직 회로(111)가 상기 제어 로직 신호(L1)를 로직 로우로 출력한다. 상기 퓨즈 회로(112)는 상기 로직 회로(111)의 출력 단자와 제어 노드(D) 사이에 연결된다. 상기 전압 공급 회로(114)는 PMOS 트랜지스터들(P1, P2)을 포함한다. 상기 PMOS 트랜지스터들(P1, P2)은 상기 제어 노드(D)에 내부 전압(VDD)을 공급한다. 결국, 상기 퓨즈 회로(112)가 절단될 때, 상기 PMOS 트랜지스터들(P1, P2)에 의해 상기 제어 노드(D)에서 상기 내부 전압(VDD) 레벨(즉, 로직 하이)의 상기 제어 로직 신호(L1)가 발생된다. 또, 상기 퓨즈 회로(112)가 절단되지 않을 때, 상기 로직 회로(111)가 상기 제어 노드(D)에 상기 제어 로직 신호(L1)를 로직 하이 또는 로우로 출력한다. 이때, 상기 PMOS 트랜지스터들(P1, P2)의 전류 구동 능력들은 상기 로직 회로(111)가 상기 제어 로직 신호(L1)를 로직 로우로 출력할 때, 상기 제어 로직 신호(L1)의 로직 레벨에 영향을 미치지 않을 정도로 작게 설정되는 것이 바람직하다. 상기 퓨즈 회로(112)는 무효 블록(invalid block)에 대해 사용자가 사용할 수 없도록 하기 위해 설치된다. 즉, 상기 블록 스위치 회로(100)에 대응하는 메모리 셀 블록이 무효 블록인 경우, 상기 퓨즈 회로(112)가 절단된다. 그 결과, 상기 메모리 셀 블록의 소거 동작이 이루어지지 않는다. 또, 이와 유사하게, 상기 메모리 셀 블록이 무효 블록인 경우, 상기 메모리 셀 블록이 프로그램되지 않도록 하기 위해, 상기 프리차지 회로(140)와 상기 블록 워드 라인(BKWL) 사이에 추가의 퓨즈 회로가 설치될 수 있다. 상기 로직 회로(113)는 상기 제어 로직 신호(L1)와 상기 프로그램 프리차지 제어 신호(PGMPREb)에 응답하여, 상기 제1 또는 제2 전압의 상기 블록 선택 신호 (CON)를 출력한다.
상기 전송 제어 회로(120)는 상기 프로그램 동작시, 챠지 제어 신호(CHG)와 디스챠지 제어 신호(DIS)에 응답하여, 제어 라인(CL)에 상기 내부 전압(VCC) 또는 상기 그라운드 전압(VSS)을 공급한다. 이를 좀 더 상세히 설명하면, 상기 전송 제어 회로(120)는 풀-업(pull-up) 회로(P3)와 풀-다운(pull-down) 회로(N1)를 포함한다. 바람직하게, 상기 풀-업 회로(P3)는 PMOS 트랜지스터로 구현될 수 있고, 상기 풀-다운 회로(N1)는 NMOS 트랜지스터로 구현될 수 있다. 상기 풀-업 회로(P3)는 상기 챠지 제어 신호(CHG)에 응답하여, 상기 제어 라인(CL)에 상기 내부 전압(VCC)을 공급한다. 그 결과, 상기 제어 라인(CL)에서 상기 내부 전압(VCC) 레벨의 전송 제어 신호(PCTL)가 발생한다. 또, 상기 풀-다운 회로(N1)는 상기 디스챠지 제어 신호(DIS)에 응답하여, 상기 제어 라인(CL)에 상기 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 제어 라인(CL)에서 상기 그라운드 전압(VSS) 레벨의 상기 전송 제어 신호(PCTL)가 발생한다. 한편, 상기 플래시 메모리 장치의 소거 동작시, 상기 제어 라인(CL)에는 상기 내부 전압(VCC)보다 작은 프리차지 전압(VPRE)이 공급된다. 그 결과, 상기 전송 제어 신호(PCTL)가 상기 프리차지 전압(VPRE) 레벨로 된다.
상기 전송 회로(130)는 상기 제어 라인(CL)을 통하여 수신되는 상기 전송 제어 신호(PCTL)에 응답하여, 상기 블록 선택 신호(CON)를 상기 블록 워드 라인(BKWL)에 전송한다. 그 결과, 상기 블록 워드 라인(BKWL)이 상기 제1 또는 제2 전압 레벨로 된다. 바람직하게, 상기 전송 회로(130)는 NMOS 트랜지스터로서 구현될 수 있다. 상기 프리차지 회로(140)는 어드레스 코딩 신호들(GA, GB)에 응답하여 상 기 블록 워드 라인(BKWL)을 전압(VPP)으로 프리차지한다. 상기 전압(VPP)은 도시되지 않은 고전압 발생기에 의해 발생된다. 좀 더 상세하게는, 상기 프리차지 회로(140)가 스위칭 회로(141)와 클립핑(clipping) 회로(142)를 포함한다. 상기 스위칭 회로(141)는 NMOS 트랜지스터들(N2, N3)을 포함한다. 상기 NMOS 트랜지스터(N2)의 드레인은 상기 전압(VPP)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(N3)의 드레인에 연결된다. 상기 NMOS 트랜지스터(N3)의 소스는 상기 블록 워드 라인(BKWL)에 연결된다. 또, 상기 NMOS 트랜지스터들(N2, N3)의 게이트들에는 상기 어드레스 코딩 신호들(GA, GB)이 각각 입력된다. 상기 어드레스 코딩 신호들(GA, GB)은 상기 프로그램 동작시 상기 블록 스위치 회로(100)에 대응하는 메모리 셀 블록(미도시)의 메모리 셀들을 선택하기 위해, 로우 디코더(미도시)가 로우 어드레스 신호들을 디코딩하여 발생하는 신호들이다. 상기 NMOS 트랜지스터들(N2, N3)은 상기 어드레스 코딩 신호들(GA, GB)에 응답하여 턴 온 또는 오프 된다. 상기 NMOS 트랜지스터들(N3, N4)은 턴 온 될 때, 상기 블록 워드 라인(BKWL)을 상기 전압(VPP)으로 프리차지 한다. 상기 클립핑 회로(142)는 NMOS 트랜지스터들(N4, N5)을 포함한다. 상기 NMOS 트랜지스터(N4)는 상기 NMOS 트랜지스터(N5)의 드레인에 역방향으로 다이오드 커넥션(diode connection) 되고, 상기 NMOS 트랜지스터(N5)는 상기 블록 워드 라인(BKWL)에 역방향으로 다이오드 커넥션 된다. 또, 상기 NMOS 트랜지스터(N4)의 드레인은 상기 전압(VPP)에 연결된다. 상기 NMOS 트랜지스터들(N4, N5)은 상기 블록 워드 라인(BKWL)의 전압 레벨이 설정된 전압 레벨(HV2, 도 4 참고) 이상으로 상승할 경우, 이를 클립핑 하여 상기 블록 워드 라인(BKWL)의 전압 레벨을 상기 설정된 전 압(HV2) 레벨로 유지한다.
상기 디스챠지 회로(150)는 상기 블록 선택 신호(CON)와 디스챠지 인에이블 신호(DEN)에 응답하여 상기 블록 워드 라인(BKWL)을 상기 그라운드 전압(VSS)으로 디스차지한다. 좀 더 상세하게는, 상기 디스차지 회로(150)가 NAND 게이트(151)와 NMOS 트랜지스터(N6)를 포함한다. 상기 NAND 게이트(151)는 상기 블록 선택 신호(CON)와 디스챠지 인에이블 신호(DEN)에 응답하여 제어 신호(DCTL)를 출력한다. 바람직하게, 상기 블록 선택 신호(CON)와 상기 디스챠지 인에이블 신호(DEN)가 모두 로직 하이일 때, 상기 NAND 게이트(151)가 상기 제어 신호(DCTL)를 로우 레벨로 출력한다. 또, 상기 블록 선택 신호(CON)와 상기 디스챠지 인에이블 신호(DEN) 중 하나가 로직 로우일 때, 상기 NAND 게이트(151)가 상기 제어 신호(DCTL)를 하이 레벨로 출력한다. 상기 디스챠지 인에이블 신호(DEN)는 상기 블록 스위치 회로(100)가 동작할 때, 로직 하이로 유지되는 신호이다. 상기 NMOS 트랜지스터(N6)의 게이트에는 상기 제어 신호(DCTL)가 입력되고, 상기 NMOS 트랜지스터(N6)의 드레인은 상기 블록 워드 라인(BKWL)에 그 소스는 그라운드 전압(VSS)에 각각 연결된다. 상기 NMOS 트랜지스터(N6)는 상기 제어 신호(DCTL)에 응답하여 턴 온 또는 오프되고, 턴 온될 때 상기 블록 워드 라인(BKWL)을 상기 그라운드 전압(VSS)으로 디스차지 한다.
한편, 상기 블록 워드 라인(BKWL)에는 스위치 회로들로서 사용되는 NMOS 트랜지스터들(SW1, SW2, SW3)의 게이트들이 연결된다. 상기 NMOS 트랜지스터들(SW1, SW2, SW3)은 상기 블록 워드 라인(BKWL)이 상기 전압(VPP 또는 VCC)으로 프리차지 될 때, 턴 온 된다. 상기 NMOS 트랜지스터(SW1)의 드레인과 소스는 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL)에 각각 연결된다. 또, 상기 NMOS 트랜지스터(SW2)의 드레인과 소스는 글로벌 워드 라인(GWL)과 워드 라인(WL)에 각각 연결된다. 또, 상기 NMOS 트랜지스터(SW3)의 드레인과 소스는 글로벌 소스 선택 라인(GSSL)과 소스 선택 라인(SSL)에 각각 연결된다. 따라서, 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 턴 온될 때, 상기 글로벌 드레인 선택 라인(GDSL), 상기 글로벌 워드 라인(GWL), 및 상기 글로벌 소스 선택 라인(GSSL)이 상기 드레인 선택 라인(DSL), 상기 워드 라인(WL), 및 상기 소스 선택 라인(SSL)에 각각 연결된다. 도 3에서는 도면의 간략화를 위해, 하나의 상기 NMOS 트랜지스터(SW2)가 도시되었지만, 실제로, 상기 NMOS 트랜지스터(SW2)의 수는 한 블록의 워드 라인의 수(예를 들어, 16라인)와 동일하게 구성된다.
다음으로, 도 4를 참고하여, 상기 블록 스위치 회로(100)의 동작 과정을 좀 더 상세히 설명한다. 도 4는 도 3에 도시된 블록 스위치 회로의 동작과 관련된 신호들의 타이밍도이다. 설명의 편의상, 본 실시예에서는 제어 로직 회로(110)의 퓨즈 회로(112)가 비절단 상태인 경우, 상기 블록 스위치 회로(100)를 포함하는 플래시 메모리 장치의 프로그램 동작과 소거 동작시, 상기 블록 스위치 회로(100)의 동작을 중심으로 설명하기로 한다. 먼저, 프로그램 동작시, 상기 블록 스위치 회로(100)의 동작 과정을 설명한다. 초기에, 상기 프로그램 프리차지 제어 신호(PGMPREb)가 설정 시간(T14) 동안 디세이블된 후 인에이블된다. 이때, 상기 프리차지 전압(VPRE)은 그라운드 전압(VSS)으로 유지된다. 상기 프로그램 동작시, 상기 프리 디코딩 신호들(XA, XB, XC, XD)은 상기 제어 로직 회로(110)에 입력되지 않는다. 그 결과, 상기 제어 로직 회로(100)의 로직 회로(113)는 상기 프로그램 프리차지 제어 신호(PGMPREb)에 응답하여, 상기 시간(T14) 동안 상기 블록 선택 신호(CON)를 로직 하이(즉, 상기 내부 전압(VCC) 레벨로)로 출력한다. 한편, 상기 시간(T14) 동안 상기 챠지 제어 신호(CHG)와 상기 디스챠지 제어 신호(DIS)가 디세이블된다. 상기 전송 제어 회로(120)의 풀-업 회로(P3)가 상기 제어 라인(CL)에 상기 내부 전압(VCC)을 공급한다. 그 결과, 상기 제어 라인(CL)을 통하여, 상기 내부 전압(VCC) 레벨의 상기 전송 제어 신호(PCTL)가 상기 전송 회로(130)에 입력된다. 상기 전송 회로(130)는 상기 전송 제어 신호(PCTL)에 응답하여, 상기 블록 선택 신호(CON)를 상기 블록 워드 라인(BKWL)에 전송한다. 그 결과, 상기 블록 워드 라인(BKWL)이 전압(VCC-Vt) 레벨로 프리차지 된다. 상기 Vt는 상기 전송 회로(130)(즉, NMOS 트랜지스터)의 문턱 전압이다. 이 후, 프로그램될 메모리 셀 블록에 대응하는 상기 어드레스 코딩 신호들(GA, GB)이 인에이블된다. 상기 어드레스 코딩 신호들(GA, GB)에 응답하여, 상기 프리차지 회로(140)의 스위치 회로(141)가 상기 전압(VPP)을 상기 블록 워드 라인(BKWL)에 공급한다. 그 결과, 상기 블록 워드 라인(BKWL)은 전압(HV1)으로 프리차지 된다. 상기 프리차지 회로(140)가 상기 전압(VPP)을 상기 블록 워드 라인(BKWL)에 공급하기 전에, 상기 블록 워드 라인(BKWL)이 상기 전압(VCC-Vt)으로 프리차지된 상태이므로, 상기 블록 워드 라인(BKWL)이 상기 전압(HV1)으로 프리차지 되는 데 걸리는 시간이 단축된다. 즉, 도 4에서 참고되는 것과 같이, 상기 어드레스 코딩 신호들(GA, GB)의 라이징 구간(T11)보다 상기 블록 워드 라인(BKWL)의 라이징 구간(T12)(즉, 상기 블록 워드 라인(BKWL)의 전압이 상기 전압(VCC-Vt)에서 상기 전압(HV1)으로 될 때까지 걸리는 시간)이 더 짧다. 그 결과, 상기 블록 워드 라인(BKWL)의 전압에 의해 상기 스위치 회로들(SW1∼SW3)이 온 된 후, 안정적으로 동작하는 데까지 걸리는 시간이 단축된다. 결국, 상기 어드레스 코딩 신호들(GA, GB)이 디세이블되는 시점(T13)에 바로 상기 글로벌 워드 라인들(GWL)에 프로그램 전압이 공급되는 것이 가능해진다. 이 후, 상기 글로벌 워드 라인들(GWL)의 프로그램 전압이 상기 스위치 회로들(SW2)에 의해 선택된 메모리 셀 블록의 워드 라인들(WL)에 공급되어, 상기 워드 라인들(WL)에 연결된 메모리 셀들이 프로그램된다. 한편, 상기 어드레스 코딩 신호들(GA, GB)이 디세이블되어 상기 프리차지 회로(140)가 동작하지 않으므로, 상기 블록 워드 라인(BKWL)은 플로우팅 된다. 결국, 상기 글로벌 워드 라인들(GWL)에 상기 프로그램 전압이 공급될 때, 상기 블록 워드 라인(BKWL)과 상기 글로벌 워드 라인들(GWL)의 용량성 커플링 현상에 의해, 상기 블록 워드 라인(BKWL)의 전압이 전압(HV2)까지 증가한다. 이때, 상기 프리차지 회로(140)의 클립핑 회로(142)는 상기 블록 워드 라인(BKWL)의 전압이 상기 전압(HV2)보다 크게 증가할 때, 이를 클립핑 한다. 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 상기 블록 워드 라인(BKWL)의 전압에 응답하여 턴 온되어, 상기 글로벌 드레인 선택 라인(GDSL), 상기 글로벌 워드 라인(GWL), 및 상기 글로벌 소스 선택 라인(GSSL)을 상기 드레인 선택 라인(DSL), 상기 워드 라인(WL), 및 상기 소스 선택 라인(SSL)에 각각 연결한다. 그 결과, 상기 글로벌 워드 라인(GWL)에 공급되는 프로그램 전압(또는 패스 전압)이 상기 워드 라인(WL)에 공급된다.
한편, 프로그램되지 않을 메모리 셀 블록(이하, 비선택 메모리 셀 블록이라 함)에 대응하는 어드레스 코딩 신호들(GA, GB)은 디세이블 상태로 유지되고, 상기 비선택 메모리 셀 블록에 대응하는 전송 제어 회로(120)에 입력되는 챠지 제어 신호(CHG)와 디스챠지 제어 신호(DIS)가 인에이블된다. 그 결과, 상기 비선택 메모리 셀 블록의 전송 제어 회로(120)는 제어 라인(CL)에 상기 그라운드 전압(VSS)을 공급한다. 결국, 상기 비선택 메모리 셀 블록의 제어 라인(CL)에서는 상기 그라운드 전압(VSS) 레벨의 전송 제어 신호(PCTL)이 발생하므로, 비선택 메모리 셀 블록(130)의 전송 회로(130)는 상기 블록 선택 신호(CON)를 상기 블록 워드 라인(BKWL)에 전송하는 동작을 정지한다.
상술한 것과 같이, 상기 어드레스 코딩 신호들(GA, GB)을 수신하기 이전에, 상기 블록 스위치 회로(100)가 소거 동작시 사용되는 상기 블록 선택 신호(CON)를 이용하여, 상기 블록 워드 라인(BKWL)의 전압을 상기 전압(VCC-Vt)으로 프리차지 한다. 따라서, 상기 어드레스 코딩 신호들(GA, GB)이 상기 블록 스위치 회로(100)에 입력될 때, 상기 블록 워드 라인(BKWL)의 전압이 신속하게 상기 전압(HV1) 레벨로 될 수 있으므로, 플래시 메모리 장치의 전체 프로그램 시간이 단축될 수 있다. 통상적으로, 플래시 메모리 장치의 프로그램 동작시, 초기에, 전체 메모리 셀 블록들에 대응하는 블록 스위치 회로들이 각각 대응하는 블록 워드 라인들(예를 들어, 128개 또는 256개)을 상기 전압(HV1)으로 프리차지한다. 이 후, 상기 어드레스 코딩 신호들(GA, GB)에 의해 선택된 메모리 셀 블록들을 제외한 나머지 메모리 셀 블록들에 대응하는 블록 스위치 회로들 각각의 디스차지 회로(150)가 블록 워드 라인 (BKWL)을 그라운드 전압(VSS)으로 디스챠지시킨다. 결국, 프로그램 동작 초기에, 상기 전압(VPP)을 발생하는 고전압 발생기(미도시)에 대해, 전체 메모리 셀 블록들의 블록 워드 라인들과 이들에 연결된 NMOS 트랜지스터들(SW1, SW2, SW3)이 부하(load) 성분으로서 작용하게 된다. 이러한 부하 성분은 플래시 메모리 장치에 포함되는 메모리 셀 블록의 수가 증가할수록 더욱 증가한다. 또, 이러한 부하 성분은 프로그램 동작 초기에 상기 고전압 발생기의 동작에 큰 부담을 주게 되므로, 전체 블록 워드 라인들이 상기 전압(HV1)으로 프리차지 되는데 걸리는 시간이 더욱 증가하게 된다. 따라서, 전체 메모리 셀 블록들의 블록 워드 라인들에 상기 전압(VPP)을 공급하기 위해서는, 상기 고전압 발생기가 충분히 큰 전압 펌핑(pumping) 능력을 가져야 한다. 하지만, 상기 블록 스위치 회로(100)는 상기 블록 선택 신호(CON)를 이용하여, 상기 블록 워드 라인(BKWL)의 전압을 상기 전압(VCC-Vt)으로 프리차지할 수 있으므로, 프로그램 동작 초기의 상기 고전압 발생기의 동작에 부담을 주는 부하 성분을 감소시킬 수 있다.
다음으로, 상기 플래시 메모리 장치의 소거 동작시, 상기 블록 스위치 회로(100)의 동작을 설명하면 다음과 같다. 또, 소거 동작시 상기 프로그램 프리차지 제어 신호(PGMPREb)는 인에이블 상태로 유지된다. 이 후, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 상기 제어 로직 회로(110)의 로직 회로(111)에 입력되면, 상기 로직 회로(111)가 상기 프리 디코딩 신호들(XA, XB, XC, XD)에 응답하여, 상기 제어 로직 신호(L1)를 로직 로우로 출력한다. 상기 로직 회로(113)는 상기 프로그램 프리차지 제어 신호(PGMPREb)와 상기 제어 로직 신호(L1)에 응답하여, 상기 블록 선택 신호(CON)를 로직 하이로 출력한다.
한편, 상기 소거 동작시, 상기 챠지 제어 신호(CHG)는 인에이블되고, 상기 디스챠지 제어 신호(DIS)는 디세이블되어, 상기 전송 제어 회로(120)가 전압 공급 동작을 정지한다. 도 4에 도시되지 않았지만, 상기 소거 동작시, 상기 제어 라인(CL)에 상기 내부 전압(VCC)보다 작은 상기 프리차지 전압(VPRE)이 공급된다. 그 결과, 상기 제어 라인(CL)을 통하여, 상기 프리차지 전압(VPRE) 레벨의 상기 전송 제어 신호(PCTL)가 상기 전송 회로(130)에 입력된다. 상기 전송 회로(130)는 상기 전송 제어 신호(PCTL)에 응답하여, 상기 블록 선택 신호(CON)를 상기 블록 워드 라인(BKWL)에 전송한다. 그 결과, 상기 블록 워드 라인(BKWL)이 상기 전압(VCC-Vt) 레벨로 프리차지 된다. 상기 블록 워드 라인(BKWL)의 전압에 의해 상기 NMOS 트랜지스터들(SW1, SW2, SW3)이 상기 블록 워드 라인(BKWL)의 전압에 응답하여 턴 온되어, 상기 글로벌 드레인 선택 라인(GDSL), 상기 글로벌 워드 라인(GWL), 및 상기 글로벌 소스 선택 라인(GSSL)을 상기 드레인 선택 라인(DSL), 상기 워드 라인(WL), 및 상기 소스 선택 라인(SSL)에 각각 연결한다. 그 결과, 상기 글로벌 워드 라인(GWL)에 공급되는 소거 전압(예를 들어, 0V)이 상기 워드 라인(WL)에 공급된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치의 블록 스위치 회로는 프로그램 동작시 블록 워드 라인을 미리 설정된 전압으로 프리차지 시켜, 블록 워드 라인의 전압이 설정된 고전압으로 되는 데까지 걸리는 시간을 단축시킴으로써, 프로그램 속도를 증가시킬 수 있다.

Claims (8)

  1. 플래시 메모리 장치의 블록 스위치 회로에 있어서,
    상기 플래시 메모리 장치의 소거 동작시, 프리 디코딩 신호들과 프로그램 프리차지 제어 신호에 응답하여 제1 또는 제2 전압의 블록 선택 신호를 출력하고, 상기 플래시 메모리 장치의 프로그램 동작시, 상기 프로그램 프리차지 제어 신호에 응답하여 상기 제1 전압의 블록 선택 신호를 출력하는 제어 로직 회로;
    제어 라인을 통하여 수신되는 전송 제어 신호에 응답하여, 상기 블록 선택 신호를 블록 워드 라인에 전송하는 전송 회로;
    상기 프로그램 동작시, 챠지 제어 신호와 디스챠지 제어 신호에 응답하여, 상기 제어 라인에 내부 전압 또는 그라운드 전압을 공급하는 전송 제어 회로; 및
    어드레스 코딩 신호들에 응답하여 상기 블록 워드 라인을 제3 전압으로 프리차지하는 프리차지 회로를 포함하고,
    상기 소거 동작시, 상기 제어 라인에 상기 내부 전압보다 작은 프리차지 전압이 공급되는 블록 스위치 회로.
  2. 제1항에 있어서,
    상기 제3 전압은 상기 제1 전압보다 크고, 상기 제1 전압은 상기 제2 전압보다 큰 플래시 메모리 장치의 블록 스위치 회로.
  3. 제1항에 있어서,
    상기 블록 선택 신호와 디스차지 인에이블 신호에 응답하여 상기 블록 워드 라인을 상기 그라운드 전압으로 디스차지하는 디스차지 회로를 더 포함하는 블록 스위치 회로.
  4. 제1항에 있어서, 상기 전송 제어 회로는,
    상기 챠지 제어 신호에 응답하여, 상기 제어 라인에 상기 내부 전압을 공급하는 풀-업 회로; 및
    상기 디스챠지 제어 신호에 응답하여, 상기 제어 라인에 상기 그라운드 전압을 공급하는 풀-다운 회로를 포함하는 블록 스위치 회로.
  5. 제1항에 있어서, 상기 제어 로직 회로는,
    상기 프리 디코딩 신호들에 응답하여, 제어 로직 신호를 제어 노드에 출력하는 제1 로직 회로;
    상기 제어 노드에 상기 내부 전압을 공급하는 전압 공급 회로; 및
    상기 제어 로직 신호와 상기 프로그램 프리차지 제어 신호에 응답하여, 상기 제1 또는 제2 전압의 상기 블록 선택 신호를 출력하는 제2 로직 회로를 포함하는 블록 스위치 회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 로직 회로들 각각은, NAND 게이트를 포함하는 블록 스위치 회로.
  7. 제5항에 있어서,
    상기 제1 로직 회로의 출력 단자와 상기 제어 노드 사이에 연결된 퓨즈 회로를 더 포함하는 블록 스위치 회로.
  8. 제1항에 있어서, 상기 프리차지 회로는,
    상기 블록 워드 라인에 연결되고, 상기 어드레스 코딩 신호들에 응답하여, 상기 제3 전압을 상기 블록 워드 라인에 전달하는 스위칭 회로; 및
    상기 블록 워드 라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로를 포함하는 블록 스위치 회로.
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