KR101024125B1 - 플래시 메모리 소자의 블럭 디코더 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 블럭 디코더에 관한 것으로, 다수의 어드레스 신호들에 응답하여 제1 노드에 디코딩 신호를 출력하는 디코딩부와, 상기 다수의 어드레스 신호 중 적어도 하나 이상의 어드레스 신호들과 프로그램 프리차지 신호에 응답하여 상기 제1 노드에 디스차지 신호를 출력하는 디스차지 제어부와, 상기 하나 이상의 어드레스 신호들에 대응하는 고전압 어드레스 신호들에 응답하여 제2 노드에 블럭 선택 신호를 출력하는 선택 신호 발생부와, 상기 제1 노드에 인가되는 상기 디코딩 신호 또는 상기 디스차지 신호에 응답하여 상기 제2 노드의 전위를 디스차지하는 디스차지부, 및 상기 제1 노드에 인가되는 상기 디코딩 신호 또는 상기 디스차지 신호에 응답하여 메모리 블럭의 소스 및 드레인 선택 라인에 접지 전압을 인가하는 선택 라인 제어부를 포함하는 플래시 메모리 소자의 블럭 디코더를 개시한다.
블럭 디코더, 소스 및 드레인 선택 라인, 비선택

Description

플래시 메모리 소자의 블럭 디코더{Block Decorder of flash memory device}
본 발명은 플래시 메모리 소자의 블럭 디코더에 관한 것으로, 특히 비선택된 메모리 블럭의 채널로 차지들이 유입되는 것을 방지할 수 있는 플래시 메모리 소자의 블럭 디코더에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다.
플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
일반적으로, 플래시 메모리 소자는 메모리 셀의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하기 위하여 블럭(block) 단위로 메모리 셀 어레이를 선택하기 위한 블럭 디코더(block decorder)가 필요하다.
도 1은 종래 기술에 따른 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.
도 2는 비 선택된 메모리 블럭을 제어하기 위한 블럭 디코더의 동작 신호들의 파형도이다.
도 1 및 도 2를 참조하여 비선택된 메모리 블럭을 제어하는 블럭 디코더의 동작을 설명하면 다음과 같다.
먼저 낸드 게이트(ND1)는 프리 디코딩된 어레스 신호들(XA, XB, XC 및 XD)을 입력받아 이를 논리 조합하여 제1 출력 신호(ADD)를 출력하고, 낸드 게이트(ND2)는 제1 출력 신호(ADD)와 프로그램 프리차지 신호(PGMPREb)를 입력받아 이를 논리 조합하여 제2 출력 신호(CON)를 출력한다. 따라서, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD) 중 적어도 하나 이상이 로우 레벨이면 하이 레벨의 제1 출력 신호(ADD)를 출력하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력신호 및 프로그램 프리차지 신호(PGMPREb) 중 하나 이상이 로우 상태이면 하이 레벨의 제2 출력 신호(CON)를 출력한다. 이때 어레스 신호들(XA, XB, XC 및 XD)은 비 선택된 메모리 블럭에 해당하므로 적어도 하나 이상이 로우 레벨로 인가된다(XA가 로우 레벨 로 인가). 이로 인하여 하이 레벨의 제1 출력 신호(ADD)가 생성되고, 하이 레벨의 제1 출력 신호(ADD)와 로우 레벨의 프로그램 프리차지 신호(PGMPREb)로 인하여 일정 시간 동안 하이 레벨의 제2 출력 신호(CON)가 생성된다. 이로 인하여 낸드 게이트(ND3)는 하이 레벨의 제2 출력 신호(CON)과 하이 레벨의 인에이블 신호(EN)에 의하여 일정 시간 동안 로우 레벨의 제3 출력 신호(DIS)를 생성한다. 이로 인하여 디스차지부(40)는 디스에이블 상태가 된다.
상술한 로우 레벨의 제3 출력 신호(DIS)가 일정 시간 동안 출력되는 구간은 선택된 메모리 블럭 및 비 선택된 메모리 블럭에 해당하는 모든 블럭 디코더의 출력 출력 노드(Q1)를 프리차지하는 구간이다. 만약 이 구간에 제3 출력 신호(DIS)가 하이 레벨로 인가되면 출력 노드(Q1)가 그라운드 패스에 의해 드랍되어 선택된 메모리 셀 블럭의 프로그램 동작이 제대로 수행되지 않는다.
따라서 로우 레벨의 프로그램 프리차지 신호(PGMPREb)을 일정 시간 동안 인가하여 프리차지 구간을 확보한다.
그러나 로우 레벨의 프로그램 프리차지 신호(PGMPREb)은 글로벌 신호로써 선택 메모리 블럭 뿐만 아니라 비 선택된 메모리 블럭의 블럭 디코더에도 인가된다. 이로 인하여 디스차지부(40)에 의해 비 선태된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인은 플로팅 상태가 된다. 비 선태된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인은 플로팅 상태가 되면, 비트라인 및 공통 소스 라인이 전원 전압 레벨(Vcc)로 상승하게 되면 소스 선택 라인 및 드레인 선택 라인이 부스팅하여 전원 전압 레벨로 상승하게 되고, 이로 인하여 비트라인 및 공통 소스 라인의 전하들이 셀 채널로 유입된다. 이렇게 유입된 전하들은 선택 메모리 블럭의 프로그램 동작이 끝나고 검증 동작을 시작하게 되면 비트라인가 워드라인간 커플링 효과에 의해 모든 비 선택 메모리 블럭의 워드라인을 음(-)의 전압으로 끌어내리고, 글로벌 워드라인의 바이어스가 비 선택 메모리 블럭의 워드라인으로 유입되어 바이어스 드롭 현상이 발생한다. 이로 인하여 선택된 메모리 블럭의 프로그램 동작이 제대로 수행되지 않아 프로그램 페일을 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인에 그라운드 전압을 인가하는 선택 라인 제어부를 프로그램 프리차지 신호 및 어드레스 신호들을 이용하여 제어함으로써, 비 선택된 메모리 블럭에 대응하는 선택 라인 제어부가 디스에이블되는 것을 방지함으로써 비 선태된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인은 플로팅 상태가 되는 것을 방지하는 플래시 메모리 소자의 블럭 디코더를 제공하는 데 있다.
삭제
본 발명의 일실시 예에 따른 플래시 메모리 소자의 블럭 디코더는 다수의 어드레스 신호 중 적어도 하나 이상의 어드레스 신호들과 프로그램 프리차지 신호에 응답하여 디스차지 신호를 출력하는 디스차지 제어부, 및 상기 디스차지 신호에 응답하여 메모리 블럭의 소스 및 드레인 선택 라인에 접지 전압을 인가하는 선택 라인 제어부를 포함한다.
상기 디스차지 제어부는 상기 하나 이상의 어드레스 신호들이 인에이블되면 프리차지 구간 동안 상기 선택 라인 제어부를 디스에이블시키고, 프로그램 또는 검 증 동작 구간 동안 상기 선택 라인 제어부를 인에이블시킨다.
상기 선택 라인 제어부는 상기 프로그램 또는 검증 동작 구간 동안 상기 메모리 블럭 중 비 선택된 메모리 블럭의 상기 소스 및 드레인 선택 라인에 접지 전압을 인가하는 선택 라인 제어부를 포함한다.
상기 다수의 어드레스 신호에 응답하여 상기 디스차지 제어부에 디코딩 신호를 출력하는 디코딩부를 더 포함한다.
상기 하나 이상의 어드레스 신호들에 대응하는 고전압 어드레스 신호들에 응답하여 블럭 선택 신호를 출력하는 선택 신호 발생부, 및 상기 선택 신호 발생부의 출력단을 디스차지하는 디스차지부를 더 포함하는 디스차지부를 더 포함한다.
상기 디스차지 제어부는 상기 하나 이상의 어드레스 신호들과 상기 프로그램 프리차지 신호에 응답하여 제어 신호를 생성하는 제어 신호 발생부, 및 상기 제어 신호에 응답하여 상기 디스차지 신호를 생성하는 디스차지 신호 발생부를 포함한다.
상기 디코딩부는 제1 노드에 전원 전압을 인가하는 전원 공급부, 및 상기 다수의 어드레스 신호에 응답하여 상기 제1 노드의 전위를 변화시켜 상기 디코딩 신호를 출력하는 디코딩 신호 출력부를 포함한다.
상기 디스차지부는 상기 디코딩 신호 또는 상기 디스차지 신호에 응답하여 상기 블럭 선택 신호를 제어한다.
본 발명의 일실시 예에 따르면, 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인에 그라운드 전압을 인가하는 선택 라인 제어부를 프로그램 프리차지 신호 및 어드레스 신호들을 이용하여 제어함으로써, 비 선택된 메모리 블럭에 대응하는 선택 라인 제어부가 디스에이블되는 것을 방지함으로써 비 선태된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인은 플로팅 상태가 되는 것을 방지할 수 있다. 이로써, 글로벌 워드라인의 바이어스가 비 선택 메모리 블럭의 워드라인으로 유입되어 바이어스 드롭 현상이 발생하는 것을 억제하여 선택된 메모리 블럭의 프로그램 동작의 페일을 발생을 억제한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시 예에 따른 블럭 디코더(100)의 회로도이다.
도 3을 참조하면, 블럭 디코더(100)는 디코딩부(110), 디스차지 제어부(120), 선택 신호 발생부(130), 디스차지부(140), 및 선택 라인 제어부(150)를 포함한다.
디코딩부(110)는 PMOS 트랜지스터(PM1 및 PM2), NMOS 트랜지스터(NM1 내지 NM4), 및 퓨즈(Fu)를 포함한다. PMOS 트랜지스터(PM1 및 PM2)는 제1 노드(Q1)와 전원 전압(Vdd) 사이에 직렬 연결되고, 각각의 게이트에 접지 전압(Vss)이 연결되어 제1 노드(Q1)에 전원 전압(Vdd)을 공급한다. 퓨즈(Fu)와 NMOS 트랜지스터(NM1 내지 NM4)는 제1 노드(Q1)와 접지 전압(Vss) 사이에 직렬 연결된다. 퓨즈(Fu)는 해당하는 메모리 블럭이 배드 블럭(bad block)일 경우 퓨즈를 끊어 최종적으로 출력되는 블럭 선택 신호(BLKWL)가 항상 로우 레벨이 되도록 제어한다. NMOS 트랜지스터(NM1 내지 NM4)의 각각의 게이트에는 프리디코딩된 어드레스 신호(XD, XC, XB, 및 XA)가 각각 인가된다. 따라서, 어드레스 신호(XD, XC, XB, 및 XA)가 모두 인에이블될 때 제1 노드(Q1)를 로우 레벨로 설정하여 로우 레벨의 디코딩 신호(ADD)를 출력하고, 어드레스 신호(XD, XC, XB, 및 XA) 중 적어도 하나 이상이 디스에이블될 때 제1 노드(Q1)를 하이 레벨로 유지하여 하이 레벨의 디코딩 신호(ADD)를 출력시킨다. 어드레스 신호(XD, XC, XB, 및 XA)는 일반적으로 2K 메모리 블럭을 갖는 메모리 소자의 경우 XD<7:0>, XC<7:0>, XB<7:0>, XA<3:0>으로 구성되어 있다.
디스차지 제어부(120)는 낸드 게이트(ND), 인버터들(IV1, IV2), 및 NMOS 트랜지스터(NM5)를 포함한다. 낸드 게이트(ND)는 어드레스 신호(XD, XC, XB, 및 XA) 중 일부 신호들(예를 들어 XB, XC)과 프로그램 프리차지 신호(PGMPRE)들을 논리 조합하여 출력한다. 인버터(IV1)는 낸드 게이트(ND)의 출력 신호를 반전시켜 제어 신호(CON)로 출력한다. NMOS 트랜지스터(NM5)는 디코딩 신호(ADD)를 입력받는 제2 노드(Q2)와 접지 전압(Vss) 사이에 연결되고, 제어 신호(CON)에 응답하여 제2 노 드(Q2)의 전위를 디스차지하거나 유지시킨다. 인버터(IV2)는 제2 노드(Q2)의 전위를 반전시켜 선택 신호 발생부(130)로 출력한다.
선택 신호 발생부(130)는 다수의 NMOS 트랜지스터(NM6 내지 NM10)를 포함한다. NMOS 트랜지스터(NM6)는 제어 신호(PRE)에 응답하여 디스차지 제어부(120)의 출력 신호를 제3 노드(Q3)로 전송한다. NMOS 트랜지스터(NM7)는 NMOS 트랜지스터(NM8)의 드레인에 역방향으로 다이오드 커넥션되고(diode connection), NMOS 트랜지스터(NM8)는 제3 노드(Q3)에 역방향으로 다이오드 커넥션된다. NMOS 트랜지스터(N15)의 드레인은 펌핑 전압(Vpp)에 연결된다. NMOS 트랜지스터들(NM7, NM8)은 제3 노드(Q3)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클립핑하여 제3 노드(Q3)의 전압 레벨을 설정된 전압 레벨로 유지한다.
NMOS 트랜지스터(NM9) 및 NMOS 트랜지스터(NM10)는 고전압 전원(Vpp)과 제3 노드(Q3) 사이에 직렬 연결된다. NMOS 트랜지스터(NM9) 및 NMOS 트랜지스터(NM10)는 제1 및 제2 고전압 어드레스 신호(GC 및 GB)에 각각 응답하여 제3 노드(Q3)를 고전압 전원(Vpp)으로 프리차지하여 고전압의 블럭 선택 신호(BLKWL)를 출력한다. 제1 및 제2 고전압 어드레스 신호(GC 및 GB)는 디스차지 제어부(120)에 인가되는 어드레스 신호(XD, XC, XB, 및 XA) 중 일부 신호들에 대응하는 고전압 어드레스 신호인것이 바람직하다.
디스차지부(140)는 NMOS 트랜지스터(NM11)를 포함한다. NMOS 트랜지스터(NM11)는 제3 노드(Q3)와 접지 전압(Vss) 사이에 연결되고, 제2 노드(Q2)의 전위에 응답하여 제3 노드(Q3)를 접지 전압(Vss) 레벨로 디스차지시킨다.
선택 라인 제어부(150)는 NMOS 트랜지스터(NM12, NM13)를 포함한다. NMOS 트랜지스터(NM12)는 선택 그라운드 단자(SELGND)와 메모리 셀 블럭의 드레인 선택 라인(DSL) 사이에 연결된다. NMOS 트랜지스터(NM12)는 제2 노드(Q2)의 전위에 응답하여 드레인 선택 라인(DSL)과 선택 그라운드 단자(SELGND)를 연결하여 드레인 선택 라인(DSL)에 그라운드 전압을 인가하다. NMOS 트랜지스터(NM13)는 선택 그라운드 단자(SELGND)와 메모리 셀 블럭의 소스 선택 라인(SSL) 사이에 연결된다. NMOS 트랜지스터(NM13)는 제2 노드(Q2)의 전위에 응답하여 소스 선택 라인(SSL)과 선택 그라운드 단자(SELGND)를 연결하여 소스 선택 라인(SSL)에 그라운드 전압을 인가하다. 선택 그라운드 단자(SELGND)는 소자의 동작시 그라운드 전압이 인가되는 것이 바람직하다. 즉, 선택 라인 제어부(150)는 디코딩 신호(ADD)가 하이 레벨을 유지하는 동안 소스 및 드레인 선택 라인에 그라운드 전압을 인가하고, 프로그램 프리차지 신호(PGMPRE)에 응답하여 제2 노드(Q2)의 전위가 접지 전압으로 디스차지되어 하이 레벨의 디코딩 신호(ADD)가 로우 레벨로 될 때 로우 레벨의 디스차지 신호에 응답하여 소스 및 드레인 선택 라인에 인가되는 그라운드 전압을 차단한다.
도 4는 본 발명의 일실시 예에 따른 블럭 디코더의 선택된 메모리 블럭을 제어하기 위한 동작 신호들의 파형도이다.
도 3 및 도 4를 참조하여 선택된 메모리 블럭을 제어하는 블럭 디코더의 동작을 설명하면 다음과 같다.
디코딩부(110)에 모두 하이 레벨의 프리디코딩된 어드레스 신호(XD, XC, XB, 및 XA)가 인가되어 NMOS 트랜지스터(NM1 내지 NM4)가 모두 턴온된다. 따라서, 제1 노드(Q1)는 로우 레벨로 디스차지된다. 이로 인하여 로우 레벨의 디코딩 신호(ADD)가 출력된다.
디스차지 제어부(120)에 하이 레벨의 어드레스 신호(XC, XB)와 하이 레벨의 프로그램 프리차지 신호(PGMPRE)가 인가되어 낸드 게이트(ND)는 로우 레벨의 출력 신호를 출력한다. 프로그램 프리차지 신호(PGMPRE)는 프리차지 구간 동안에만 하이 레벨로 인가된다. 인버터(IV1)는 낸드 게이트(ND)의 출력 신호를 반전시켜 하이 레벨의 제어 신호(CON)를 출력한다. NMOS 트랜지스터(NM5)는 하이 레벨의 제어 신호(CON)에 응답하여 디코딩 신호(ADD)를 입력받는 제2 노드(Q2)를 로우 레벨로 유지시킨다. 인버터(IV2)는 로우 레벨의 제2 노드(Q2)의 전위를 반전시켜 하이 레벨의 출력 신호를 선택 신호 발생부(130)로 출력한다.
선택 신호 발생부(130)는 하이 레벨의 어드레스 신호(XC, XB)에 각각 대응하는 제1 및 제2 고전압 어드레스 신호(GC 및 GB)에 각각 응답하여 제3 노드(Q3)를 고전압 전원(Vpp)으로 프리차지한다.
디스차지부(140)와 선택라인 제어부(150)는 로우 레벨의 제2 노드(Q2)에 의해 디스에이블된다.
이 후, 프로그램 동작 및 독출 동작 시 프로그램 프리차지 신호(PGMPRE)가 로우 레벨로 천이한다. 이 후, 로우 레벨의 디코딩 신호(ADD)에 의해 디스차지부(140)는 계속 디스에이블 상태를 유지하여 선택 신호 발생부(130)는 하이 레벨의 블럭 선택 신호(BLKWL)를 출력한다.
도 5는 본 발명의 일실시 예에 따른 블럭 디코더의 비 선택된 메모리 블럭을 제어하기 위한 동작 신호들의 파형도이다.
도 3 및 도 5를 참조하여 비 선택된 메모리 블럭을 제어하는 블럭 디코더의 동작을 설명하면 다음과 같다.
디코딩부(110)에 프리디코딩된 어드레스 신호(XD, XC, XB, 및 XA)가 인가된다. 이때 어드레스 신호(XD, XC, XB, 및 XA) 중 적어도 어느 하나 바람직하게는 XA 신호가 로우 레벨로 인가된다. 로우 레벨로 인가되는 어드레스 신호는 선택 신호 발생부(130)에 인가되는 제1 및 제2 고전압 신호(GC 및 GB)에 대응되는 신호가 아닌것이 바람직하다. 이로 인하여 NMOS 트랜지스터(NM1 내지 NM4) 중 일부(예를 들어 NM4)가 모두 턴오프된다. 따라서, 제1 노드(Q1)는 하이 레벨을 유지한다. 이로 인하여 하이 레벨의 디코딩 신호(ADD)가 출력된다.
디스차지 제어부(120)에 하이 레벨의 어드레스 신호(XC, XB)와 프리차지 구간 동안 하이 레벨의 프로그램 프리차지 신호(PGMPRE)가 인가되어 낸드 게이트(ND)는 로우 레벨의 출력 신호를 출력한다. 인버터(IV1)는 낸드 게이트(ND)의 출력 신호를 반전시켜 하이 레벨의 제어 신호(CON)를 출력한다. NMOS 트랜지스터(NM5)는 하이 레벨의 제어 신호(CON)에 응답하여 디코딩 신호(ADD)를 입력받는 제2 노드(Q2)를 로우 레벨로 일정시간 동안 디스차지한다. 이로 인하여 디스차지부(140)는 로우 레벨의 제2 노드(Q2)에 의해 일정 시간 동안(프리차지 구간 동안) 디스에이블된다.
선택 신호 발생부(130)는 하이 레벨의 어드레스 신호(XC, XB)에 각각 대응하는 제1 및 제2 고전압 어드레스 신호(GC 및 GB)에 각각 응답하여 제3 노드(Q3)를 고전압 전원(Vpp)으로 프리차지한다.
이 후, 프리차지 구간 이후의 프로그램 동작 또는 독출 동작 구간 동안 프로그램 프리차지 신호(PGMPRE)가 하이 레벨에서 로우 레벨로 천이하게 되면, 제어 신 호(CON)는 하이 레벨에서 로우 레벨로 천이된다. 이로 인하여 제2 노드(Q2)의 전위는 로우 레벨에서 하이 레벨로 천이하여 디스차지부(140)가 인에이블된다. 따라서, 비 선택된 메모리 블럭을 제어하는 블럭 선택 신호(BLKWL)는 로우 레벨로 디스에이블된다.
하이 레벨의 제2 노드(Q2)의 전위에 의해 선택 라인 제어부(150)는 인에이블되어 비 선택된 메모리 블럭의 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 선택 그라운드 단자(SELGND)를 연결한다. 즉, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 접지 전압을 인가하여 비 선택된 메모리 블럭의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 턴오프시켜 비 선택된 메모리 블럭의 채널에 차지들이 유입되는 것을 방지한다.
상술한 바와 같이 프로그램 프리차지 신호(PGMPRE) 뿐만 아니라 제1 및 제2 고전압 어드레스 신호(GC, GB)에 대응하는 어드레스 신호(XC, XB)에 의해 제어 신호(CON)를 생성하므로, 프로그램 프리차지 신호(PGMPRE) 프리차지 구간 동안 하이 레벨로 인가되어도 어드레스 신호(XC, XB)가 인에이블되지 않으면 선택 라인 제어부(150)를 디스에이블 시킬 수 없다. 따라서, 어드레스 신호(XC, XB)에 해당하는 32개의 메모리 블럭만이 선택 라인 제어부(150)가 디스에이블되고 나머지 메모리 블럭은 선택 라인 제어부(150)가 인에이블된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.
도 2는 비 선택된 메모리 블럭을 제어하기 위한 블럭 디코더의 동작 신호들의 파형도이다.
도 3은 본 발명의 일실시 예에 따른 블럭 디코더(100)의 회로도이다.
도 4는 본 발명의 일실시 예에 따른 블럭 디코더의 선택된 메모리 블럭을 제어하기 위한 동작 신호들의 파형도이다.
도 5는 본 발명의 일실시 예에 따른 블럭 디코더의 비 선택된 메모리 블럭을 제어하기 위한 동작 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 블럭 디코더 110 : 디코딩부
120 : 디스차지 제어부 130 : 선택 신호 발생부
140 : 디스차지부 150 : 선택 라인 제어부

Claims (11)

  1. 다수의 어드레스 신호들에 응답하여 디코딩 신호를 출력하는 디코딩부;
    상기 다수의 어드레스 신호 중 적어도 하나 이상의 어드레스 신호들과 프로그램 프리차지 신호에 응답하여 상기 디코딩 신호의 전위 레벨을 디스차지하기 위한 디스차지 제어부; 및
    상기 디코딩 신호에 응답하여 메모리 블럭의 소스 및 드레인 선택 라인에 그라운드 전압을 인가하기 위한 선택 라인 제어부를 포함하는 플래시 메모리 소자의 블럭 디코더.
  2. 제 1 항에 있어서,
    상기 디스차지 제어부는 상기 하나 이상의 어드레스 신호들이 인에이블되면 프리차지 구간 동안 상기 디코딩 신호를 로우 레벨로 디스차지시키고, 프로그램 또는 검증 동작 구간 동안 상기 디코딩 신호를 유지시키는 플래시 메모리 소자의 블럭 디코더.
  3. 제 2 항에 있어서,
    상기 선택 라인 제어부는 상기 프로그램 또는 검증 동작 구간 동안 상기 메모리 블럭 중 비 선택된 메모리 블럭의 상기 소스 및 드레인 선택 라인에 상기 그라운드 전압을 인가하는 플래시 메모리 소자의 블럭 디코더.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 하나 이상의 어드레스 신호들에 대응하는 고전압 어드레스 신호들에 응답하여 블럭 선택 신호를 출력하는 선택 신호 발생부; 및
    상기 선택 신호 발생부의 출력단을 디스차지하는 디스차지부를 더 포함하는 플래시 메모리 소자의 블럭 디코더.
  6. 제 1 항에 있어서,
    상기 디스차지 제어부는 상기 하나 이상의 어드레스 신호들과 상기 프로그램 프리차지 신호에 응답하여 제어 신호를 생성하는 제어 신호 발생부; 및
    상기 제어 신호에 응답하여 상기 디코딩 신호를 로우 레벨로 디스차지하는 디스차지 유닛을 포함하는 플래시 메모리 소자의 블럭 디코더.
  7. 제 1 항에 있어서,
    상기 디코딩부는 제1 노드에 전원 전압을 인가하는 전원 공급부; 및
    상기 다수의 어드레스 신호에 응답하여 상기 제1 노드의 전위를 변화시켜 상기 디코딩 신호를 출력하는 디코딩 신호 출력부를 포함하는 플래시 메모리 소자의 블럭 디코더.
  8. 제 5 항에 있어서,
    상기 디스차지부는 상기 디코딩 신호에 응답하여 상기 블럭 선택 신호를 제어하는 플래시 메모리 소자의 블럭 디코더.
  9. 다수의 어드레스 신호들에 응답하여 제1 노드에 디코딩 신호를 출력하는 디코딩부;
    상기 다수의 어드레스 신호 중 적어도 하나 이상의 어드레스 신호들과 프로그램 프리차지 신호에 응답하여 상기 제1 노드의 전위를 디스차지하여 상기 디코딩 신호의 로직 레벨을 제어하기 위한 디스차지 제어부;
    상기 하나 이상의 어드레스 신호들에 대응하는 고전압 어드레스 신호들에 응답하여 제2 노드에 블럭 선택 신호를 출력하는 선택 신호 발생부;
    상기 제1 노드에 인가되는 상기 디코딩 신호에 응답하여 상기 제2 노드의 전위를 디스차지하는 디스차지부; 및
    상기 제1 노드에 인가되는 상기 디코딩 신호에 응답하여 메모리 블럭의 소스 및 드레인 선택 라인에 그라운드 전압을 인가하는 선택 라인 제어부를 포함하는 플래시 메모리 소자의 블럭 디코더.
  10. 제 9 항에 있어서,
    상기 디스차지 제어부는 상기 하나 이상의 어드레스 신호들이 인에이블되면 프리차지 구간 동안 상기 선택 라인 제어부를 디스에이블시키고, 프로그램 또는 검증 동작 구간 동안 상기 선택 라인 제어부를 인에이블시키는 플래시 메모리 소자의 블럭 디코더.
  11. 제 10 항에 있어서,
    상기 선택 라인 제어부는 상기 프로그램 또는 검증 동작 구간 동안 상기 메모리 블럭 중 비 선택된 메모리 블럭의 상기 소스 및 드레인 선택 라인에 그라운드 전압을 인가하는 선택 라인 제어부를 포함하는 플래시 메모리 소자의 블럭 디코더.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332598B2 (en) 2016-05-13 2019-06-25 SK Hynix Inc. Block decoder and semiconductor memory device having the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101998312B1 (ko) * 2012-02-20 2019-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 블럭 디코더 및 디코딩 방법
KR102155042B1 (ko) * 2013-09-02 2020-09-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 메모리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079533A (ko) * 2004-02-06 2005-08-10 주식회사 하이닉스반도체 플래쉬 메모리 장치
KR20060104834A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의 로우디코더
KR20070068005A (ko) * 2005-12-26 2007-06-29 주식회사 하이닉스반도체 프로그램 속도를 증가시키는 플래시 메모리 장치의 블록스위치 회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1626413B1 (en) * 2004-08-11 2007-02-21 STMicroelectronics S.r.l. A row decoder for nand memoiries
KR100898661B1 (ko) * 2007-08-06 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자의 블럭 디코더

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079533A (ko) * 2004-02-06 2005-08-10 주식회사 하이닉스반도체 플래쉬 메모리 장치
KR20060104834A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의 로우디코더
KR20070068005A (ko) * 2005-12-26 2007-06-29 주식회사 하이닉스반도체 프로그램 속도를 증가시키는 플래시 메모리 장치의 블록스위치 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332598B2 (en) 2016-05-13 2019-06-25 SK Hynix Inc. Block decoder and semiconductor memory device having the same

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