JP2005285157A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】本発明は、リダンダンシー機能を備えるフラッシュメモリにおいて、入出力データの読み出しを高速化できるようにすることを最も主要な特徴としている。
【解決手段】たとえば、Yデコーダ27内に、ゲートオン/オフ回路27a,27bを設ける。そして、上記ゲートオン/オフ回路27a,27bによって、リード動作時に、不良により過消去状態となるメモリセルMCおよび不使用により過消去状態となるリダンダンシー用セルRMCにつながる、データ線(不良データ線)DL,RDLのカラムゲート21a,21bが開かないように制御する。こうして、不良データ線の電位の低下を防ぐことにより、不良データ線に起因する寄生容量のばらつきやノイズを抑制する構成となっている。
【選択図】 図2
【解決手段】たとえば、Yデコーダ27内に、ゲートオン/オフ回路27a,27bを設ける。そして、上記ゲートオン/オフ回路27a,27bによって、リード動作時に、不良により過消去状態となるメモリセルMCおよび不使用により過消去状態となるリダンダンシー用セルRMCにつながる、データ線(不良データ線)DL,RDLのカラムゲート21a,21bが開かないように制御する。こうして、不良データ線の電位の低下を防ぐことにより、不良データ線に起因する寄生容量のばらつきやノイズを抑制する構成となっている。
【選択図】 図2
Description
本発明は、半導体メモリ装置に関するもので、特に、リダンダンシー機能を備える、不揮発性の半導体メモリ装置に関する。
従来、EEPROM(Electrically Erasable Programmable Read Only Memory)やフラッシュメモリなどの不揮発性半導体メモリ装置においては、メモリセルアレイにおける欠陥救済のための各種の方法が提案されている(たとえば、特許文献1参照)。
たとえば、入出力データを電気的に一括消去可能なフラッシュメモリの場合、通常、最小消去単位(ブロック)ごとに、ビット線にして1乃至複数本分のリダンダンシー用セルが設けられる。ブロック内の不良セルは、ビット線単位で、リダンダンシー用セルと置換される。これにより、メモリセルアレイにおける欠陥救済が行われる。
ところで、従来の不揮発性半導体メモリ装置において、不良セルを含むビット線の全てのメモリセルは書き込み・ベリファイの対象にならない。このため、不良セルを含むブロック内への入出力データの書き込み/消去を繰り返すと、不良セルを含むビット線の全てのメモリセルに対し、ブロック一括消去に起因した消去動作だけが繰り返し実行される。これにより、不良セルを含むビット線の全てのメモリセルは過消去状態となる。
同様に、不使用のリダンダンシー用セルもベリファイ対象とはならない。そのため、ブロック内に不良セルがなく、リダンダンシー用セルを使用しなかった場合も、不使用のリダンダンシー用セルは消去動作だけが繰り返し行われることにより、過消去状態になる。
過消去状態にあるセル(過消去セル)は、通常のオンセル(たとえば、“1”データに相当)よりも非常に多くの電流を流す。したがって、センスアンプに設けられた負荷(S/A負荷)との関係で決まるデータ線の電位も、オンセルより低くなる。つまり、過消去セルにつながるデータ線(不良データ線)の電位は、通常の“0”対“1”データを記憶する、正常なセルにつながるデータ線(正常データ線)の電位よりも低くなる。これにより、不良データ線と正常データ線との間の電位差(ΔVDL)が、正常データ線間の電位差よりも大きくなる。そのため、隣接データ線間の容量(横方向容量CDL)の効果がより大きく影響し、不良データ線に隣接する正常データ線の寄生容量が大きくなる。
また、データ線の電位が平衡状態に達するまでの期間内に発生する種々のノイズも、横方向容量CDLの効果によってカップリングが大きくなる分、通常よりも増大する。
これらの要因により、過消去セルにつながる不良データ線に隣接する正常データ線は、通常のデータ線、つまり、正常データ線に隣接する正常データ線よりも寄生容量が大きくなる。そのため、データ線間に寄生容量のばらつきが生じる。これにより、リード動作に対するマージンがなくなり、読み取り不良を起こしやすくなる。また、リード動作に対して充分なマージンを確保しようとすると、アクセス時間を延ばさなくてはならなくなる。
上記したように、従来においては、不良データ線に起因した寄生容量のばらつきやノイズにより、所望の入出力データを読み出せなくなったり、読み出すのに長い時間を要するという不具合が合った。
特開昭62−107500号
本発明は、不良データ線に起因する寄生容量のばらつきやノイズを抑制でき、入出力データの読み出しを高速化することが可能な半導体メモリ装置を提供することを目的としている。
本願発明の一態様によれば、データを記憶する複数の本体セル、および、前記複数の本体セルにおける不良セルを置換する少なくとも1つのリダンダンシー用セルを備えるメモリセルアレイと、リード動作時に、前記メモリセルアレイ内で過消去状態となるセルを非選択状態になるように制御する制御回路とを具備したことを特徴とする半導体メモリ装置が提供される。
この発明によれば、不良データ線の電位の低下を防ぐことにより、隣接データ線間の横方向容量CDLの効果をなくすことが可能となる結果、不良データ線に起因する寄生容量のばらつきやノイズを抑制でき、入出力データの読み出しを高速化することが可能な半導体メモリ装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。
[第1の実施形態]
図1は、この発明の第1の実施形態にしたがった、リダンダンシー機能を備える、不揮発性半導体メモリ装置の基本構成を示すものである。ここでは、不揮発性半導体メモリ装置の一例として、入出力データを電気的に一括消去可能なフラッシュメモリ(たとえば、DINOR型8Mビット・フラッシュメモリ)を例に説明する。
図1は、この発明の第1の実施形態にしたがった、リダンダンシー機能を備える、不揮発性半導体メモリ装置の基本構成を示すものである。ここでは、不揮発性半導体メモリ装置の一例として、入出力データを電気的に一括消去可能なフラッシュメモリ(たとえば、DINOR型8Mビット・フラッシュメモリ)を例に説明する。
図1において、メモリセルアレイ11は複数のブロック12を有している。各ブロック12は、入出力データを一括消去する際の最小単位となっている。上記各ブロック12は、本体セル領域12aとリダンダンシーセル領域12bとを有している。上記本体セル領域12aには、入出力データを記憶する複数のメモリセル(本体セル)MCが設けられている。上記各メモリセルMCは、ワード線WLとビット線BLとの各交点にそれぞれ配置されている。上記リダンダンシーセル領域12bには、そのブロック12内における不良セル(×MC)を置換するための複数のリダンダンシー用セルRMCが設けられている。上記各リダンダンシー用セルRMCは、上記ワード線WLとリダンダンシー用のビット線RBLとの各交点にそれぞれ配置されている。なお、上記複数のメモリセルMCおよび上記複数のリダンダンシー用セルRMCは、いずれも2層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。
本実施形態の場合、ブロック12ごとに、1乃至複数本のリダンダンシー用ビット線RBLが設けられている。ブロック12内の不良セル(×MC)は、ビット線BL単位で、リダンダンシー用セルRMCと置換される。これにより、メモリセルアレイ11における欠陥救済が行われる。そして、この欠陥救済にともなう不良アドレス情報は、たとえば、上記メモリセルアレイ11内の特定のメモリセルまたは上記メモリセルアレイ11とは別の不揮発性メモリやヒューズによって保持される。
また、後述するように、上記ビット線BLおよび上記リダンダンシー用ビット線RBLは、それぞれ、ゲート部21内のカラムゲート21a,21bを介して、データ線DL,RDLに接続されている。上記データ線DL,RDLには、複数のスイッチング用トランジスタ(ST)が設けられている。上記データ線DL,RDLは、各ブロック12に共通に設けられたセンスアンプ部23に接続されている。
アドレスデータA0〜A7が入力されるYアドレス・バッファ25には、Y(行)デコーダ27がそれぞれ接続されている。上記Yデコーダ27には、上記ゲート部21およびステータス/IDレジスタ37がそれぞれ接続されている。一方、アドレスデータA8〜A18が入力されるXアドレス・バッファ29には、X(列)デコーダ31がそれぞれ接続されている。上記Xデコーダ31には、それぞれ、上記各ブロック12のワード線WLが接続されている。
また、入出力データI/O0〜I/O15および上記アドレスデータA1が入出力される入出力バッファ33には、マルチプレクサ35が接続されている。上記マルチプレクサ35には、上記ステータス/IDレジスタ37、ライト・ステート・マシン(WSM)39および上記センスアンプ部23が接続されている。上記WSM39には、コマンド・ユーザ・インターフェース(CUI)41が接続されている。上記CUI41には、たとえば、チップイネーブル信号/CE、アウトプットイネーブル信号/OE、および、ライトイネーブル信号/WEのほか、各種の制御信号/WP,/RP,/BYTEなどが入力される。また、上記WSM39には、たとえば、レディ/ビジィ信号RDY・/Busyが入力される。
ここで、欠陥救済にともなうRD置換の方法について説明する。たとえば、リダンダンシー用ビット線RBLの本数を「2」とした場合の例である。アクセスを律束しないために、リード動作時には、常に、センスアンプ部23によって、メモリセルMCのデータ(16・I/O分)とリダンダンシー用セルRMCのデータ(2・I/O分)とがほぼ同時に読み出される。こうして、18・I/O分のデータを読み出した後において、入力されたアドレスデータA0〜A7のいずれかが、チップ内で記憶している不良アドレス情報と一致したとする。すると、マルチプレクサ35によって、不良セルのデータとリダンダンシー用セルRMCのデータとの置換が行われ、16・I/O分の入出力データとして入出力バッファ33より出力される。
図2は、上記Yデコーダ27の構成例を示すものである。なお、ここでは、欠陥救済にともなう不良アドレス情報や不使用リダンダンシー用セルのアドレスなどのRD置換信号を、上記ステータス/IDレジスタ37で保持するようにした場合について説明する。
上記Yデコーダ27内には、たとえば、上記カラムゲート21aにそれぞれつながるゲートオン/オフ回路27aと、上記カラムゲート21bにそれぞれつながるゲートオン/オフ回路27bとが設けられている。上記ゲートオン/オフ回路27a,27bは、過消去状態となるセル(過消去セル)MC,RMCにつながるデータ線(不良データ線)DL,RDLを強制的に非選択状態にするためのもので、たとえばリード動作時に、入力されたアドレスデータA0〜A7とチップ内で記憶しているRD置換信号(不良セルのアドレスまたは不使用リダンダンシー用セルのアドレス)とが一致した場合に、上記カラムゲート21a,21bを開かない(Disable状態にする)ように構成されている。
すなわち、上記ゲートオン/オフ回路27aは、NAND回路27a-1、NOR回路27a-2、NOT回路27a-3、および、レベルシフタ(LS)27a-4を有して構成されている。たとえば、上記NAND回路27a-1の入力端には上記Yアドレス・バッファ25が接続されて、上記アドレスデータA0〜A7が供給される。また、上記NAND回路27a-1の他の入力端には、上記NOR回路27a-2の出力端が接続されている。上記NOR回路27a-2の入力端には、それぞれ、内部で生成されるデコーダイネーブル信号/DEと上記ステータス/IDレジスタ37からのRD置換信号とが入力される。上記NAND回路27a-1の出力端は、上記NOT回路27a-3を介して、上記レベルシフタ27a-4に接続されている。上記レベルシフタ27a-4の出力が、上記カラムゲート21aのゲート入力となっている。なお、上記レベルシフタ27a-4には昇圧電位が供給されている。また、上記デコーダイネーブル信号/DEは、図示していないアドレス検知パルス(ATD)に応じて生成される。
一方、上記ゲートオン/オフ回路27bは、NAND回路27b-1、NOR回路27b-2、NOT回路27b-3,27b-4、および、レベルシフタ(LS)27b-5を有して構成されている。たとえば、上記NAND回路27b-1の入力端には上記Yアドレス・バッファ25が接続されて、上記アドレスデータA0〜A7が供給される。また、上記NAND回路27b-1の他の入力端には、上記NOR回路27b-2の出力端が接続されている。上記NOR回路27b-2の一方の入力端には、上記デコーダイネーブル信号/DEが入力される。上記NOR回路27b-2の他方の入力端には、上記NOT回路27b-3を介して、上記ステータス/IDレジスタ37からのRD置換信号が入力される。上記NAND回路27b-1の出力端は、上記NOT回路27b-4を介して、上記レベルシフタ27b-5に接続されている。上記レベルシフタ27b-5の出力が、上記カラムゲート21bのゲート入力となっている。なお、上記レベルシフタ27b-5には昇圧電位が供給されている。
次に、上記した構成において、リード動作時のデータの読み出し方法について説明する。まず、その前に、図3を参照して、過消去セルによるデータ線間における寄生容量のばらつきについて説明する。
通常のリード動作では、メモリセルMCのデータとリダンダンシー用セルRMCのデータとを同時に読み出して、RD置換されているときに限り、不良データとリダンダンシー用セルRMCのデータとを出力側で置換する。そのため、図3に示すように、不良セルや不使用のリダンダンシー用セルなどの過消去セルBMCにつながる不良データ線BDLにも、S/A負荷23aに応じた読み出し電圧(VDL)が印加される。
不良データ線BDL(もしくは、過消去セルBMC)は、比較的大きな電流IDCP を流す。よって、たとえば図4に示すように、通常の“1”データを記憶する正常なセル(オンセル)MCaのデータ線DLaの電位VDLよりも、不良データ線BDLの電位VDLが下がる。そのため、隣接データ線間の容量(横方向容量CDL)の効果がより大きく影響してくる。すなわち、長い距離、不良データ線BDLに隣接すると、カップリングする容量が増加する。その結果、他の正常なデータ線に隣接する正常なデータ線DLaと比べ、不良データ線BDLに隣接する正常なデータ線DLbの寄生容量(CGND )が大きくなる。つまり、データ線間に寄生容量のばらつきが生じる。
また、データ線DLa,DLbの電位VDLが平衡状態に達するまでの期間(T)内に発生する種々のノイズも、横方向容量CDLの効果によってカップリングが大きくなる分、通常よりも増大する。
ここで、上記センスアンプ部23においては、たとえば図5に示すように、センスアンプS/Aごとに比較用基準セルRefが設けられている。その比較用基準セルRefのデータ線Ref−DLには、たとえば本体セル(MC)側と等価な容量Ccが付加されている。これにより、リード動作時におけるデータ線DL(RDL),Ref−DLの充電の特性合わせがなされている。
しかしながら、ランダムに発生する過消去セルBMCにつながる不良データ線BDLに隣接する正常なデータ線DL,RDLは、特異的に寄生容量が増える。よって、本体セル側と比較用基準セルRefのデータ線Ref−DLとの容量を等価にすることが不可能となる。その容量のアンバランスは読み出しマージンをなくすので、アクセス時間を延ばして、マージンを確保することが必須となる。
そこで、本実施形態では、上記ゲートオン/オフ回路27a,27bによって、リード動作時に、不良データ線BDLのカラムゲート21a,21bが開かないようにする。つまり、過消去セルBMCにつながるデータ線DL,RDLを強制的に非選択状態とする。これにより、たとえば図6に示すように、過消去セルBMCの電位を、センスアンプS/Aからみてオフセル(“0”)に相当する電位(VDL)へと変化させることが可能となる。その結果、横方向容量CDLの効果をなくすことが可能となり、不良データ線BDLに起因する寄生容量のばらつきを抑制できる。また、横方向容量CDLのカップリングも抑制できるので、不良データ線BDLに起因するノイズをも抑制することが可能となる。
上記したように、リード動作時に、横方向容量CDLの効果をなくすことにより、不良データ線BDLに隣接する正常なデータ線DL,RDLとの間の寄生容量のばらつきやノイズを抑制できるようにしている。すなわち、不良セル(×MC)や不使用リダンダンシー用セルなどの過消去セルBMCにつながる不良データ線BDLのカラムゲートを非選択状態とすることによって、不良データ線BDLの電位の低下を防ぐようにしている。これにより、隣接データ線間の横方向容量CDLの効果をなくすことが可能となる結果、不良データ線BDLに起因する寄生容量のばらつきやノイズを抑制できるようになる。したがって、リード動作に対して充分なマージンを確保できなくなって、所望の入出力データを読み出せなくなったり、読み出すのに長い時間を要するという不具合を改善し得、入出力データの読み出しを高速化することが可能となるものである。
[第2の実施形態]
図7は、この発明の第2の実施形態にしたがった、Yデコーダの回路構成例を示すものである。なお、同図(a)は、不良セル(×MC)につながるデータ線DLのカラムゲート21aを非選択状態とするためのゲートオン/オフ回路27a’であり、同図(b)は、不使用リダンダンシー用セルにつながるデータ線RDLのカラムゲート21bを非選択状態とするためのゲートオン/オフ回路27b’である。
図7は、この発明の第2の実施形態にしたがった、Yデコーダの回路構成例を示すものである。なお、同図(a)は、不良セル(×MC)につながるデータ線DLのカラムゲート21aを非選択状態とするためのゲートオン/オフ回路27a’であり、同図(b)は、不使用リダンダンシー用セルにつながるデータ線RDLのカラムゲート21bを非選択状態とするためのゲートオン/オフ回路27b’である。
本実施形態の場合、上記ゲートオン/オフ回路27a’は、たとえば、上記NOR回路27a-2の一方の入力端に、NOT回路27a-6を介して、ラッチ回路27a-20 が接続されている。このラッチ回路27a-20 は、NOR回路27a-21 ,27a-22 およびNOT回路27a-23 から構成されている。また、上記NOR回路27a-2の他方の入力端には、上記デコーダイネーブル信号が入力される。すなわち、上記ラッチ回路27a-20 はRD置換単位ごとに設けられ、チップがパワーオン(Power_On)する際に、正常なデータ線DLのカラムゲート21aを常に選択状態にするためのEnable信号を生成し続けるとともに、不良データ線BDLのカラムゲート21aを常に非選択状態にするためのDisable信号を生成し続ける。
一方、上記ゲートオン/オフ回路27b’は、たとえば、上記NOR回路27b-2の一方の入力端に、ラッチ回路27b-20 が接続されている。このラッチ回路27b-20 は、NOR回路27b-21 ,27b-22 およびNOT回路27b-23 から構成されている。また、上記NOR回路27b-2の他方の入力端には、上記デコーダイネーブル信号が入力される。すなわち、上記ラッチ回路27b-20 はRD置換単位ごとに設けられ、チップがパワーオンする際に、正常なデータ線RDLのカラムゲート21bを常に選択状態にするためのEnable信号を生成し続けるとともに、不良データ線BDLのカラムゲート21bを常に非選択状態にするためのDisable信号を生成し続ける。
こうすることで、パワーオン時にチップ内部で記憶しているRD置換信号に応じて、Disable信号/Enable信号を自動的に生成できるようになる。これにより、たとえば第1の実施形態に示したような、Disable信号/Enable信号を生成する期間を設ける必要がなくなる分、アクセス時間を延ばさないで済む。
なお、上記した実施形態においては、リダンダンシー機能を備える不揮発性半導体メモリ装置(フラッシュメモリ)に適用した場合を例に説明した。これに限らず、他の半導体メモリ装置、たとえば不良データ線に隣接する正常なデータ線に横方向容量CDLの効果が生じるような全ての半導体メモリ装置に適用することが可能である。
また、過消去状態となるセルにつながる不良データ線に起因する寄生容量のばらつきを抑制する場合に限らず、たとえば、接地電位とショートしているビット線、つまり、電位がVssとされた不良データ線に起因する寄生容量のばらつきを抑制することも可能である。
さらには、不良データ線を非選択状態にする場合に限らず、たとえば不良データ線(または、ビット線)をレーザブローなどにより物理的に切断することによっても同様に実施できる。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
11…メモリセルアレイ、12…ブロック、12a…本体セル領域、12b…リダンダンシーセル領域、21…ゲート部、21a,21b…カラムゲート、23…センスアンプ部、23a…S/A負荷、25…Yアドレス・バッファ、27…Yデコーダ、27a,27a’,27b,27b’…ゲートオン/オフ回路、27a-1,27b-1…NAND回路、27a-2,27a-21 ,27a-22 ,27b-2,27b-21 ,27b-22 …NOR回路、27a-3,27a-6,27a-23 ,27b-3,27b-4,27b-23 …NOT回路、27a-4,27b-5…レベルシフタ(LS)、27a-20 ,27b-20 …ラッチ回路、29…Xアドレス・バッファ、31…Xデコーダ、33…入出力バッファ、35…マルチプレクサ、37…ステータス/IDレジスタ、39…ライト・ステート・マシン(WSM)、41…コマンド・ユーザ・インターフェース(CUI)、MC…メモリセル(本体セル)、RMC…リダンダンシー用セル、BMC…過消去セル、MCa…正常なセル(オンセル)、MCb…正常なセル(オフセル)、WL…ワード線、BL…ビット線、RBL…リダンダンシー用のビット線、DL…データ線(メモリセル用)、RDL…データ線(リダンダンシー用)、BDL…不良データ線、DLa,DLb…正常なデータ線、ST…スイッチング用トランジスタ、S/A…センスアンプ、Ref…比較用基準セル、Ref−DL…データ線(基準セル用)、Cc…等価容量。
Claims (5)
- データを記憶する複数の本体セル、および、前記複数の本体セルにおける不良セルを置換する少なくとも1つのリダンダンシー用セルを備えるメモリセルアレイと、
リード動作時に、前記メモリセルアレイ内で過消去状態となるセルを非選択状態になるように制御する制御回路と
を具備したことを特徴とする半導体メモリ装置。 - 前記過消去状態となるセルは、前記不良セルおよび前記不良セルの置換に使用しなかった不使用の前記リダンダンシー用セルであることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記制御回路は、前記過消去状態となるセルにつながるデータ線のカラムゲートを開かないように制御するものであることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記過消去状態となるセルは、前記不良セルおよび前記不良セルの置換に使用しなかった不使用の前記リダンダンシー用セルであり、
前記制御回路は、入力アドレスと前記不良セルのアドレスまたは不使用の前記リダンダンシー用セルのアドレスとから、前記不良セルにつながるデータ線のカラムゲートまたは不使用の前記リダンダンシー用セルにつながるデータ線のカラムゲートを制御するためのディセーブル信号を生成することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記過消去状態となるセルは、前記不良セルおよび前記不良セルの置換に使用しなかった不使用の前記リダンダンシー用セルであり、
前記制御回路は、パワーオン時に、前記不良セルのアドレスまたは不使用の前記リダンダンシー用セルのアドレスをラッチするラッチ回路を有し、このラッチ回路でラッチされた前記不良セルのアドレスまたは不使用の前記リダンダンシー用セルのアドレスと入力アドレスとから、前記不良セルにつながるデータ線のカラムゲートまたは不使用の前記リダンダンシー用セルにつながるデータ線のカラムゲートを制御するためのディセーブル信号を生成し続けることを特徴とする請求項1に記載の半導体メモリ装置。
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