KR20000035627A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 블록 가부(可否) 정보를 고속으로 확실하게 독출할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
로우 및 컬럼에 대응하여 종횡으로 배열되는 메모리 셀(26)과, 상기 메모리 셀의 사용 가부 정보를 기억하는 상기 메모리 셀 이외에 설치된 가부 정보 기억 수단(40)을 포함함으로써 상기 과제를 해결한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 관한 것이다.
최근, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치의 주력 상품으로서 플래시 EEPROM(이하, 플래시 메모리라 함)이 다수 개발되어 있다. 특히, NAND 형이라고 칭하는 셀 구성의 플래시 메모리(이하, NAND 형 플래시 메모리라 칭함)는 파일용의 대용량 메모리 제품으로서 사용되고 있으며, 그 기록 용량이 해마다 증가하고 있다.
그런데, NAND 형 플래시 메모리의 기억 용량의 증가에 따라, NAND 형 플래시 메모리에 포함되는 정보 기억 소자인 메모리 셀 트랜지스터의 개수가 증가한다. 예컨대, 16Mbit(메가비트)의 기억 용량을 갖는 플래시 메모리는 1677만 7216개의 메모리 셀 트랜지스터를 포함하고, 64Mbit에 이르러서는 6710만 8864개의 메모리 셀을 포함하고 있다.
따라서, NAND 형 플래시 메모리는 메모리 셀 트랜지스터 등의 불량에 관해서 고려할 필요가 있고, 제조후에 모든 메모리 셀 트랜지스터에 대하여 불량 여부 판정 시험을 하는 것이 중요하게 되었다. NAND 형 플래시 메모리는 블록이라고 불리는 메모리 셀 트랜지스터군의 단위로 소거를 실행하고 있으며, 다른 이유에 의해 취급하는 정보도 블록 단위로 취급하는 것이 관리에 용이하다.
예를 들면, 그 불량 여부 판정 시험에 의해서 불량이라고 확인된 메모리 셀 트랜지스터를 포함하는 블록은 불량 블록(무효(invalid) 블록)이라 불리고 있다. 더구나, 불량 블록은 사용 중에 발생하는 경우도 있다. 이러한 불량 블록은 이후의 액세스가 금지된다.
이하, NAND 형 플래시 메모리의 기본적 구성에 관해서 도 1을 이용하여 설명하며, 아울러 블록 사용 가부 정보의 작성 방법에 관해서 설명한다. 한편, 여기서 블록 사용 가부 정보란, 각 블록마다 불량 블록인지의 여부를 나타낸 정보이다.
도 1은 종래의 NAND 형 플래시 메모리의 일례의 블럭도를 나타낸다. 도 1의 블럭도는 로우 어드레스 버퍼(10), 컬럼 어드레스 버퍼(12), 어드레스 레지스터(14), 선택 Tr 디코더(16), 로우 어드레스 디코더(18), 컬럼 어드레스 디코더(20), 제어 회로 및 고전압 회로(22), 커맨드 레지스터(24), 메모리 셀 어레이(26), Y 게이트(28), 센스 앰프(30), 데이터 레지스터(32) 및 입출력 제어 회로(34)를 포함하는 구성이다.
NAND 형 플래시 메모리의 동작은 전부 커맨드 신호에 의해 제어된다. 그 커맨드 신호, 어드레스 신호, 데이터 신호는 입출력 단자(i/o0∼i/o7)를 통해 입출력 제어 회로(34)에 공급된다. 입출력 제어 회로(34)는 공급된 커맨드 신호, 어드레스 신호, 데이터 신호를 제어 회로 및 고전압 회로(22)에 외부로부터 공급되는 제어 신호의 조합에 따라서 각 블록에 송출한다. 즉, 커맨드 신호는 커맨드 레지스터(24)에 공급되고, 어드레스 신호는 어드레스 레지스터(14)에 공급되고, 데이터 신호는 데이터 레지스터(32)에 공급된다.
커맨드 레지스터(24)는 공급된 커맨드 신호를 래치하여, 적절한 타이밍에 커맨드 신호를 제어 회로 및 고전압 회로(22)에 공급한다. 커맨드 레지스터(24)로부터 커맨드 신호를 공급받은 제어 회로 및 고전압 회로(22)는 커맨드 신호를 디코드하여 로우 어드레스 디코더(18), 메모리 셀 어레이(26), 센스 앰프(30) 및 데이터 레지스터(32) 등, 그 커맨드 신호에 기초한 처리를 행하기 위해서 필요한 블록을 제어하는 신호를 출력한다.
어드레스 레지스터(14)는 공급된 어드레스 신호를 래치하여, 적절한 타이밍에 어드레스 신호를 로우 어드레스 버퍼(10) 및 컬럼 어드레스 버퍼(12)에 공급한다. 어드레스 레지스터(14)로부터 어드레스 신호를 공급받은 로우 어드레스 버퍼(10)는 그 어드레스 신호를 적절한 타이밍에 선택 Tr 디코더(16), 로우 어드레스 디코더(18)에 공급한다. 또한, 어드레스 레지스터(14)로부터 어드레스 신호를 공급받은 컬럼 어드레스 버퍼(12)는 그 어드레스 신호를 적절한 타이밍에 컬럼 어드레스 디코더(20)에 공급한다.
선택 Tr 디코더(16)는 어드레스 신호에 기초하여 메모리 셀 어레이(26)에 포함되는 선택 트랜지스터를 제어하는 선택 트랜지스터 제어 신호(SL)를 출력한다. 또한, 로우 어드레스 디코더(18)는 공급된 어드레스 신호를 디코드하여 워드선 신호(WL)를 출력한다. 이러한 선택 트랜지스터 제어 신호(SL) 및 워드선 신호(WL)의 제어에 의해 메모리 셀 어레이(26)를 구성하고 있는 셀 블록으로부터 선택한 데이터 신호를 Y 게이트(28)에 공급한다.
컬럼 어드레스 디코더(20)는 공급된 어드레스 신호를 디코드하여 Y 게이트(28)를 제어하는 신호를 출력한다. Y 게이트는 메모리 셀 어레이(26)로부터 공급된 데이터 신호로부터 필요한 데이터 신호를 선택하여, 센스 앰프(30)를 통해 데이터 레지스터(32)에 데이터 신호를 공급한다. 데이터 레지스터(32)는 센스 앰프(30)로부터 공급된 데이터 신호를 래치하여, 적절한 타이밍에 입출력 제어 회로(34)에 데이터 신호를 공급하고 있다. 그리고, 입출력 제어 회로(34)는 클록 신호에 따라 순차로 데이터 신호를 출력해 나간다.
이어서, 상기 도 1에 나타내는 NAND 형 플래시 메모리의 데이터 신호 독출 타이밍 제어에 관해서 설명한다. 도 2는 NAND 형 플래시 메모리의 데이터 신호 독출 동작을 나타내는 일례의 타이밍 차트를 나타낸다. 또한, /은 부논리(不論理)의 신호를 나타내고, 그 밖은 정논리(正論理)의 신호를 나타낸다.
제어 회로 및 고전압 회로(22)에 칩 인에이블 신호(/CE)가 입력되면, 라이트 인에이블 신호(/WE)의 타이밍에 기초하여, 입출력 제어 회로(34)에 커맨드 신호, 어드레스 신호 또는 데이터 신호가 공급된다. 이 때, 입출력 제어 회로(34)에 공급되는 신호의 종류는 제어 회로 및 고전압 회로(22)에 공급되는 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)에 기초하여 판단된다. 즉, 커맨드 래치 인에이블 신호(CLE)와 동시에 입출력 제어 회로(34)에 공급된 신호는 커맨드 신호이며, 어드레스 래치 인에이블 신호(ALE)와 동시에 입출력 제어 회로(34)에 공급된 신호는 어드레스 신호이다. 따라서, 도 2의 타이밍도의 경우, 커맨드 신호(00H), 어드레스 신호(A0∼A22)가 입출력 제어 회로(34)에 공급되고 있다.
계속해서, 데이터 신호가 메모리 셀 어레이(26)로부터 독출되어, Y 게이트(28), 센스 앰프(30) 및 데이터 레지스터(32)를 통해 입출력 제어 회로(34)로부터 리드 인에이블 신호(/RE)의 타이밍에 따라서 순차로 출력된다.
이상과 같은 NAND 형 플래시 메모리(1)에 있어서는 시스템 등의 관리하는 쪽이 대상 블록의 블록 가부 정보를 갖는다. 따라서, 블록마다 블록 가부 정보의 테이블을 작성할 필요가 있다. 일반적으로, 대상 블록마다의 블록 가부 정보는 그 대상 블록내의 소정 위치에 소정의 코드에 의해 기록되고 있고, 그 소정 위치에 기록되어 있는 코드에 의해 그 대상 블록이 불량 블록인지의 여부를 판단한다.
시스템 등의 관리하는 쪽은, 블록 가부 정보의 테이블을 작성할 때, 모든 블록의 메모리 셀의 데이터를 독출하여, 그 데이터내에 포함되는 블록 가부 정보에 기초하여 블록 가부 정보의 테이블을 작성한다. 그리고, 시스템 등의 관리하는 쪽은 블록 가부 정보의 테이블에 기초하여, 불량 블록에의 액세스를 금지하도록 컨트롤하고 있다. 또한, 이 블록 가부 정보의 테이블은 NAND 형 플래시 메모리의 사용 중에 새롭게 불량 블록이 발생한 경우, 수시로 갱신된다.
그러나, 블록 가부 정보의 테이블의 작성은 모든 블록만큼의 독출 처리가 필요하다. 일반적으로, NAND 형 플래시 메모리는 예컨대 1워드선만큼의 데이터인 페이지라 불리는 단위로 독출이 행해지고, 그 페이지 단위의 데이터를 메모리 셀로부터 데이터 레지스터(32)로 독출하는 데에 어느 정도의 시간이 걸린다. 따라서, 블록수가 많아지면 블록 가부 정보의 테이블을 작성하는 데에 장시간이 필요하게 된다고 하는 문제가 있었다.
예컨대, 하나의 블록을 독출하는 데에 600 μs(마이크로초) 걸리는 경우, 블록수가 1000개 있으면 블록 가부 정보의 테이블을 작성하는 데에 최저 600 ms(밀리초) 필요하게 되고 있었다.
또한, 블록 가부 정보를 나타내는 소정의 코드가 기록되어 있는 위치가 불량하게 된 경우, 블록 가부 정보가 올바로 인식되지 않는다고 하는 문제가 있었다.
본 발명은 상기의 문제점과 관련하여 이루어진 것으로, 블록 가부 정보를 고속으로 확실하게 독출할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 종래의 NAND 형 플래시 메모리의 일례의 블럭도.
도 2는 NAND 형 플래시 메모리의 데이터 신호 독출 동작을 나타내는 일례의 타이밍 차트.
도 3은 본 발명의 반도체 기억 장치의 제1 실시예의 블럭도.
도 4는 불량 블록 기억부의 제1 실시예의 회로도.
도 5는 본 발명의 반도체 기억 장치의 제2 실시예의 블럭도.
도 6은 불량 블록 기억부의 제2 실시예의 회로도.
도 7은 본 발명의 반도체 기억 장치의 제3 실시예의 블럭도.
〈도면의 주요 부분에 대한 부호의 설명〉
2, 3, 4 : 반도체 기억 장치
10 : 로우 어드레스 버퍼
12 : 컬럼 어드레스 버퍼
14 : 어드레스 레지스터
18 : 로우 어드레스 디코더
20 : 컬럼 어드레스 디코더
22 : 제어 회로 및 고전압 회로
24 : 커맨드 레지스터
26 : 메모리 셀 어레이
28, 42, 52 : Y 게이트
30, 43, 53 : 센스 앰프
32 : 데이터 레지스터
34 : 입출력 제어 회로
40, 50 : 불량 블록 기억 수단
41, 51 : 불량 블록 기억부
60 : ECC 코드 생성 회로
61 : EEC 코드 격납 수단
62 : ECC 코드 비교 회로
TrD0∼TrD1023, TrS0∼TrS1023, 52-1∼52-1023 : 선택 트랜지스터
BBC0∼BBC1023 : 메모리 셀
상기 과제를 해결하기 위해서, 청구범위 제1항에 기재한 본 발명에 따르면, 전기적으로 기록 및 소거가 가능한 반도체 기억 장치에 있어서, 로우 및 컬럼에 대응하여 종횡으로 배열되는 메모리 셀과, 그 메모리 셀의 사용 가부 정보를 기억하는 상기 메모리 셀 이외에 설치된 가부 정보 기억 수단을 갖는 것을 특징으로 한다.
이와 같이, 메모리 셀의 사용 가부 정보를 기억하는 가부 정보 기억 수단을 메모리 셀 이외에 지님으로써, 사용 가부 정보를 메모리 셀 상에 기억하지 않고, 메모리 셀 이외에 설치된 가부 정보 기억 수단에 기억할 수 있다. 따라서, 사용 가부 정보의 독출이 고속으로 확실하게 행해지게 된다.
이것은 가부 정보 기억 수단이 취급해야 할 데이터인 사용 가부 정보는 메모리 셀의 취급해야 할 데이터에 비하면 훨씬 적어도 되므로, 가부 정보 기억 수단의 설계 룰을 엄하지 않게 할 수 있기 때문이다. 따라서, 가부 정보 기억 수단은 사용 가부 정보의 독출을 고속으로 확실하게 행할 수 있다.
또한, 청구범위 제2항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀인 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단을 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀로 함으로써, 사용 가부 정보를 계속해서 기억할 수 있다.
또한, 청구범위 제3항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 한번에 소거를 행하는 단위를 블록으로 하여, 그 블록마다 사용 가부 정보를 기억하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 블록마다 사용 가부 정보를 기억해 둘 수 있다. 이것은 블록내에 포함되는 메모리 셀 중, 하나라도 사용 불가의 메모리 셀이 있는 경우, 그 블록 전체가 불량 블록으로서 사용이 금지되기 때문에, 블록마다의 사용 가부 정보를 기억해 두면 좋기 때문이다.
또한, 청구범위 제4항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 기억된 상기 블록마다의 사용 가부 정보를 선택하여 독출하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 기억한 블록마다의 사용 가부 정보를 자유롭게 선택하여 독출할 수 있다. 따라서, 각 블록마다 불량 블록인지의 여부를 자유롭게 판단할 수 있다.
또한, 청구범위 제5항에 기재한 본 발명에 따르면, 전기적으로 기록 및 소거가 가능한 비휘발성의 반도체 기억 장치에 있어서, 로우 및 컬럼에 대응하여 종횡으로 배열되는 메모리 셀과, 그 메모리 셀의 사용 가부 정보를 기억하는 상기 메모리 셀 이외에 설치된 가부 정보 기억 수단을 갖는 것을 특징으로 한다.
이와 같이, 전기적으로 기록 및 소거가 가능한 비휘발성의 메모리 셀의 사용 가부 정보를 기억하는 가부 정보 기억 수단을 메모리 셀 이외에 지님으로써, 가부 정보 기억 수단을 메모리 셀 상에 기억하지 않고, 메모리 셀 이외에 설치된 가부 정보 기억 수단에 기억할 수 있다. 따라서, 사용 가부 정보의 독출이 고속으로 또한 확실하게 행해지게 된다.
또한, 청구범위 제6항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀인 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단을 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀로 함으로써, 사용 가부 정보를 계속해서 기억할 수 있다.
또한, 청구범위 제7항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 한번에 소거를 행하는 단위를 블록으로 하여, 그 블록마다 사용 가부 정보를 기억하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 블록마다 사용 가부 정보를 기억해 둘 수 있다. 이것은 블록내에 포함되는 메모리 셀 중, 하나라도 사용 불가의 메모리 셀이 있는 경우, 그 블록 전체가 불량 블록으로서 사용이 금지되기 때문에, 블록마다의 사용 가부 정보를 기억해 두면 좋기 때문이다. 특히, 전기적으로 기록 및 소거가 가능한 비휘발성의 반도체 기억 장치에 있어서는 처리의 면에서 블록마다의 사용 가부 정보인 것이 적합하다.
또한, 청구범위 제8항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 기억된 상기 블록마다의 사용 가부 정보를 선택하여 독출하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 기억한 블록마다의 사용 가부 정보를 자유롭게 선택하여 독출할 수 있다. 따라서, 각 블록마다 불량 블록인지의 여부를 자유롭게 판단할 수 있다.
또한, 청구범위 제9항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 상기 사용 가부 정보를 기억하는 복수의 메모리 셀과, 선택된 사용 가부 정보를 기억하고 있는 메모리 셀을 선택하는 워드선을 포함하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 복수의 메모리 셀과 워드선을 지님으로써, 복수의 메모리 셀로부터 필요한 사용 가부 정보를 선택하여 독출하는 것이 가능하게 된다.
또한, 청구범위 제10항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 상기 사용 가부 정보를 기억하는 복수의 메모리 셀과, 선택된 사용 가부 정보를 기억하고 있는 메모리 셀을 선택하는 비트선과, 상기 메모리 셀로부터의 사용 가부 정보의 독출을 제어하는 워드선을 포함하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 복수의 메모리 셀과 비트선과 워드선을 지님으로써, 복수의 메모리 셀로부터 필요한 사용 가부 정보, 또는 모든 사용 가부 정보를 선택하여 독출하는 것이 가능하게 된다. 즉, 한번에 복수의 사용 가부 정보를 독출하는 것이 가능하게 된다.
또한, 청구범위 제11항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 상기 메모리 셀로부터 독출된 사용 가부 정보의 출력을 제어하는 게이트 수단과, 상기 게이트 수단으로부터 공급되는 상기 사용 가부 정보를 판정하여 출력하는 센스 앰프를 포함하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 게이트 수단과 센스 앰프를 지님으로써, 사용 가부 정보를 독출하여 출력하는 것이 가능하게 된다.
또한, 청구범위 제12항에 기재한 본 발명에 따르면, 상기 가부 정보 기억 수단은 기억하고 있는 상기 사용 가부 정보를 한번에 독출하는 것을 특징으로 한다.
이와 같이, 가부 정보 기억 수단은 기억하고 있는 상기 사용 가부 정보를 한번에 독출함으로써, 독출 시간을 단축할 수 있다.
또한, 청구범위 제13항의 본 발명에 따르면, 상기 메모리 셀에 데이터를 기록할 때 및 독출할 때에, 그 데이터로부터 에러 정정 코드를 생성하는 에러 정정 코드 생성 회로와, 데이터를 기록할 때에 생성된 에러 정정 코드를 기억하는 에러 정정 코드 격납 수단과, 상기 데이터를 기록할 때에 생성된 에러 정정 코드와 독출할 때에 생성된 에러 정정 코드를 비교하는 에러 정정 코드 비교 수단을 지니고, 상기 에러 정정 코드 비교 수단에 의한 비교 결과가 다른 경우에, 상기 가부 정보 기억 수단의 사용 가부 정보를 갱신하는 것을 특징으로 한다.
이와 같이, 에러 정정 코드 생성 회로와, 에러 정정 코드 격납 수단과, 에러 정정 코드 비교 수단을 포함함으로써, 반도체 기억 장치의 사용 중에 새롭게 불량 블록이 발생했다고 하여도, 사용 가부 정보를 갱신해 나갈 수 있다.
이하에, 본 발명의 실시 형태에 관해서 도면에 기초하여 설명한다.
도 3은 본 발명의 반도체 기억 장치의 제1 실시예의 블럭도를 나타낸다. 또한, 도 3의 블럭도는 도 1에 나타내는 블럭도와 일부를 제외하고 동일하며, 그 동일 부분에 관하여는 동일 부호를 붙이고 설명을 생략한다.
도 3에 나타내는 본 발명의 반도체 기억 장치(2)의 블럭도는 불량 블록 기억수단(40)을 포함하는 구성인 것이 도 1에 나타내는 블럭도와 다르다. 불량 블록 기억 수단(40)은 불량 블록 기억부(41), Y 게이트(42) 및 센스 앰프(43)를 포함한다.
불량 블록 기억부(41)와 메모리 셀 어레이(26)의 전환은 Y 게이트(42 및 28)를 이용하여 이루어진다. 제어 회로 및 고전압 회로(22)에 공급되는 커맨드 신호 또는 고전압 신호에 따라서, Y 게이트(28 및 42)가 전환된다. 그 밖에, 불량 블록 기억부(41)의 데이터를 선택하기 위한 신호는 메모리 셀 어레이(26)에 공급되는 신호와 공유되어, 후술하는 바와 같이 대상 블록에 대응하는 블록 가부 정보가 독출된다. 이러한 구성에 의해, 종래 블록내의 소정 위치에 기록되어 있던 블록 가부 정보를 불량 블록 기억 수단(40)에 기록하는 것이 가능하다.
실제로, 블록 가부 정보는 블록이 불량 블록인지의 여부를 판정하기 위한 것이기 때문에, 1비트만 있으면 충분하다. 예컨대, 블록 가부 정보가 "0"일 때 불량 블록이고, "1"일 때 불량 블록이 아니라고 판정할 수 있다. 그러나, 복수 비트를 이용한 다수 결제에 의해 신뢰성을 올리는 경우에는, 그 만큼의 비트수가 필요하게 된다. 복수 비트를 이용한 다수 결제란, 예컨대 3비트의 블록 가부 정보가 "0, 0, 1"인 경우, 그 수가 많은 "0"을 블록 가부 정보로서 판단하는 것이다.
상기한 바와 같이, 불량 블록 기억 수단(40)은 메모리 셀 어레이(26)에 비해서 훨씬 적은 데이터를 유지하면 되기 때문에 설계 룰을 엄하지 않게 할 수 있어, 높은 신뢰성을 얻을 수 있다. 또한, 블록 가부 정보의 테이블을 작성하는 경우, 종래 블록마다 독출이 필요했던 데에 반해, 불량 블록 기억 수단(40)에 의하면 독출하는 데이터의 수를 대폭 감소시킬 수 있기 때문에 고속으로 처리할 수 있다.
이하, 도 4를 참조로 불량 블록 기억 수단(40)에 관해서 설명한다. 도 4는 불량 블록 기억부의 제1 실시예의 회로도를 나타낸다. 또한, 도 4의 불량 블록 기억 수단(40)은 1024개 블록의 블록 가부 정보를 기록해 두는 예이다.
도 4의 불량 블록 기억부(41)는 블록 가부 정보를 기억해 두는 메모리 셀(BBC0∼1023)과, 각 블록의 어드레스에 대응하는 불량 블록 기억부용 워드선(WLB0, 16, 32, …, 16367)과, 메모리 셀(BBC0∼1023)과 비트선과의 접속을 제어하는 선택 트랜지스터(TrD0∼1023)와, 선택 트랜지스터용 신호선(SLDB0∼1023)과, 메모리 셀(BBC0∼1023)과 ARRAY(GND)와의 접속을 제어하는 선택 트랜지스터(TrS0∼1023)와, 선택 트랜지스터용 신호선(SLSB0∼1023)을 포함한다.
선택 트랜지스터(TrDn), 메모리 셀(BBCn) 및 선택 트랜지스터(TrSn)는 직렬로 접속되어 있고, 하나의 메모리 셀(BBCn)은 하나의 블록의 블록 가부 정보에 대응하고 있다. 한편, 상기 첨자 "n"은 도 4의 예의 경우, 0∼1023을 나타낸다.
선택 트랜지스터(TrDn), 메모리 셀(BBCn) 및 선택 트랜지스터(TrSn)는 메모리 셀 어레이(26)의 선택 트랜지스터(TrDn), 메모리 셀(BBCn) 및 선택 트랜지스터(TrSn)에 각각 대응하고 있다. 또한, Y 게이트(42) 및 센스 앰프(43)는 Y 게이트(28) 및 센스 앰프(30)에 각각 대응하고 있고, 불량 블록 기억부(41)는 메모리 셀 어레이(26)와 마찬가지로 기록, 소거, 독출이 가능하다.
도 3의 제어 회로 및 고전압 회로(22)에 공급된 커맨드 신호 또는 고전압 신호에 기초하여, 불량 블록용 모드로 전환된 후의 동작에 관해서 설명한다. 한편, 불량 블록용 모드란, 불량 블록 기억 수단(40)으로부터 블록 가부 정보를 독출하는 모드를 말한다.
불량 블록용 모드로 전환되면, 로우 어드레스 디코더(18)는 공급된 어드레스 신호를 디코드하여 블록 어드레스 신호를 생성하고, 그 블록 어드레스 신호에 대응하는 불량 블록 기억부용 워드선(WLBn)을 선택한다. 또한, 블록 어드레스 신호에 대응하는 선택 트랜지스터(TrDn) 및 선택 트랜지스터(TrSn)는 처리에 따라서 적절하게 제어된다.
불량 블록 기억부용 워드선(WLBn)에 의해, 블록 어드레스 신호에 대응한 메모리 셀(BBCn)이 선택되고, 메모리 셀(BBCn)의 상태가 비트선에 독출된다. 비트선의 레벨 변동은 Y 게이트(42)를 통해 센스 앰프(43)에 공급되고, 센스 앰프(43)는 메모리 셀(BBCn)에 기억되어 있던 데이터인 블록 가부 정보를 판정한다.
예컨대, 메모리 셀(BBCn)이 전류를 흘리지 않는 상태 "0"을 불량 블록, 메모리 셀(BBCn)이 전류를 흘리는 상태 "1"을 불량 블록이 아니라고 하면, 센스 앰프(43)에 의해 레벨 변동이 검출되지 않는 경우가 불량 블록을 나타내는 블록 가부 정보로 된다. 또한, 센스 앰프(43)에 의해 레벨 변동이 검출되는 경우가 불량 블록이 아님을 나타내는 블록 가부 정보로 된다.
센스 앰프(43)에 의해 판정된 블록 가부 정보는 데이터 레지스터(32)에 래치되어, 클록 신호에 따라 입출력 제어 회로(34)를 통해 외부로 출력된다.
이어서, 제1 실시예보다 더욱 블록 가부 정보를 고속으로 독출할 수 있는 제2 실시예에 관해서 도 5를 이용하여 설명한다. 도 5는 본 발명의 반도체 기억 장치의 제2 실시예의 블럭도를 나타낸다. 한편, 도 5의 블럭도는 도 3에 나타내는 블럭도와 일부를 제외하고 동일하며, 그 동일 부분에 대해서는 동일 부호를 붙이고 설명은 생략한다.
도 5에 나타내는 본 발명의 반도체 기억 장치(3)의 블럭도는 불량 블록 기억 수단(50)의 구성이 도 3에 나타내는 블럭도와 다르다. 불량 블록 기억 수단(50)은 불량 블록 기억부(51), Y 게이트(52) 및 센스 앰프(53)를 포함한다.
불량 블록 기억부(51)와 메모리 셀 어레이(26)의 전환은 Y 게이트(52 및 28)를 이용하여 전환된다. 제어 회로 및 고전압 회로(22)에 공급되는 커맨드 신호 또는 고전압 신호에 따라서, Y 게이트(28 및 52)가 전환된다. 그 밖에, 불량 블록 기억부(51)의 데이터를 선택하기 위한 신호는 로우 어드레스 디코더(18)로부터 공급되어, 후술하는 바와 같이 대상 블록에 대응한 블록 가부 정보가 독출된다. 이러한 구성에 의해, 종래 블록내의 소정 위치에 기록되어 있던 블록 가부 정보를 불량 블록 기억 수단(50)에 기록하는 것이 가능하다.
이하, 도 6을 참조로 불량 블록 기억 수단(50)에 관해서 설명한다. 도 6은 불량 블록 기억부의 제2 실시예의 회로도를 나타낸다. 또한, 도 6의 불량 블록 기억 수단(50)은 1024개 블록의 블록 가부 정보를 기록해 두는 예이다.
도 6의 불량 블록 기억부(51)는 블록 가부 정보를 기억해 두는 메모리 셀(BBC0∼1023)과, 각 블록의 어드레스에 대응하는 불량 블록 기억부용 비트선(BLB0∼1023)과, 불량 블록 기억부용 비트선의 접속을 제어하는 선택 트랜지스터(52-1∼52-1023)와, 불량 블록 기억부용 워드선(WLB)과, 메모리 셀(BBC0∼1023)과 비트선과의 접속을 제어하는 선택 트랜지스터(TrD0∼1023)와, 선택 트랜지스터용 신호선(SLDB)과, 메모리 셀(BBC0∼1023)과 ARRAY(GND)와의 접속을 제어하는 선택 트랜지스터(TrS0∼1023)와, 선택 트랜지스터용 신호선(SLSB)을 포함한다.
선택 트랜지스터(TrDn), 메모리 셀(BBCn) 및 선택 트랜지스터(TrSn)는 직렬로 접속되어 있고, 하나의 메모리 셀(BBCn)은 하나의 블록의 블록 가부 정보에 대응하고 있다. 한편, 상기 첨자 "n"은 도 6의 예의 경우, 0∼1023을 나타낸다.
선택 트랜지스터(TrDn), 메모리 셀(BBCn) 및 선택 트랜지스터(TrSn)는 메모리 셀 어레이(26)의 선택 트랜지스터(TrDn), 메모리 셀(BBCn) 및 선택 트랜지스터(TrSn)에 각각 대응하고 있다. 또한, Y 게이트(52) 및 센스 앰프(53)는 Y 게이트(28) 및 센스 앰프(30)에 각각 대응하고 있고, 불량 블록 기억부(51)는 메모리 셀 어레이(26)와 마찬가지로 기록, 소거 및 독출이 가능하다.
도 5의 제어 회로 및 고전압 회로(22)에 공급된 커맨드 신호 또는 고전압 신호에 기초하여, 불량 블록용 모드로 전환된 후의 동작에 관해서 설명한다. 한편, 불량 블록용 모드란, 불량 블록 기억 수단(50)으로부터 블록 가부 정보를 독출하는 모드를 말한다.
불량 블록용 모드로 전환되면, 로우 어드레스 디코더(18)는 공급된 어드레스 신호를 디코드하여 블록 어드레스 신호를 생성하고, 그 블록 어드레스 신호에 대응하는 불량 블록 기억부용 비트선(BLBn)이 선택된다. 이 경우, 어느 블록의 블록 가부 정보가 독출되는데, 예컨대 래치 등에 의해, 복수 또는 모든 불량 블록 기억부용 비트선(BLBn)을 선택함으로써, 복수 또는 모든 블록의 동시 선택도 가능하다.
다음에, 불량 블록 기억부용 워드선(WLBn), 선택 트랜지스터(TrDn) 및 선택 트랜지스터(TrSn)를 선택함으로써, 블록 어드레스에 대응하는 블록 가부 정보가 메모리 셀(BBCn)에서 비트선으로 독출된다. 비트선의 레벨 변동은 선택 트랜지스터(52-1)를 통해 센스 앰프(53)에 공급되고, 센스 앰프(53)는 메모리 셀(BBCn)에 기억되어 있던 데이터인 블록 가부 정보를 판정한다. 센스 앰프(53)에 의해 판정된 블록 가부 정보는 데이터 레지스터(32)에 래치되어, 클록 신호에 따라 입출력 제어 회로(34)를 통해 외부로 출력된다.
도 6의 회로도의 경우, 복수 또는 모든 블록 가부 정보를 한번에 데이터 레지스터(32)에 공급하는 것이 가능하고, 도 4의 회로도와 비교하여 비트선을 짧게 할 수 있기 때문에 차지 시간을 짧게 할 수 있다. 따라서, 복수 또는 모든 블록에 대응하는 블록 가부 정보를 데이터 레지스터(32)에 독출한 후, 클록 신호에 따라 순차 독출함으로써, 블록 가부 정보를 더욱 고속으로 독출하는 것이 가능하게 된다.
이어서, 반도체 기억 장치의 사용 중에 새롭게 불량 블록이 발생한 경우에 대응할 수 있는 제3 실시예에 관해서 도 7을 이용하여 설명한다. 도 7은 본 발명의 반도체 기억 장치의 제3 실시예의 블럭도를 나타낸다. 또한, 도 7의 블럭도는 도 5에 나타내는 블럭도와 일부를 제외하고 동일하며, 그 동일 부분에 대해서는 동일 부호를 붙이고 설명은 생략한다.
도 7에 나타내는 본 발명의 반도체 기억 장치(4)의 블럭도는 ECC(Error Correction Code) 코드 생성 회로(60), ECC 코드 격납 수단(61) 및 ECC 코드 비교 회로(62)를 포함한다.
데이터 기록시, 외부로부터 공급되는 데이터는 입출력 제어 회로(34)를 통해 데이터 레지스터(32)에 공급되는 동시에, ECC 코드 생성 회로(60)에도 동일한 데이터를 보내 ECC 코드 (1)을 작성해 둔다. 데이터 레지스터(32)는 통상의 처리에 의해서 데이터를 메모리 셀 어레이(26)의 소정 블록에 기록한다. 또한, ECC 코드 생성 회로(60)는 작성한 ECC 코드 (1)을 ECC 코드 격납 수단(61)에 격납한다. 또한, ECC 코드 격납 수단(61)에 격납된 ECC 코드 (1)은 그 ECC 코드 (1)을 작성한 원데이터가 격납되어 있는 블록과 관련지어져 격납되어 있다. ECC 코드 격납 수단(61)의 구성은 예컨대, 불량 블록 기억 수단(50)과 같은 식으로 구성할 수 있다.
그리고, 다음 독출시, 통상의 처리에 의해서 데이터를 메모리 셀 어레이(26)로부터 독출하여, 데이터 레지스터(32)에 공급한다. 이 때, 데이터 레지스터(32)는 메모리 셀 어레이(26)로부터 독출된 데이터를 유지한 채로, 그 데이터를 ECC 코드 생성 회로(60)에 공급하여 ECC 코드 (2)를 생성한다. ECC 코드 생성 회로(60)는 생성한 ECC 코드 (2)를 ECC 코드 비교 회로(62)에 공급한다. 또한, ECC 코드 격납 수단(61)은 독출을 행하는 데이터의 ECC 코드 (1)을 ECC 코드 비교 회로(62)에 공급한다.
ECC 코드 비교 회로(62)는 공급된 ECC 코드 (1)과 ECC 코드 (2)를 비교하여 일치한 경우, 데이터 레지스터(32)에 유지하고 있는 데이터를 입출력 제어 회로(34)를 통해 외부로 출력시킨다. 한편, 공급된 ECC 코드 (1)과 ECC 코드 (2)를 비교하여 일치하지 않는 경우, 불량 블록 기억 수단(51)은 데이터를 독출한 블록이 불량 블록이라고 하는 블록 가부 정보를 기록하게 된다.
따라서, 도 7의 블럭도의 경우, 반도체 기억 장치의 사용 중에 새롭게 불량 블록이 발생했다고 하여도, 블록 가부 정보를 갱신하여 대응하는 것이 가능하게 된다.
또, 특허청구범위에 기재한 가부 정보 기억 수단은 불량 블록 기억 수단에 대응하고, 블록마다의 사용 가부 정보는 블록 가부 정보에 대응한다.
상술한 바와 같이, 청구범위 제1항에 기재한 본 발명에 따르면, 메모리 셀의 사용 가부 정보를 기억하는 가부 정보 기억 수단을 메모리 셀 이외에 포함함으로써, 사용 가부 정보를 메모리 셀 상에 기억하지 않고, 메모리 셀 이외에 설치된 가부 정보 기억 수단에 기억할 수 있다. 따라서, 사용 가부 정보의 독출이 고속으로 확실하게 행해지게 된다.
이것은 가부 정보 기억 수단이 취급해야 할 데이터인 사용 가부 정보는 메모리 셀이 취급해야 할 데이터에 비하면 훨씬 적어도 되기 때문에, 가부 정보 기억 수단의 설계 룰을 엄하지 않게 할 수 있기 때문이다. 따라서, 가부 정보 기억 수단은 사용 가부 정보의 독출을 고속으로 확실하게 행할 수 있다.
또한, 청구범위 제2항에 기재한 본 발명에 따르면, 가부 정보 기억 수단을 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀로 함으로써, 사용 가부 정보를 계속해서 기억할 수 있다.
또한, 청구범위 제3항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 블록마다 사용 가부 정보를 기억해 둘 수 있다. 이것은 블록내에 포함되는 메모리 셀 중, 하나라도 사용 불가의 메모리 셀이 있는 경우, 그 블록 전체가 불량 블록으로서 사용이 금지되기 때문에, 블록마다의 사용 가부 정보를 기억해 두면 좋기 때문이다.
또한, 청구범위 제4항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 기억한 블록마다의 사용 가부 정보를 자유롭게 선택하여 독출할 수 있다. 따라서, 각 블록마다 불량 블록인지의 여부를 자유롭게 판단할 수 있다.
또한, 청구범위 제5항에 기재한 본 발명에 따르면, 전기적으로 기록 및 소거가 가능한 비휘발성의 메모리 셀의 사용 가부 정보를 기억하는 가부 정보 기억 수단을 메모리 셀 이외에 포함함으로써, 가부 정보 기억 수단을 메모리 셀 상에 기억하지 않고, 메모리 셀 이외에 설치된 가부 정보 기억 수단에 기억할 수 있다. 따라서, 사용 가부 정보의 독출이 고속으로 확실하게 행해지게 된다.
또한, 청구범위 제6항에 기재한 본 발명에 따르면, 가부 정보 기억 수단을 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀로 함으로써, 사용 가부 정보를 계속해서 기억할 수 있다.
또한, 청구범위 제7항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 블록마다 사용 가부 정보를 기억해 둘 수 있다. 이것은 블록내에 포함되는 메모리 셀 중, 하나라도 사용 불가의 메모리 셀이 있는 경우, 그 블록 전체가 불량 블록으로서 사용이 금지되기 때문에, 블록마다의 사용 가부 정보를 기억해 두면 좋기 때문이다. 특히, 전기적으로 기록 및 소거가 가능한 비휘발성의 반도체 기억 장치에 있어서는, 처리의 형편상, 블록마다의 사용 가부 정보인 것이 알맞다.
또한, 청구범위 제8항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 기억한 블록마다의 사용 가부 정보를 자유롭게 선택하여 독출할 수 있다. 따라서, 각 블록마다 불량 블록인지의 여부를 자유롭게 판단할 수 있다.
또한, 청구범위 제9항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 복수의 메모리 셀과 워드선을 지님으로써, 복수의 메모리 셀로부터 필요한 사용 가부 정보를 선택하여 독출하는 것이 가능하게 된다.
또한, 청구범위 제10항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 복수의 메모리 셀과 비트선과 워드선을 지님으로써, 복수의 메모리 셀로부터 필요한 사용 가부 정보, 또는 모든 사용 가부 정보를 선택하여 독출하는 것이 가능하게 된다. 즉, 한번에 복수의 사용 가부 정보를 독출하는 것이 가능하게 된다.
또한, 청구범위 제11항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 게이트 수단과 센스 앰프를 지님으로써, 사용 가부 정보를 독출하여 출력하는 것이 가능하게 된다.
또한, 청구범위 제12항에 기재한 본 발명에 따르면, 가부 정보 기억 수단은 기억하고 있는 상기 사용 가부 정보를 한번에 독출함으로써, 독출 시간을 단축할 수 있다.
또한, 청구범위 제13항의 본 발명에 따르면, 에러 정정 코드 생성 회로와, 에러 정정 코드 격납 수단과, 에러 정정 코드 비교 수단을 지님으로써, 반도체 기억 장치의 사용 중에 새롭게 불량 블록이 발생했다고 하여도, 사용 가부 정보를 갱신해 나갈 수 있다.

Claims (13)

  1. 전기적으로 기록 및 소거가 가능한 반도체 기억 장치에 있어서,
    로우 및 컬럼에 대응하여 종횡으로 배열되는 메모리 셀과,
    상기 메모리 셀의 사용 가부 정보를 기억하는 상기 메모리 셀 이외에 설치된 가부 정보 기억 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 가부 정보 기억 수단은 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀인 것인 반도체 기억 장치.
  3. 제2항에 있어서, 상기 가부 정보 기억 수단은 한번에 소거를 행하는 단위를 블록으로 하여 그 블록마다 사용 가부 정보를 기억하는 것인 반도체 기억 장치.
  4. 제3항에 있어서, 상기 가부 정보 기억 수단은 기억된 상기 블록마다의 사용 가부 정보를 선택하여 독출하는 것인 반도체 기억 장치.
  5. 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 있어서,
    로우 및 컬럼에 대응하여 종횡으로 배열되는 메모리 셀과,
    상기 메모리 셀의 사용 가부 정보를 기억하는 상기 메모리 셀 이외에 설치된 가부 정보 기억 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 가부 정보 기억 수단은 전기적으로 기록 및 소거가 가능한 비휘발성 메모리 셀인 것인 반도체 기억 장치.
  7. 제6항에 있어서, 상기 가부 정보 기억 수단은 한번에 소거를 행하는 단위를 블록으로 하여 그 블록마다 사용 가부 정보를 기억하는 것인 반도체 기억 장치.
  8. 제7항에 있어서, 상기 가부 정보 기억 수단은 기억된 상기 블록마다의 사용 가부 정보를 선택하여 독출하는 것인 반도체 기억 장치.
  9. 제8항에 있어서, 상기 가부 정보 기억 수단은, 상기 사용 가부 정보를 기억하는 복수의 메모리 셀과,
    선택된 사용 가부 정보를 기억하고 있는 메모리 셀을 선택하는 워드선을 포함하는 것인 반도체 기억 장치.
  10. 제8항에 있어서, 상기 가부 정보 기억 수단은, 상기 사용 가부 정보를 기억하는 복수의 메모리 셀과,
    선택된 사용 가부 정보를 기억하고 있는 메모리 셀을 선택하는 비트선과,
    상기 메모리 셀로부터의 사용 가부 정보의 독출을 제어하는 워드선을 포함하는 것인 반도체 기억 장치.
  11. 제9항 또는 제10항에 있어서, 상기 가부 정보 기억 수단은, 상기 메모리 셀로부터 독출된 사용 가부 정보의 출력을 제어하는 게이트 수단과,
    상기 게이트 수단으로부터 공급되는 상기 사용 가부 정보를 판정하여 출력하는 센스 앰프를 포함하는 것인 반도체 기억 장치.
  12. 제11항에 있어서, 상기 가부 정보 기억 수단은 기억하고 있는 상기 사용 가부 정보를 한번에 독출하는 것인 반도체 기억 장치.
  13. 제12항에 있어서, 상기 메모리 셀에 데이터를 기록 및 독출할 때에, 그 데이터로부터 에러 정정 코드를 생성하는 에러 정정 코드 생성 회로와,
    데이터를 기록할 때에 생성된 에러 정정 코드를 기억하는 에러 정정 코드 격납 수단과,
    상기 데이터를 기록할 때에 생성된 에러 정정 코드와 독출할 때에 생성된 에러 정정 코드를 비교하는 에러 정정 코드 비교 수단을 포함하고,
    상기 에러 정정 코드 비교 수단에 의한 비교 결과가 서로 다른 경우에, 상기 가부 정보 기억 수단의 사용 가부 정보를 갱신하는 것인 반도체 기억 장치.
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