JP3967537B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば複数本のワード線を含む複数のブロックを有し、これらブロック単位でワード線を選択するブロックデコード回路を有する不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置としてEEPROMを用いたNAND型フラッシュメモリが提案されている。このNAND型フラッシュメモリは、隣接して配置された複数のメモリセルのソース、ドレインが直列接続され、この直列接続された複数のメモリセル(以下、NANDセルと称す)が1単位としてビット線に接続される。このNAND型フラッシュメモリは、ロウ方向に配列された複数のセルに対して一括してデータの書き込み、又は読み出し動作が行なわれる。
【0003】
また、データの消去は、ロウ方向に配置された複数のNANDセルを含むブロック単位で行われる。このため、ロウデコーダは、NANDセル単位を選択するブロックデコーダと、個々のワード線を選択する回路を有している。
【0004】
また、一般に、この種のNAND型フラッシュメモリは、例えばテストモードで用いられる全ブロック消去や、全ブロック書き込み時などにおいて、他のブロックの動作に悪影響を及ぼさないようにしている。すなわち、不良ワード線を含む不良ブロックの場合、この不良ワード線からリークが生じる。このため、テスト時にワード線に昇圧回路から電位を供給してもワード線を所定の電位に昇圧することができず、種々の試験の効率を落とす原因となる。
【0005】
そこで、メモリセルアレイは、複数の通常のブロックとリダンダンシブロックとを有している。例えばダイソートテストにおいて不良ブロックが検出された場合、不良ブロックがリダンダンシブロックに置き換えられる。ブロックデコーダはフューズを有しており、ダイソートテストにおいて、不良ブロックが検出された場合、不良ブロックを選択するブロックデコーダに含まれるフューズが切断される。このため、このブロックデコーダにより不良ブロックの選択が回避される。
【0006】
図10は、従来のブロックデコーダの一例を示している。デコーダ101は、ブロックアドレスをデコードする。このデコードの結果、デコーダ101の出力信号がハイレベルの選択状態であり、信号BLKADがハイレベルの場合、トランジスタ102、103がオンする。フューズ素子104が切断されていない場合、ラッチ回路105の出力ノードBoutがハイレベルとなる。このため、レベルシフタ106の出力電圧により、転送ゲート107を構成する各トランジスタがオンとされる。このため、これらトランジスタを介してワード線WL0〜WL15に制御電圧CG1〜CG15が供給されるとともに、第1の選択ゲート線SG1、第2の選択ゲート線SG2に、制御電圧SGD、SGSがそれぞれ供給される。このようにして、ロウ方向に配置された複数のNANDセルが選択される。これらNANDセルは、第1の選択ゲート線SG1の信号に応じてビット線に接続され、第2の選択ゲートSG2の信号に応じて共通ソース線に接続される。
【0007】
一方、不良ブロックに対応して前記フューズ素子104が切断されている場合、デコーダ101の出力信号がハイレベルの選択状態であっても、ラッチ回路105の出力信号Boutがローレベルである。このため、レベルシフタ106は非動作であり、転送ゲート107を構成する複数のトランジスタはオフ状態である。したがって、不良ブロックは非選択状態に保持される。
【0008】
【発明が解決しようとする課題】
ところで、これら不良ブロックに関わる対処において、従来は、レーザによりフューズを切断していた。しかし、ダイソートテストによる不良ブロックの判定とレーザによるフューズの切断は別工程であるため効率が悪い。
【0009】
また、チップをパッケージにより封止した後、バーンイン試験により不良ブロックが判明した場合、この不良ブロックをリダンダンシブロックにより救済することができない。このため、この不良ブロックに例えばオール“0”データが書き込まれマーキングされる。この場合、不良ブロックか否かは、書き込まれたデータをユーザが判別することとなる。しかし、誤って不良ブロックに書き込んだデータを消去したり、別のデータにより上書きした場合、不良ブロックの判別が不可能となってしまう。
【0010】
このように、従来の不揮発性半導体記憶装置は、不良ブロックが生じた場合、製造効率が低下するとともに、パッケージ後に検出された不良ブロックを確実に非選択状態に保持することが困難であった。
【0011】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、製造効率の低下を招来することがなく、しかも、パッケージ後に検出された不良ブロックを確実に非選択状態に保持することが可能な不揮発性半導体記憶装置を提供しようとするものである。
【0012】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の第1の態様は、複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第1のスイッチ素子と、前記複数のブロックのうち、非選択保持状態とするブロックのアドレスを記憶する記憶部と、前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第1のスイッチ素子をオフ状態に設定する設定回路と、前記第1のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第2のスイッチ素子と、前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第1のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路とを具備している。
【0013】
本発明の不揮発性半導体記憶装置の第2の態様は、複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第1のスイッチ素子と、前記メモリセルアレイに設けられ、非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第1のスイッチ素子をオフ状態に設定する設定回路と、前記第1のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第2のスイッチ素子と、前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第1のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路とを具備している。
【0014】
本発明の不揮発性半導体記憶装置の第3の態様は、複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第1のスイッチ素子と、前記メモリセルアレイに設けられ、非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第1のスイッチ素子をオフ状態に設定する設定回路と、前記第1のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第2のスイッチ素子と、前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第1のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路とを具備している。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0018】
(第1の実施形態)
図1は、本発明の第1の実施形態を示している。図1において、メモリセルアレイMCAは複数のブロック(BLK)10、及び複数のリダンダンシブロック(RBLK)11を有している。各ブロック10及びリダンダンシブロック11は、図示せぬ複数のNANDセルを有している。各NANDセルはロウ方向に配置されている。ロウデコーダRDCは複数のブロックデコーダ(BLD)12を有している。これらブロックデコーダ12は、前記各ブロック10及びリダンダンシブロック11に対応して配置されている。
【0019】
制御回路13は、アドレス信号以外の各種制御信号を出力する。これら制御信号は前記ロウデコーダRDCを構成するブロックデコーダ12及びアドレスレジスタ15等に供給される。入出力バッファ14は外部から供給されるアドレス信号を受けるとともに、外部から供給される書き込みデータ及びメモリセルから読み出されたデータを受ける。
【0020】
前記アドレスレジスタ15は、入出力バッファ14から供給されるロウアドレス信号及びカラムアドレス信号を保持する。ロウアドレス信号はロウデコーダRDCに供給され、カラムアドレス信号はカラムデコーダ16に供給される。
【0021】
ページバッファ及びセンスアンプ17において、ページバッファは、メモリセルにデータを書き込んだり読み出したりするためのデータを保持する。センスアンプはメモリセルから読み出されたデータを検知し増幅する。カラムデコーダ16は、アドレスレジスタ15から供給されるカラムアドレス信号をデコードし、メモリセルアレイMCAのカラム(に相当するページバッファ)を選択する。
【0022】
データ記憶部18は、例えば不揮発メモリにより構成され、メモリセルアレイMCAに含まれる非選択保持ブロックのアドレスを記憶する。非選択保持ブロックとしては、例えばダイソートテストやバーンインテストにおいて、検出された不良ブロックや、セキュリティ情報等のデータが記憶され、書き込み、消去時にアクセス禁止とされた所謂ROMブロック、チップの識別符号や特定の動作を設定する情報が記憶され、書き込み、消去時にアクセス禁止とされたブロック等が含まれる。
【0023】
尚、前記アドレスレジスタ15は、ロウ系のアドレスレジスタとカラム系のアドレスレジスタを含んでおり、カラム系のアドレスレジスタにより、ページバッファ及びセンスアンプ17の所定の位置を指示し、ロウ系のアドレスレジスタにより、ロウデコーダRDCのブロックデコーダ12を指示するように構成されている。
【0024】
図2は、図1に示すブロックデコーダ12の回路構成を示している。
【0025】
端子20には電源電圧VDDが供給されている。この端子20と接地間にはPチャネルMOSトランジスタ21、NチャネルMOSトランジスタ22〜28が直列接続されている。前記トランジスタ21及び27のゲートには、ロウデコーダRDCを活性化するための信号RDEC1が供給されている。また、トランジスタ22〜26のゲートには、前記アドレスレジスタ15から供給されるアドレス信号又はプリデコードされたアドレス信号AROWA〜AROWEが供給される。これらトランジスタ22〜26は、デコード回路29を構成している。前記トランジスタ28のゲートには非選択保持解除信号ROMBAENが供給されている。
【0026】
前記端子20と接続ノードNDの相互間には、PチャネルMOSトランジスタ30が接続されている。さらに、前記接続ノードNDにはインバータ回路31の入力端が接続されている。このインバータ回路31の出力端は前記トランジスタ30のゲートに接続されるとともに、レベルシフタ32の入力端に接続されている。このレベルシフタ32は、インバータ回路31の出力信号RDECADに応じて端子VRDECから供給される電源電圧より高い電圧を出力する。このレベルシフタ32の出力端は、転送ゲート33を構成する複数のトランジスタ33a、33b、330〜3315のゲートに接続されている。
【0027】
前記トランジスタ33a,33bの電流通路の一端には、選択電圧SGD、SGSがそれぞれ供給され、前記トランジスタ330〜3315の電流通路の一端には、制御電圧CG0〜CG15が供給されている。これら選択電圧SGD、SGS、及び制御電圧CG0〜CG15は、図示せぬ昇圧回路によりメモリセルの動作モードに応じて所定の電位に設定される。
【0028】
前記トランジスタ33a,33bの電流通路の他端は、選択線SG1、SG2に接続されている。これら選択線SG1、SG2は、NANDセル34を構成する選択トランジスタ34a、34bのゲートに接続されている。選択トランジスタ34aはNANDセル34をビット線BLに接続し、選択トランジスタ34bはNANDセル34をソース線SLに接続する。
【0029】
また、前記トランジスタ330〜3315の電流通路の他端は、ワード線WL0〜WL15に接続されている。これらワード線WL0〜WL15は前記NANDセル34を構成するメモリセル340〜3415の制御ゲートに接続されている。
【0030】
一方、前記トランジスタ28には、ブロックデコーダ12の選択、非選択保持状態を設定するためのNチャネルMOSトランジスタ35が並列接続されている。このトランジスタ35のゲートには、ラッチ回路36が接続されている。
【0031】
このラッチ回路36の接続ノードNFには、ラッチ回路36をセット状態とするためのセット回路SETが接続されている。すなわち、接続ノードNFと接地間にはNチャネルMOSトランジスタ37、38が直列接続されている。前記トランジスタ37のゲートは前記インバータ回路31の出力端に接続され、前記トランジスタ38のゲートにはセット信号FRSETが供給されている。
【0032】
また、前記ラッチ回路36の接続ノードbNFと接地間には、NチャネルMOSトランジスタ39が接続されている。このトランジスタ39のゲートにはリセット信号FRRSETが供給されている。トランジスタ39はこのリセット信号FRRSETに応じてリセットされる。
【0033】
さらに、前記接続ノードbNFと前記インバータ回路31の相互間には、非選択保持ブロックを検出するための非選択保持ブロック検出回路BDが接続されている。この非選択保持ブロック検出回路BDは、NチャネルMOSトランジスタ40、41、42と検出回路43により構成されている。すなわち、接続ノードBDNDと接地間には、前記トランジスタ40、41、42が直列接続されている。前記トランジスタ40のゲートには前記インバータ回路31の出力信号RDECADが供給され、トランジスタ41のゲートには制御信号BLKSENSが供給されている。さらに、トランジスタ42のゲートは前記ラッチ回路36の接続ノードbNFが接続されている。また、前記接続ノードBDNDは、図示せぬ他のブロックデコーダに接続されるともに、ロウデコーダの外部に配置された検出回路43に接続されている。
【0034】
上記構成において、ブロックデコーダ12の動作について説明する。
【0035】
(ブロックが選択可能状態の場合)
まず、図3を参照して、このブロックデコーダ12に対応するブロックが選択可能状態にある場合について説明する。この場合、ラッチ回路36の接続ノードNFはハイレベルであり、トランジスタ35はオンしている。したがって、このブロックデコーダ12は、従来のフューズが切断されていない選択状態と同様の状態に設定される。
【0036】
通常の読み出し動作や、書き込み動作において、デコード回路29を構成するトランジスタ22〜26には、アドレスレジスタ15から出力されるアドレス信号、又はプリデコードされたアドレス信号AROWA〜AROWEが供給される。トランジスタ21と27のゲートに供給される信号RDEC1は、アドレス信号AROWが確定した後にデコード動作をイネーブルにする信号である。この信号RDEC1がローレベル時、ノードNDはトランジスタ21を介してハイレベルにプリチャージされている。
【0037】
上記のように、このブロックデコーダ12は選択可能な状態であるため、トランジスタ35はオンしている。このため、信号RDEC1がハイレベルになり、トランジスタ21がオフとされた状態において、アドレス信号AROWA〜AROWEが全てハイレベルであれば、デコード回路29を構成するトランジスタ22〜26が全てオンして、接続ノードNDがローレベルになる。すると、インバータ回路31の出力信号RDECADがハイレベルになる。この信号RDECADに応じてレベルシフタ32より、転送ゲート33に所定の電圧が供給される。このため、転送ゲート33を介してNANDセル34の選択トランジスタ34a、34bのゲート、及びメモリセル340〜3415の制御ゲートに所定の電圧が供給される。すなわち、ラッチ回路36の接続ノードNFがハイレベルのとき、入力されたアドレス信号がブロックアドレスと一致すると、信号RDECADがハイレベルとなり、対応するブロックが選択状態となる。
【0038】
(ブロックが非選択保持状態の場合)
次に、図4を参照して、このブロックが非選択保持状態の場合について説明する。
【0039】
この時、ラッチ回路36の接続ノードNFはローレベルである。このため、トランジスタ35はフューズが切断されたと同様のオフ状態である。この状態において、デコード回路29に、このブロックと一致するアドレス信号AROWA〜AROWEが印加された場合、トランジスタ22〜26が全てオンする。しかし、トランジスタ35がオフ状態であるため、接続ノードNDはハイレベルのままである。このため、インバータ回路31の出力信号RDECADはローレベルであり、レベルシフタ32、転送ゲート33を介してNANDセルが選択されることがない。すなわち、ラッチ回路36の接続ノードNFがローレベルにセットされていると、ブロックを選択することができない。
【0040】
(ラッチ回路の接続ノードNFにデータをセットする)
次に、図5を参照して、ラッチ回路36の接続ノードNFにデータをセットする場合について説明する。
【0041】
ラッチ回路36のデータを初期化する際、まず、ラッチ回路36がリセットされる。このため、信号FRRSTをハイレベルとして、トランジスタ39をオンさせ、ラッチ回路36の接続ノードNFをハイレベルにする。ロウデコーダ12内に設けられた全てのブロックデコーダの接続ノードNFがハイレベルになると、全ブロックがアドレス信号AROWA〜AROWEによって選択可能な状態とされる。
【0042】
不良ブロックや書き込み、消去時にアクセス禁止とされたブロックを非選択保持状態にする場合、データ記憶部18から非選択保持ブロックのアドレス信号が読み出され、アドレスレジスタ15に供給される。このアドレス信号はアドレスレジスタ15から各ブロックデコーダに供給される。このため、このアドレス信号に対応する非選択保持ブロックに含まれるデコード回路29のトランジスタ22〜26が全てオンとなる。この後、信号RDEC1がハイレベルとされると、トランジスタ21がオフ、トランジスタ27がオンとされる。トランジスタ35はラッチ回路36の接続ノードNFがハイレベルであるため、オンとされる。したがって、非選択保持ブロックに対応するブロックデコーダの接続ノードNDはローレベルとなり、インバータ回路31の出力信号RDECADはハイレベルとなる。このため、トランジスタ37がオンする。この後、信号FRSETをハイレベルにすると、非選択保持ブロックに対応するブロックデコーダのラッチ回路36のみ接続ノードNFがローレベルとなり、トランジスタ35がオフとされる。
【0043】
このようにして、非選択保持ブロックのラッチ回路36の接続ノードNFにデータを設定することができる。その後、通常動作において、この非選択保持ブロックのアドレス信号がデコード回路29に供給された場合においても、トランジスタ35がオフしている。このため、このブロックは選択されない。
【0044】
また、非選択保持ブロックのデータ設定の制御方法において、信号FRSETと信号ROMBAENをハイレベルにしたまま、信号RDEC1に応じてデコーダ29にアドレスを取り込んでもよい。
【0045】
通常のアドレス入力時に非選択保持状態とするブロックが複数ある場合、前述した非選択保持ブロックのアドレスからラッチ回路36へのデータセット動作を繰り返すことにより、対応するブロックデコーダのラッチ回路36へ連続的にデータをセットすることができる。
【0046】
上記ラッチ回路36へのデータのセットは、不揮発性半導体記憶装置に電源が投入される毎に実行される。
【0047】
尚、前記ラッチ回路36が保持するデータは、テスト時の動作で全ブロック消去や全ブロック書き込みをする場合、外部から入力してもよい。しかし、製品を出荷する場合において、不良ブロックは常に不良ブロックでなければならない。このため、出荷される製品のデータ記憶部18には不良ブロックのアドレスが記憶されている。
【0048】
(非選択保持ブロックの検出動作)
前記データ記憶部18には、非選択保持状態とするブロックのアドレスを記憶する必要がある。このデータ記憶部18にブロックアドレスを書き込むタイミングは、種々考えられる。例えば消去、書き込み、読み出し等のテスト工程で選択中のブロックが正常か否かを判定した直後に実施しても良いし、全てのブロックが正常か否かを判定した後に、まとめて書き込みを行ってもよい。ブロックアドレスをまとめて書き込む方法は、後述するように、不良ブロックの検出動作が必要となる。しかし、データ記憶部18へのアドレスの書き込み時間を短縮することができるため効率がよい。
【0049】
上記ブロックアドレスをまとめて書き込む方法は、テスト中に選択ブロックが不良ブロックと判定された場合に、前述した非選択保持ブロックに対するデータ設定を行い、不良ブロックのデコーダのラッチ36に非選択保持データを設定しておく。全ブロックに対して、テストを終えると、不良ブロックのデコーダは非選択保持状態に設定されている。この時点において、データ記憶部18には、不良ブロックのアドレスデータが記憶されていない。このため、メモリセルアレイ内のどこに不良ブロックがあるか検出する必要がある。
【0050】
図6は、上記非選択保持状態のブロックの検出方法を示している。
【0051】
この場合、非選択保持ブロックに対応するブロックデコーダを一時的に選択可能とする必要がある。このため、非選択保持解除信号ROMBAENをハイレベルにする。すると、トランジスタ28がオン状態となり、トランジスタ35がオフに設定されている場合においても、ブロックデコーダが選択可能とされる。
【0052】
非選択保持ブロックが、メモリセルアレイ内のどこにあるか分からないため、ブロックアドレスの先頭番地からアドレスをスキャンしながら、非選択保持ブロック検出回路BDにおける接続ノードBDNDの電位を検出回路43によりモニタする。
【0053】
接続ノードBDNDは、アドレス信号を切り替える毎にハイレベルにプリチャージされる。ラッチ回路36が非選択保持状態に設定されている場合、ラッチ回路36の接続ノードbNFはハイレベルである。このため、トランジスタ42はオンとされている。また、制御信号BLKSENSは、ブロック検出時のイネーブル信号であり、アドレス信号を切り替える毎にハイレベルとされる。このため、トランジスタ41がオンとされる。この状態において、アドレス信号がブロックデコーダのアドレスと一致すると、非選択保持状態であるにも拘わらずインバータ回路31の出力信号RDECADがハイレベルとなる。このため、トランジスタ40がオンとなる。このように、アドレス信号が非選択保持ブロックのアドレスと一致すると、トランジスタ40、41、42が全てオンする。したがって、接続ノードBDNDがローレベルとなる。
【0054】
図6は、ブロックアドレス0のブロックが、非選択保持ブロックとして検出されている。ブロックアドレス1のブロックの非選択保持ブロックである場合、信号BDNDの波形は、図6に破線で示すようになる。図6において、添え字“_0”はブロック0に関する信号を示し、添え字“_1”はブロック1に関する信号を示している。
【0055】
アドレス信号がブロックのアドレスと一致しても、ラッチ回路36に選択可能状態のデータがラッチされている場合、接続ノードbNFはローレベルである。このため、トランジスタ42がオンしないため、接続ノードBDNDはハイレベルのままである。
【0056】
このようにして、ブロックアドレス信号を切り替えながら検出回路43により、接続ノードBDNDの電位をモニタすることにより、非選択保持ブロックの位置を検出することができる。
【0057】
上記第1の実施形態によれば、ブロックアドレス信号が供給されるデコード回路29と直列にトランジスタ35を設け、このトランジスタ35をラッチ回路36にラッチされたデータに応じてオフとすることにより、このブロックデコーダ12に対応するブロックを非選択保持状態に設定している。このため、ラッチ回路36にラッチされるデータを書き換えることにより、選択可能なブロックを非選択保持状態に設定することができる。したがって、例えばパッケージ後のバーンイン試験により不良ブロックが検出された場合においても、この不良ブロックを容易に非選択保持状態に設定することができる。
【0058】
また、従来のように、フューズを使用していないため、レーザによりフューズを切断する工程を必要としない。したがって、従来に比べて製造効率を向上することが可能である。
【0059】
さらに、非選択保持ブロック検出回路BDを用いることにより、非選択保持状態のブロックがメモリセルアレイ内のどこに設定されているかを容易に検出できる。このため、非選択保持ブロックのアドレスをテスタや使用者が失った場合においても、容易に検出することができる。
【0060】
また、データ記憶部18、又はラッチ回路36の非選択保持ブロックデータを、このメモリを使用するシステム側から追加することにより、非選択保持ブロックを設定することができる。したがって、このチップを使用するシステムから、メモリセルアレイの任意のブロックをライトプロテクト領域にすることができる。この場合も前述したように、特定のブロックアドレスに対して読み出し動作のみ実行することが可能である。
【0061】
尚、不良ブロックを置き換え可能なリダンダンシブロックがある場合、置き換え先のリダンダンシブロックがアクセスの対象となり、不良ブロックがアクセスされることはない。しかし、不良ブロックの数が多く、リダンダンシブロックヘの置き換えが不可能な場合、不良ブロックが非選択保持状態のままアクセスされる。例えば読み出しの場合、不良ブロックのアドレスが入力されても前述したようにブロックデコーダは活性化されないため、ブロックが非選択の状態で読み出し動作が行われる。この場合、不良ブロックからの読み出しデータはオール“0”となる。このように、リダンダンシの置き換えをしない不良ブロックが存在する場合、このメモリを使用するシステムは、不良ブロックを検出する必要がある。
【0062】
この場合、全ブロックの消去を行った後、読み出し動作を行うと、正常なブロックの読み出しデータは、消去状態を示すオール“1”となり、不良ブロックの読み出しデータは、オール“0”となる。このため、不良ブロックの判別が可能となる。
【0063】
また、前述したデータ記憶部18に、セキュリティ情報等のデータが記憶されるブロックのアドレスや、チップの識別符号や特定の動作を設定する情報が記憶されるブロックのアドレスが記憶される場合、これらブロックは消去や書き込み動作に対して非選択状態となり、読み出し動作に対しては選択可能な状態にする必要がある。本発明の場合、トランジスタ35に並列接続されたトランジスタ28を非選択解除信号ROMBAENにより活性化することにより、非選択保持状態のブロックに対する読み出し動作が可能である。したがって、これらのブロックから読み出したデータにより所要の動作を行うことが可能である。
【0064】
(第2の実施形態)
図7は、本発明の第2の実施形態を示している。図7において、図1と同一部分には、同一符号を付し異なる部分についてのみ説明する。
【0065】
第1の実施形態において、非選択保持ブロックのアドレスは、メモリセルアレイMCAとは別の不揮発性メモリにより構成されたデータ記憶部18に記憶した。これに対して、第2の実施形態では、図7に示すように、メモリセルアレイMCAの例えば1つのブロックをデータ記憶部50とし、このデータ記憶部50に非選択保持ブロックのアドレスを記憶している。
【0066】
この場合、電源投入後、先ず、パワーオンリセット信号を検出した後、予め設定されたアドレスに従ってデータ記憶部50がアクセスされる。このデータ記憶部50から読み出された非選択保持ブロックのアドレスは、ページバッファ及びセンスアンプ17に供給される。この非選択保持ブロックのアドレス信号は、制御回路13の制御に従いカラムデコーダ16を介してアドレスレジスタ15に供給される。この後、前述した動作により非選択保持ブロックに対応したブロックデコーダのラッチ回路36に、非選択保持のデータが設定される。
【0067】
(第3の実施形態)
図8は、本発明の第3の実施形態を示しており、図2と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【0068】
第3の実施形態は、大多数の正常なブロックにおいて、複数のブロックを同時に選択状態として消去動作、あるいは書き込み動作を可能としている。
【0069】
図8において、前記インバータ回路31の出力端には、複数ブロック同時選択回路MBSが接続されている。この複数ブロック同時選択回路MBSはNチャネルMOSトランジスタ60、62、63、64、及びラッチ回路61により構成されている。前記トランジスタ60のゲートは前記インバータ回路31の出力端に接続されている。このトランジスタ60の電流通路の一端は前記ラッチ回路61の入力ノードBinに接続され、電流通路の他端は前記トランジスタ62を介して接地されている。このトランジスタ62のゲートには信号BLKADが供給されている。
【0070】
前記ラッチ回路61の出力ノードBoutは前記トランジスタ63を介して接地されている。このトランジスタ63のゲートには信号BLKRSTが供給されている。さらに、前記出力ノードBoutは前記トランジスタ64のゲートに接続されるとともに、ナンド回路65の一方入力端に接続されている。このナンド回路65の他方入力端は前記インバータ回路31の出力端に接続されている。このナンド回路65の出力端は、インバータ回路66を介して前記レベルシフタ32に接続される。さらに、前記トランジスタ41とトランジスタ42の接続ノードはトランジスタ64を介して接地されている。このトランジスタ64のゲートは前記ラッチ回路64の出力ノードBoutに接続されている。
【0071】
図9を参照して図8の動作について説明する。なお、図9は、例えばブロック0とブロック1を同時に選択する場合について示しており、ブロック0に関する信号には添え字“_0”を付し、ブロック1に関する信号には添え字“_1”を付しているが、ブロック0とブロック1で共通の動作については、これらを区別せずに説明する。
【0072】
初期状態において、ブロックをリセットするための信号BLKRSTはハイレベルとされている。このため、トランジスタ63はオンとされ、ラッチ回路61の入力ノードBinはハイレベル、出力ノードBoutはローレベルに設定される。また、インバータ回路31の出力信号RDECADはローレベルに設定されている。このため、ナンド回路22の出力信号はハイレベル、インバータ回路66の出力信号NNはローレベルとなり、このブロックデコーダに対応するブロックは非選択保持状態とされている。
【0073】
複数のブロックを選択する場合、イネーブル信号BLKADがハイレベルとされる。このため、トランジスタ62がオンとされる。この状態において、前述したようにアドレスレジスタ15からデコード回路29にアドレス信号AROWA〜AROWEが供給される。正常なブロックで、アドレス信号AROWA〜AROWEがブロックアドレスと一致すると、接続ノードNDがローレベルとなりインバータ回路31の出力信号RDECAD(_0)がハイレベルになる。このため、トランジスタ60がオンし、ラッチ回路61の入力ノードBinはローレベルになり、出力ノードBoutはハイレベルにセットされる。アドレス信号AROWA〜AROWEを切り替えて上記デコード動作を繰り返すと、複数の正常なブロックにおいて、ラッチ回路61の出力ノードBout(_0、_1)がハイレベルになる。
【0074】
消去動作や書き込み動作を開始するとき、信号BLKADがローレベルとされ、アドレスレジスタ15の出力は全選択状態とされる。アドレスレジスタ15の全選択状態に伴い、ラッチ回路36により設定された非選択保持ブロックを除く全てのブロックデコーダにおいて信号RDECAD(_0、_1)がハイレベルになる。ラッチ回路61の出力信号はナンド回路65で受けているため、ラッチ回路61の出力ノードBout(_0、_1)がハイレベルに設定されたブロックデコーダのみ、インバータ回路66の出力信号NN(_0、_1)がハイレベルになる。したがって、レベルシフタ32を介して転送ゲート33が活性化され、この転送ゲート33に接続されたブロックが選択される。このようにして、ラッチ回路61の出力ノードBoutがハイレベルに設定された複数のブロックデコーダが同時に選択され、消去動作や書き込み動作が行われる。
【0075】
この実施形態において、選択された複数のブロックを後から検出する場合、前述した非選択保持ブロックの検出動作と同様の動作を行えばよい。すなわち、選択されているブロックは、インバータ回路31の出力信号RDECADがハイレベルであり、ラッチ回路61の出力ノードBoutがハイレベルである。このため、信号BLKSENSをハイレベルとすると、トランジスタ40、41、64が全てオンとなり、接続ノードBDNDの電位がローレベルとなる。この接続ノードBDNDの電位の変化を検出回路43によって検出することにより、選択されたブロックを知ることができる。したがって、複数個選択されたブロックに対する消去や書き込みが終了した後、これらブロックを検出して順次ベリファイすることができる。
【0076】
なお、第3の実施形態においても、ラッチ回路36にラッチされたデータを用いて、第1の実施形態と同様にして非選択保持状態のブロックを検出できる。
【0077】
また、上記第1乃至第3の実施形態において、非選択保持ブロックを設定するデータはラッチ回路36にラッチした。しかし、これに限定されるものではなく、非選択保持ブロックを設定するデータを、第2の実施形態のように、メモリセルアレイの所要のブロックに記憶するように構成することも可能である。
【0078】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【0079】
【発明の効果】
以上、詳述したように本発明によれば、製造効率の低下を招来することがなく、しかも、パッケージ後に検出された不良ブロックを確実に非選択状態に保持することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す概略構成図。
【図2】図1のブロックデコーダの一例を示す回路図。
【図3】図2の動作を示すタイミング図。
【図4】図2の動作を示すタイミング図。
【図5】図2の動作を示すタイミング図。
【図6】図2の動作を示すタイミング図。
【図7】本発明の第2の実施形態を示す概略構成図。
【図8】本発明の第3の実施形態を示すものであり、ブロックデコーダの一例を示す回路図。
【図9】図8の動作を示すタイミング図。
【図10】従来のブロックデコーダの一例を示す回路図。
【符号の説明】
MCA…メモリセルアレイ、
RDC…ロウデコーダ、
10…ブロック、
11…リダンダンシブロック、
12…ブロックデコーダ、
13…制御回路、
15…アドレスレジスタ、
18、50…データ記憶部、
29…デコード回路、
35…トランジスタ、
36…ラッチ回路、
SET…セット回路、
BD…非選択保持ブロック検出回路、
MBS…複数ブロック同時選択回路、
61…ラッチ回路。
Claims (5)
- 複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、
前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、
前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第1のスイッチ素子と、
前記複数のブロックのうち、非選択保持状態とするブロックのアドレスを記憶する記憶部と、
前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第1のスイッチ素子をオフ状態に設定する設定回路と、
前記第1のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第2のスイッチ素子と、
前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第1のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、
前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、
前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第1のスイッチ素子と、
前記メモリセルアレイに設けられ、非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、
前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第1のスイッチ素子をオフ状態に設定する設定回路と、
前記第1のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第2のスイッチ素子と、
前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第1のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、
前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、
前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第1のスイッチ素子と、
非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、
前記各ブロックデコーダに設けられ、前記第1のスイッチ素子をオン又はオフ状態に設定する設定回路と、
前記各ブロックデコーダの前記デコード回路に接続され、前記第1のスイッチ素子が前記設定回路によりオン状態に設定された状態において、前記デコード回路の出力信号に応じて、対応するブロックを選択状態に保持する保持回路と、
前記第1のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第2のスイッチ素子と、
前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第1のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記各ブロックデコーダに設けられた前記非選択ブロック検出回路に接続され、前記非選択ブロック検出回路の接続ノードの電位をモニタする検出回路をさらに具備することを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。
- 前記記憶部は、電源投入直後に前記ブロックデコーダに非選択保持ブロックのアドレス信号を供給することを特徴とする請求項1乃至3記載の不揮発性半導体記憶装置。
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