KR100377492B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리셀 어레이를 구비한 불휘발성 반도체 기억장치에서, 메모리 셀 어레이에는, 메모리 동작 조건을 결정하는 초기 설정 데이터가 기입되는 초기 설정 데이터 영역이 설정된다. 불휘발성 반도체 기억 장치는 또한 초기 설정 데이터 래치 회로를 구비한다. 초기 설정 동작으로서 상기 메모리 셀 어레이의 초기 설정 데이터가 판독되어 초기 설정 데이터 래치 회로에 전송 유지된다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치에 관한 것이다.
대규모화한 반도체 메모리에서는 불량 구제를 위한 용장 회로를 설치하고 있다. 전기적으로 재기록 가능한 불휘발성 반도체 메모리(EEPROM)에 있어서도 동일하다. 통상의 용장 회로 방식에서는 메모리셀 어레이에 용장 로우셀 어레이, 용장 칼럼셀 어레이가 설치되고, 또한 불량 어드레스를 기억하기 위해서 퓨즈 회로가 설치된다. 퓨즈 회로는 대표적으로는 레이저 용단형의 퓨즈로 구성된다.
웨이퍼 테스트에 있어서 불량셀이 발견되면, 그의 불량 어드레스를 퓨즈 회로에 프로그래밍한다. 퓨즈 회로가 프로그래밍되면, 그 후에 불량 어드레스가 입력된 때에는 퓨즈 회로가 기억하는 불량 어드레스와의 일치 검출에 의해서 디코드 회로를 제어하여, 불량셀 대신에 용장셀을 선택하도록 하는 치환 제어가 행해진다.
퓨즈 회로는 상술한 불량 구제를 위한 어드레스 데이터 외에 메모리의 동작 조건을 결정하기 위해서 각종의 초기 설정 데이터를 기록 용도에도 사용된다. 이러한 초기 설정 데이터로서는 예를 들면 칩간, 웨이퍼간의 프로세스 변동에 따른 칩내부 발생 전압의 조정 데이터, 기록 전압의 설정 데이터, 기록이나 소거의 제어 루프 회수의 제어 파라미터 등이 있다.
그러나, 퓨즈 회로는 일단 프로그래밍하면 다시 할 수가 없다. 또한 웨이퍼 테스트의 단계에서의 테스터 장치에 의한 불량 개소 추출과, 레이저에 의한 용단은 별도의 공정으로 되어 이들을 일련의 공정으로 실시할 수 없다. 따라서, 퓨즈 소자를 대신하는 초기 설정 데이터 기억 장치로서, EEPROM의 메모리셀과 동일한 전기적으로 재기록 가능한 불휘발성 메모리셀을 이용하는 방식도 제안되고 있다. 불휘발성 메모리셀을 이용하면, 퓨즈 용단에 비하여 데이터의 기록은 용이하며, 또한 이 데이터의 재기록도 가능하다.
그러나, 종래 제안되어 있는 것은 초기 설정 데이터를 기억하기 위한 불휘발성 메모리셀의 셀 어레이를 메모리셀 어레이 본체와 별도의 영역에 배치하는 방식이다. 이 방식에서는 초기 설정 데이터 기억을 위한 메모리셀 어레이에 대하여 판독, 기입, 소거를 위해 메모리셀 어레이 본체와는 별도의 회로를 필요로 한다. 따라서, 회로 구성이 복잡하게 되고, 칩 면적이 증대할 뿐만 아니라 기입후의 검증이나 수정까지 고려하면 제어 동작도 용이하지 않다.
본 발명은 상기 사항을 고려하여 이루어진 것이며, 간단한 회로 구성으로 검증이나 수정이 용이한 초기 설정 데이터 기억을 가능하게 한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은 전기적으로 재기록 가능한 불휘발성 메모리셀이 배열되고, 메모리 동작 조건을 결정하는 초기 설정 데이터가 기입되는 초기 설정 데이터 영역이 설정된 메모리셀 어레이, 어드레스 신호에 의해서 상기 메모리셀 어레이의 메모리셀 선택을 행하는 디코드 회로, 상기 메모리셀 어레이의 데이터를 검지 증폭하는 센스 엠프 회로, 상기 메모리셀 어레이의 초기 설정 데이터가 판독되어 전송 유지되는 초기 설정 데이터 래치 회로, 상기 메모리셀 어레이의 데이터 기입 및 소거의 동작을 제어함과 함께 상기 메모리셀 어레이의 초기 설정 데이터를 판독하여 상기 초기 설정 데이터 래치 회로로 전송하여 유지시키는 초기 설정 동작을 제어하는 제어 회로를 포함하는 불휘발성 반도체 기억 장치이다.
본 발명에서는 초기 설정 데이터가 메모리셀 어레이에 설정된 초기 설정 데이터 영역에 기입된다. 이 초기 설정 데이터는 통상의 데이터 판독과 동일한 디코드 회로와 센스 엠프 회로에 의해서 판독할 수 있다. 그리고 기입, 소거의 동작 제어를 행하는 제어 회로는 예를 들면 전원 투입을 검지하여 메모리셀 어레이의 초기 설정 데이터 영역에 기입된 초기 설정 데이터를 판독하여 이것을 초기 설정 데이터 래치 회로에 전송하여 유지시킨 초기 설정 동작을 자동적으로 제어하도록 미리 프로그램된다.
따라서, 본 발명에 의하면, 초기 설정 데이터의 기억을 위한 회로를 메모리셀 어레이 본체와는 별도의 영역에 설치할 필요가 없으며, 디코드 회로나 센스 엠프도 메모리셀 어레이 본체와 공유할 수 있으므로, 회로 구성이 간단하고 칩 면적도 작게할 수 있다. 또한 초기 설정 데이터의 검증이나 수정도 용이하다.
도 1은 본 발명의 실시 형태 1에 의한 EEPROM의 구성을 나타내는 도면.
도 2는 본 발명의 실시 형태 1의 메모리셀 어레이의 구성을 나타내는 도면.
도 3은 본 발명에 따른 초기 설정 데이터 판독의 제어 흐름의 예를 나타내는 도면.
도 4는 본 발명의 실시 형태 1의 경우의 스텝 S4의 제어 흐름을 나타내는 도면.
도 5는 본 발명의 실시 형태 1의 초기 설정 데이터 래치 회로의 구성을 나타내는 도면.
도 6은 본 발명의 다른 실시 형태 2에 의한 EEPROM의 구성을 나타내는 도면.
도 7은 본 발명의 실시 형태 2의 경우의 스텝 S4의 제어 흐름을 나타내는 도면.
도 8은 본 발명의 실시 형태 3에 따른 EEPROM의 구성을 나타내는 도면.
도 9는 검증 체크를 위한 퓨즈 회로를 나타내는 도면.
도 10은 도 9의 동작 타이밍도.
도 11은 도 8의 퓨즈 데이터 래치 회로의 구성을 나타내는 도면.
도 12는 도 8의 로우 디코더, 퓨즈 데이터 래치의 각각에 포함되는 블럭 디코더, 래치 회로 및 주변 회로의 일례를 나타내는 회로도.
도 13은 도 12의 동작을 나타내는 타이밍도.
도 14는 도 12의 동작을 나타내는 타이밍도.
도 15는 도 12의 동작을 나타내는 타이밍도.
도 16은 도 12의 동작을 나타내는 타이밍도.
도 17은 도 12의 회로의 변형예를 나타내는 회로도.
도 18은 도 17의 동작을 나타내는 타이밍도.
도 19는 본 발명의 실시 형태 3의 경우의 스텝 S4의 제어 흐름을 나타내는 도면.
도 20은 본 발명의 실시 형태 4에 따른 불량 어드레스 기억법을 설명하기 위한 도면.
도 21은 본 발명의 실시 형태 4에 따른 불량 어드레스 데이터의 확인을 위한 회로 구성을 나타내는 도면.
도 22는 본 발명의 실시 형태 5에 따른 불량 어드레스 기억법을 설명하기 위한 도면.
도 23은 본 발명의 실시 형태 6에 따른 불량 어드레스 기억법을 설명하기 위한 도면.
도 24는 본 발명의 실시 형태 7에 따른 불량 어드레스 기억법을 설명하기 위한 임계값 분포를 나타내는 도면.
도 25는 본 발명의 실시 형태 8에 따른 불량 어드레스 기억법을 설명하기 위한 임계값 분포를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리셀 어레이
2a : 용장 로우셀 어레이
2b : 용장 칼럼셀 어레이
3 : 초기 설정 데이터 영역
4 : 로우 디코더
5 : 센스 엠프 회로
6 : 데이터 레지스터
7 : 칼럼 디코더
8 : 고전압 발생 회로
9 : I/O 버퍼
10 : 코맨드 레지스터
12 : 어드레스 레지스터
13, 15 : 초기 설정 데이터 래치 회로
18 : 칩 정보 데이터 래치 회로
41 : 어드레스 변환 회로
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
도 1은 본 발명의 실시 형태에 따른 EEPROM의 구성을 나타내고 있다. 메모리셀 어레이(1)는 전기적으로 재기록 가능한 불휘발성 메모리셀을 매트릭스 배열하여 구성된다. 불휘발성 메모리셀은 부유 게이트와 제어 게이트가 적층된 스택 게이트형 MOS 트랜지스터 구조를 갖는 것이다. 메모리셀 어레이(1)에는 불량셀을 치환하기 위한 용장 로우 셀 어레이(2a)와 용장 칼럼 셀 어레이(2b)가 설치되어 있다. 또한 메모리셀 어레이(1)의 초기 설정 데이터 영역(3)은 메모리의 동작 조건을 결정하기 위한 초기 설정 데이터를 기입하는 영역으로서 미리 정해져 있다.
도 2는 메모리셀 어레이(1)의 구체적인 구성예를 나타낸다. 이 예에서는 16개의 메모리셀이 직렬 접속된 NAND 셀 유닛을 구성하고 있다. 워드선 WL이 공통으로 배설된 복수의 NAND 셀 유닛은 데이터 소거의 최소 단위가 되는 셀 블럭을 구성하고 있으며, 복수의 셀 블럭 B0, B1, ∼, Bn이 비트선 BL을 공통으로 하여 배치된다. 이와 같은 메모리셀 어레이(1)중 예를 들면, 도면에 파선으로 도시된 셀 블럭 Bn이 초기 설정 데이터를 기억하기 위한 초기 설정 데이터 영역(3)으로서 정해진다.
초기 설정 데이터 영역(3)은 비트선 BL 및 워드선 WL의 선택 구동에 의해 데이터의 기입, 소거 및 판독이 가능하기는 하지만, 후술하는 바와 같이, EEPROM의 통상의 동작에 있어서는 외부로부터는 액세스되지 않는다. 따라서, 데이터의 일괄 소거 혹은 블럭 단위의 소거시에도 초기 설정 데이터 영역(3)은 소거 조건이 설정되지 않는다.
초기 설정 데이터 영역(3)의 최소 단위는 NAND 형 EEPROM에서는 소거 최소 단위인 NAND 셀 블럭이다. 이것은 본체 셀과 동일한 구성이므로, 레이 아웃이나 회로 동작에 대해서는 통상 NAND 셀 블럭과 동일하여, 설계가 용이하다. 이것에 대하여, 초기 설정 데이터 영역에 기억되는 데이터의 사이즈가 작은 경우 등은 통상의 NAND 셀 블럭에 비하여 워드선이 작은 셀 블럭 구성으로도 할 수 있다. 이 경우는 본체 셀 블럭과 동일한 사이즈로 하는 것 보다도 점유 면적을 작게할 수 있다.
메모리셀 어레이(1)의 비트선 BL은 센스 엠프 회로(5)를 통해서 데이터 레지스터(6)에 접속된다. 메모리셀 어레이(1)의 비트선 BL 및 워드선 WL을 선택하기 위해서 칼럼 디코더(7) 및 로우 디코더(4)가 설치되어 있다. 어드레스 AD, 데이터 DA 및 코맨드 CMD는 I/O 버퍼(9)에 입력되며, 어드레스는 어드레스 레지스터(12)에, 코맨드는 코맨드 레지스터(10)에 취입되고, 기입 데이터는 데이터 레지스터(6)에 취입된다.
어드레스 레지스터(12)로부터 발생되는 로우 어드레스, 칼럼 어드레스는 각각 로우 디코더(4), 칼럼 디코더(7)에 의해서 디코드되어 메모리 셀 선택이 이루어 진다. 데이터 기입, 소거에 사용되는 각종 고전압은 승압 회로로 구성된 고전압 발생 회로(8)에 의해서 발생된다. 코맨드 레지스터(10)에 취입된 코맨드는 예를 들면 제어 회로(11)에서 디코드되어 제어 회로(11)에 의해서 데이터 기입, 소거의 시퀀스 제어가 행해진다.
데이터 기입시에는 선택된 메모리셀에서의 기입 동작, 기입 상태를 확인하기 위한 검증 동작을 행하고, 기입 불충분한 메모리셀에는 다시 기입을 행하는 제어가 행해진다. 데이터 소거시에도 동일하게 선택된 블럭에서의 소거 동작, 소거 상태를 확인하기 위한 검증 동작을 행하고, 소거 불충분한 경우에는 다시 소거를 행하는 제어가 행해진다. 기입 모드 또는 소거 모드의 설정에 의해서, 상술한 일련의 기입 또는 소거의 제어를 행하는 것이 제어 회로(11)이다.
메모리셀 어레이(1)의 초기 설정 데이터 영역(3)에 기입되는 초기 설정 데이터는 구체적으로는 웨이퍼 테스트의 결과 밝혀진, 1) 불량 어드레스 데이터, 2) 데이터 기입 및 소거의 각종 제어 데이터(전압값 데이터, 기입, 소거의 제어 루프 수등), 3) 메모리 용량 이나 사양에 관한 코드, 메이커 코드 등의 칩 정보(ID 코드)이다. 이 초기 설정 데이터의 초기 설정 데이터 영역(3)으로의 기입은 칩을 패키지화한 후 제품 출하의 전에 예를 들면 특정의 코맨드 입력에 의해서 행하는 것으로 한다.
즉, 로우 디코더(4) 및 칼럼 디코더(7)는 초기 설정 데이터 영역(3)을 비롯하여 메모리셀 어레이(1)의 전체를 액세스 가능하게 구성되어는 있으나, 통상의 데이터 기입, 판독 동작에서는 초기 설정 데이터 영역(3)에는 어드레스가 할당되어 있지 않고, 외부 어드레스에 의해 초기 설정 데이터 영역(3)을 지정할 수는 없다. 특정의 코맨드를 입력했을 때에만 제어 회로(11)는 어드레스 레지스터를 제어하여 초기 설정 데이터 영역(3)을 액세스하는데 필요한 내부 어드레스를 발생시켜 이것에 의해서 초기 설정 데이터 영역(3)에 초기 설정 데이터를 기입할 수 있도록 되어 있다.
이와 같이, 초기 설정 데이터가 메모리셀 어레이(1)의 초기 설정 데이터 영역(3)에 기억된 EEPROM에서는 전원 투입시에 초기 설정 데이터 영역(3)에 기입된 초기 설정 데이터를 판독하여 동작 조건의 초기화가 행해진다. 도 1의 경우, 불량 어드레스를 기억하기 위한 초기 설정 데이터 래치 회로(13), 고전압 발생 회로(8)를 제어하는 제어 데이터를 기억하기 위한 초기 설정 데이터 래치 회로(15), 및 칩 정보를 기억하기 위한 칩 정보 데이터 래치 회로(18)를 도시하고 있다. 이 초기 설정 데이터 영역(3)의 데이터 판독과, 판독 데이터의 초기 설정 데이터 래치회로(13, 15) 및 칩 정보 데이터 래치 회로(18)로의 전송 제어는 제어 회로(11)에 의해서 자동적으로 이루어 진다.
즉, 전원을 투입하면, 파워온 리셋 회로(17)가 동작한다. 제어 회로(11)는 전원 투입을 검출하여 전원 안정화를 위한 일정한 대기 시간 후에 판독 모드로 설정되고, 이어서 초기 설정 데이터 영역(3)을 스캔하기 위한, 순차 증가되는 내부 어드레스를 어드레스 레지스터(12)로부터 발생시킨다. 이 초기 설정 데이터 영역(3)을 액세스하는 내부 어드레스는 상술한 바와 같이 통상의 동작에서는 할당되어 있지 않다. 그리고, 로우 디코더(4) 및 칼럼 디코더(7)에 의해 선택된 초기 설정 데이터 영역(3)의 데이터는 센스 엠프 회로(5)에 의해 판독되어 데이터 레지스터(6)로 전송되어 유지되고, 다시 데이터 버스 BUS를 통해서 초기 설정 데이터 래치 회로(13, 15) 및 칩 정보 데이터 래치 회로(18)로 전송되어 유지된다. 이상의 초기화 동작동안 제어 회로(11)는 Ready/Busy 버퍼(16)를 통하여 외부에 액세스 금지를 알리는 Ready/Busy 신호 R/B = L(Busy 상태)를 낸다.
도 3은 상술한 초기 설정 동작의 제어 흐름의 예를 나타내고 있다. 전원 투입을 검출하면, 파원온 리셋이 걸리고(S1), 일정 시간 대기후(S2), R/B를 Busy상태로 설정한다(S3). 그리고, 불량 어드레스 데이터를 판독하여 설정할 초기 설정 데이터 판독을 행하고(S4), 이어서 제어 전압값 데이터를 판독하여 설정할 초기 설정 데이터 판독을 행하고(S5), 이하 순차적으로 그 외의 초기 설정 데이터 판독의 동작을 행한다(S6). 모든 초기 설정 데이터 판독이 종료하면, R/B를 Ready상태(스텐바이 상태)로 설정한다(S7).
불량 어드레스의 초기 설정 데이터 판독(S4)은 이 예에서는 초기 설정 데이터 영역으로서 불량 어드레스 기억 영역으로서 미리 정해진 페이지의 페이지 판독을 행하고, 1페이지내에서 칼럼마다 데이터 판정을 행한다. 즉, 도 4에 도시한 바와 같이, 로우 어드레스를 초기 설정 데이터중의 불량 어드레스 설정 영역에 설정하고, 칼럼 어드레스는 리세트, 초기화하여(S11), 페이지 판독을 행하고, 판독한 데이터를 데이터 레지스터(6)에 전송하여 저장한다(S12). 데이터 레지스터(6)에 저장된 1페이지분의 데이터중, 최초의 1바이트의 데이터D0-D7을 추출하여(S13), 데이터 완료 판정을 행한다(S14).
초기 설정 데이터 영역에는 예를 들면, 1바이트마다 데이터가 유효한지의 여부를 판정하는 데이터와 초기 설정 데이터가 교대로 기억된다. 스텝 S14의 판정은 이 데이터가 유효한지를 판정하는 데이터에 의해서, 다음의 1바이트의 데이터가 유효한지의 여부를 판정하는 것이다. 판정 결과 유효하지 않은 것으로 판정된 경우는 다음의 초기 설정 데이터 판독의 스텝으로 이행한다. 유효한 데이터가 있다고 판정된 경우는 칼럼 어드레스를 증가시켜 다음의 1바이트분의 데이터D0-D7을 초기 설정 데이터 래치(13)에 저장한다(S15, S16).
그리고, 칼럼 어드레스를 증가시켜(S17), 이하 동일한 동작을 유효한 데이터가 없어질때까지 반복한다.
이하의 초기 설정 데이터 판독(S5)-(S6)의 동작도 동일하며, 각각의 데이터가 기입되어 있는 로우 어드레스를 자동 설정하여 1페이지분의 데이터 판독과, 그 중의 1페이지씩의 데이터 판정, 및 데이터 래치 회로에의 저장 동작을 행한다.
또한 상술한 초기화 동작은 전원 투입에 의해서 자동적으로 제어 회로(11)가 실행하는 방식외에, 예를 들면 특정한 코맨드를 입력하는 것에 의해서, 제어 회로(11)가 이것을 디코드하여 초기화 동작을 개시하도록 할 수 있다.
초기 설정 데이터 래치 회로(13)는 예를 들면 도 5에 도시된 바와 같이 용장 로우셀 어레이(2a) 및 용장 칼럼셀 어레이(2b)의 크기에 따라서 결정되는 불량 어드레스의 기억에 필요한 개수의 래치 회로LA1-LAm으로 구성된다. 각 래치 회로LA는 래치 본체(32)와, 데이터를 취입하기 위한 클럭 인버터(31), 및 유지되어 있는 데이터를 입력측의 데이터 버스 BUS로 취출하기 위한 클럭 인버터(33)를 갖는다. 이 데이터 래치 회로(13)는 전원 투입시나 테스트 모드 등에 발생되는 리세트 신호 RST에 의해 리세트되는 외에, 통상의 메모리 동작에서는 리세트되지 않는다.
제어 전압을 유지하는 초기 설정 데이터 래치 회로(15) 및 칩 정보 데이터 래치 회로(18)도 동일하게 구성된다.
초기화 동작이 종료되면, R/S = H(Ready 상태)로 되어, 통상의 판독, 기입 및 소거가 가능하게 된다. 이러한 통상 동작 모드에서는 어드레스가 입력되면, 어드레스 레지스터(12)에 취입된 어드레스와, 초기 설정 데이터 래치(13)에 유지되어 있는 불량 어드레스와의 일치가 일치 검출 회로(14)에 의해서 검출된다. 일치가 검출되면, 치환 제어 신호 a, b가 출력된다. 이 치환 제어 신호 a, b에 의해서 로우 디코더(4), 칼럼 디코더(7)가 제어되어 불량셀의 용장셀 어레이에 의한 치환이 행해진다.
또한, 기입, 소거, 판독의 각 모드에 따라서, 초기 설정 데이터 래치회로(15)에 유지된 제어 데이터에 의해서 고전압 발생 회로(18)가 제어되어 필요한 전압이 발생된다.
이 실시 형태에서, 바람직하게는 메모리셀 어레이(1)의 초기 설정 데이터 영역(3)에 기억되어 있는 초기 설정 데이터를 체크하고, 혹은 재기입할 수 있는 테스트 모드를 설정할 수 있도록 한다. 구체적으로 테스트 모드는 미리 정해진 코맨드의 입력에 의해서 설정할 수 있도록 해 둔다.
예를 들면, 특정 코맨드를 입력함으로써, 초기 설정 데이터의 체크 테스트를 행하는 테스트 모드가 설정된다. 제어 회로(11)는 이 코맨드를 디코드하면, 상술한 초기화 동작과 동일하게 순차 증가되는 내부 어드레스를 발생시켜, 초기 설정 데이터 영역(3)의 초기 설정 데이터를 센스 엠프 회로(5)로 판독한다. 그리고, 제어 회로(11)는 센스 엠프 회로(5)로부터 데이터 레지스터(6)에 취입되는 초기 설정 데이터를 I/O 버퍼(9)를 통해서 외부로 추출하도록 제어한다.
다른 코맨드를 입력하면, 초기 설정 데이터 영역(3)의 데이터 재기입을 행하는 테스트 모드가 설정된다. 이 경우 제어 회로(11)는 데이터 재기입을 행하는 데이터 영역(3)전체 또는 그 일부의 셀 블럭에 대하여 소거를 행한다. 이어서, 기입 모드로 설정됨과 함께, 앞선 초기화 동작과 동일하게 초기 설정 데이터 영역(3)을 순차 액세스하는 내부 어드레스를 발생한다. 외부에서 제공되는 초기 설정 데이터는 데이터 레지스터에 일시 유지되고, 제어 회로(11)로부터의 기입 제어 신호에 의해서 초기 설정 데이터 영역(3)에 기입된다.
다시 다른 코맨드가 입력되면, 초기 설정 데이터 래치 회로(13, 15), 또는칩 정보 데이터 래치 회로(18)에 유지된 데이터를 판독하여 체크하는 테스트 모드가 설정된다. 초기 설정 데이터 래치 회로(13, 15), 또는 칩 정보 데이터 래치 회로(18)에는 도 5에 도시된 바와 같이 그의 유지 데이터를 입력측의 데이터 버스 BUS로 추출하는 클럭 인버터(33)가 설치되어 있다. 따라서, 특정한 코맨드 입력에 의해서 제어 회로(11)가 이 초기 설정 데이터 래치(13, 15), 또는 칩 정보 데이터 래치 회로(18)로 판독 클럭 ψ2 =H를 출력하고, 유지된 데이터를 데이터 버스 BUS로 판독하고, I/O 버퍼(9)를 통해서 외부로 추출하도록 한다. 이로써, 초기 설정 데이터 래치 회로(13, 15) 또는 칩 정보 데이터 래치 회로(18)의 데이터를 체크할 수 있다.
또, 다른 코맨드로 데이터 영역(3)의 재기록을 행하지 않고, 그들의 데이터가 판독되어 유지되어 있는 초기 설정 데이터 래치 회로(13, 15)나 칩 정보 데이터 래치 회로(18)에 대하여, 칩 외부로부터 데이터 버스를 통하여 데이터를 기입할 수 있다. 이로써, 한번 전원을 투입한 후, 연속적으로 초기 설정 데이터를 변경하여 테스트할 수 있다.
이상과 같이, 이 실시 형태에 의하면, 메모리셀 어레이 본체내에 초기 설정 데이터 영역을 설정하고, 메모리셀 어레이 본체의 디코드 회로나 센스 엠프 회로를 그대로 사용하여 초기 설정 데이터의 판독을 행하고 있다. 따라서 불량 구제를 위한 불량 어드레스 기억과, 그 외의 초기 설정 데이터의 기억과, 그 제어를 위한 큰 칩 면적을 필요로 하지 않고, 복잡한 회로도 필요하지 않다. 또한 코맨드 입력에 의해서 초기 설정 데이터의 검증이나 수정도 용이하다.
실시 형태 2
도 6은 다른 실시 형태에 의한 EEPROM의 구성을 나타낸다. 도 1의 실시의 형태와 대응하는 부분에는 도 1과 동일한 부호를 병기하고 그 구체적인 설명은 생략한다. 이 실시 형태에서는 메모리의 초기화시에, 메모리셀 어레이(1)의 초기 설정 데이터 영역(3)으로부터 판독되어 초기 설정 데이터 래치 회로(13)로 전송하는 어드레스 데이터를 어드레스 변환용 어드레스 변환 회로(41)를 구비한다.
이 어드레스 변환 회로(41)의 기능은 다음과 같다. NAND 형 EEPROM에서는 통상 1바이트 = 8비트 단위로 판독된다. 한편, 칼럼 어드레스가 9비트이고, 0번지에서 511번지의 메모리 공간이 있다고 하면, 초기 설정 데이터 래치(13)에 유지된 불량 어드레스는 A0-A8의 9비트가 필요하다. 메모리셀 어레이(1)의 초기 설정 데이터 영역(3)으로부터 한번에 8비트씩만 판독 가능하다고 하면 초기화 동작에 있어서 불량 칼럼 어드레스의 판독에 있어서 2회의 판독 동작이 필요하게 된다. 그리고, 초기 설정 데이터 영역(3)으로부터의 2회의 판독 데이터에 기초하여 어드레스 변환 회로(41)에서, A0-A8의 9비트의 어드레스 데이터로 하여 합성한다. 합성된 불량 어드레스 데이터는 초기 설정 데이터 래치 회로(13)에 유지된다.
로우 어드레스에 대해서는, 예를 들면 256 메가비트 NAND형 EEPROM에서 16비트이고, 역시 초기 설정 데이터 영역(3)으로부터의 불량 로우 어드레스의 판독에 2회의 판독 동작이 필요하다. 이 2회의 판독 데이터를 어드레스 변환 회로(41)에서 16 비트의 로우 어드레스로서 합성하여, 초기 설정 데이터 래치 회로(13)로 전송 유지한다. 256 메가비트 이상의 용량이면, 3회의 판독 동작이 필요하다.
제어 전압 설정을 위한 초기 설정 데이터 래치 회로(15)나 칩 정보 데이터 래치 회로(18)에 대해서는, 개개의 데이터는 1 바이트의 데이터로 충분하고, 데이터 합성은 필요없다.
이 실시 형태의 경우의 초기 설정 동작의 제어 플로우도, 기본적으로는 앞의 실시 형태와 마찬가지이고, 도 3과 같이 된다. 그 중 불량 어드레스 데이터 판독의 단계 S4에 대해서, 이 실시 형태에서의 제어 플로우를 나타내면, 도 7과 같이 된다. 어드레스를 설정하여(S21), 페이지 판독을 행하고(S22), 그 1 컬럼 데이터를 추출하여(S23), 데이터 종료 판정을 행할(S24) 때까지는 앞의 실시 형태의 도 4와 마찬가지이다.
데이터가 종료되면, 어드레스 레지스터(12)의 컬럼 어드레스를 증가하여(S25), 1 바이트분의 데이터 D0∼D7을 추출하고, 이것을 어드레스 변환 회로(41)에서 어드레스 데이터 A0∼A7로 변환한다(S27). 그리고 재차 컬럼 어드레스를 증가하고(S28), 다음의 1 바이트분의 데이터 D0∼D7을 추출하여(S29), 그 중 1 비트 데이터 D0을 어드레스 변환 회로(41)로 전송하여, 어드레스 데이터 A8로 변환한다(S30). 그리고, 어드레스 변환 회로(41)에 의해 얻어진 어드레스 데이터 A0∼A8을 초기 설정 데이터 래치 회로(13)로 전송 유지한다(S31). 이하, 컬럼 어드레스를 증가하여(S32), 동일한 동작을 반복한다.
이렇게 함으로써, D0∼D7의 1 바이트씩 추출되는 데이터로부터, A0∼A8의 9 비트 어드레스 데이터를 합성하여, 초기 설정 데이터 래치 회로(13)에 유지한다.
[실시 형태 3]
도 8은 또 다른 실시 형태에 따른 EEPROM의 구성이다. 여기에서도 앞의 실시 형태와 대응하는 부분에는 앞의 실시 형태와 동일 부호를 부쳐 상세한 설명은 생략한다. 이 실시 형태에서는, 로우 디코더(4) 및 컬럼 디코더(7)에 부수시킨 형태로, 퓨즈 데이터 래치 회로(51, 52)가 설치되어 있다.
이들 퓨즈 데이터 래치 회로(51, 52)는 다음과 같다. 데이터 기입 사이클에서는, 기입 동작마다 검증 동작이 행해진다. NAND형 EEPROM에서는 통상 1 페이지분(1 워드선분)의 기입 데이터가 시리얼로 데이터 레지스터(6)에 취입되고, 1 페이지분이 일괄하여 기입되지만, 검증 동작에서는, 1 페이지분의 센스 앰프의 노드를 와이어드·오아 접속하여 기입 종료를 검출하고 있다. 이 경우, 불량 비트선에 연결되는 센스 앰프 노드를 포함하여 와이어드·오아 접속하면, 기입 종료를 체크할 수 없게 된다.
그래서 통상은, 퓨즈 소자를 통해 모든 센스 앰프의 노드를 와이어드·오아 접속하고, 불량 컬럼의 퓨즈는 절단하도록 하고 있다. 구체적으로는 도 9와 같이 구성된다. 센스 앰프 S/A의 노드 n1, n2, …에는, Verify 신호에 의해 활성화되는 오픈 드레인 구조의 초단 검지 회로(61)가 설치된다. 또한 검지 회로(61)의 출력 천이에 의해 게이트가 방전되는 PMOS 트랜지스터를 이용한 2단 검지 회로(62)의 출력 단자가 퓨즈 소자 f를 이용한 퓨즈 회로(63)를 통해 검지 신호선(64)에 공통 접속된다.
도 10은 도 9의 동작 타이밍도이다. 시각 t0까지 검증 동작이 행해지고, 센스 앰프 S/A의 노드가 확정된다. 거기까지, Prevfy=H, Verify=L이고, 검지회로(61 및 62)는 비활성으로 유지된다. 시각 t1에서, Prevfy=L로 되고, 검지 회로(62)는 NMOS 트랜지스터의 게이트가 프리차지된 플로팅 상태로 설정된다. 이어서, Verify=H로 되고, 검지 회로(61)가 활성화된다. 이에 다라, 모든 센스 앰프 S/A의 노드 n1, n2, …가 L이면, 검지 회로(62)에 입력되는 신호 f1, f2, …가 H로 유지되고, 신호 검출선(64)에는 Lvfy=L이 얻어진다. 도 10에 도시된 바와 같이, 센스 앰프 S/A의 노드에 하나라도 H가 있으면, Lvfy=H로 된다. 즉, 정상적으로 기입이 행해져 검증 OK가 되면, Lvfy=L로 된다.
그런데, 도 10에 나타낸 H를 유지하는 센스 노드 n2가 비트선 불량에 기인하는 것인 것으로 하면, 기입과 검증을 반복해도, Lvfy=L로 되지 않고, 기입 종료를 검지할 수 없다. 그래서, 불량 컬럼 어드레스에 대해서는, 퓨즈 회로(63)의 퓨즈를 절단한다. 이에 따라, 기입 종료를 검지할 수 있게 된다.
로우 디코더측에 대해서는, 통상의 기입 동작에서는 불량 블럭은 용장 셀 어레이로 치환되어 있고, 활성화되는 것은 없기 때문에 문제는 없다. 그러나, 로우 디코더를 강제로 모두 선택하여 일괄적으로 데이터 기입, 소거 등의 테스트를 행하는 모드에서는, 불량 블럭도 활성화되는 문제가 된다. 그 때문에, 로우 디코더측에도 마찬가지로, 불량 로우를 분리하기 위한 퓨즈 회로를 설치하는 것이 행해진다.
도 8의 실시 형태에 나타낸 퓨즈 데이터 래치 회로(51, 52)는 상술한 불량 로우, 불량 컬럼을 분리하기 위한 퓨즈 회로에 대응하는 기능을, 퓨즈 소자를 이용하지 않고서 래치 회로를 이용하여 실현한 것이다.
도 11은 도 8에서의 컬럼측의 퓨즈 데이터 래치 회로(52)의 구체적 구성을 그 주변부를 포함하여 나타내고 있다.
도 11에서는, 디코드부(72)와 컬럼 게이트(71)가 도 8의 컬럼 디코더(7)에 대응한다. 상술한 바와 같이 센스 앰프 회로(5)의 각 센스 앰프 노드를 기입 검증시에 검출 신호선(85)에 와이어드·오아 접속하기 위해서, 오픈 드레인 구조의 NMOS 트랜지스터 QN1과 그 활성화 NMOS 트랜지스터 QN2를 갖는 검출 회로(81)가 설치되고, 또한 트랜지스터 QN1의 드레인이 게이트에 접속된 PMOS 트랜지스터 QP1과 그 게이트의 프리차지용 PMOS 트랜지스터 QP3을 갖는 2단째 검출 회로(82)가 설치되어 있다.
이 검출 회로(82)의 PMOS 트랜지스터 QP1의 드레인이, 또한 PMOS 트랜지스터 QP2를 통해 검출 신호선(85)에 공통 접속된다. PMOS 트랜지스터 QP2가 앞서 도 9에서 설명한 퓨즈 소자 F에 상당한다. 그리고 불량 컬럼에 대하여 PMOS 트랜지스터 QP2를 오프로 하기 위해 래치 회로(83)가 설치되어 있다. 래치 회로(83)의 노드는 전송 게이트(84)를 통해 도 8에 나타낸 퓨즈 데이터 버퍼(53)의 출력 FIO, FIOb가 공급되는 신호선에 공통 접속되어 있다. 퓨즈 데이터 버퍼(53)는 상술한 초기화 데이터를 판독하여 설정하는 메모리의 초기화 동작 중, 일정 출력, FIO=L, FIOb=H를 출력하는 것으로 한다.
전송 게이트(84)의 게이트에는, 컬럼 디코드부(72)로부터 불량 컬럼에 대하여 H로 되는 컬럼 퓨즈 선택 신호 FCSL이 보내진다. 이 때문에 컬럼 디코드부(72)에서는, 제어 회로(11)로부터 발생되는 퓨즈 세트 신호 Fset, Fsetb와 컬럼 디코드신호 CA1∼8, CB1∼8, CC1∼8에 의해, 통상 동작에서 활성화되는 NOR 게이트 G1과, 초기화 동작 중 활성화되는 NOR 게이트 G2가 출력부에 설치되어 있다. 즉, 초기화 동작 중, Fset=H, Fsetb=L이고, 이 동안에 컬럼 선택 신호 CSLi는 비활성으로 되고, 컬럼 게이트(71)가 동작되지 않는다. 그리고, 불량 컬럼에 대하여, 예를 들면 FCSL1이 H로 되고, 그 컬럼의 래치(84)에, PMOS 트랜지스터 QP2를 오프로 하는 데이터가 래치된다.
또한 상기 동작에서 이 퓨즈 데이터 래치 회로(52)에 데이터가 설정되는 메모리 공간 상의 장소는, 메모리 셀 어레이(1)의 초기 설정 데이터 영역(3)으로부터 센스 앰프 회로(5)에 의해 판독된 불량 컬럼 어드레스에 의해 디코딩되는 장소이다. 따라서, 이 판독된 불량 어드레스를 일시 유지하기 위해, 도 8에 나타낸 바와 같이, 어드레스 레지스터(12)와는 다른 어드레스 레지스터(54)가 필요하다. 이 어드레스 레지스터(54)도 제어 회로(11)에 의해, 불량 어드레스의 유지와, 퓨즈 데이터 래치 회로(51, 52)로의 전송이 제어된다
도 12는 도 8에 나타낸 로우 디코더(4)에 포함되는 복수의 블럭 디코더(120) 및 도 8에 나타낸 퓨즈 데이터 래치 회로(51)에 포함되는 래치 회로(360) 각각의 회로 구성 및 주변 회로를 나타내고 있다. 또한, 블럭 디코더(120)와 래치 회로(360)는 메모리 셀 어레이(1, 도 8)의 기억 용량 등에 따라 복수개 구비되지만, 도 12에서는 간략화를 위해 1개의 회로를 도시하고 있다.
단자(200)에는 전원 전압 VDD가 공급되고 있다. 이 단자(200)와 접지 단자 사이에는 p 채널 MOS 트랜지스터(210), N 채널 MOS 트랜지스터(220∼280)가 직렬접속되어 있다. 상기 트랜지스터(210 및 270)의 게이트에는, 로우 디코더(4, 도8)를 활성화하기 위한 신호 RDEC1이 공급되고 있다. 또한, 트랜지스터(220∼260)의 게이트에는, 상기 어드레스 레지스터(12, 도 8)로부터 공급되는 어드레스 신호 또는 프리디코드된 어드레스 신호 AROWA∼AROWE가 공급된다. 이들 트랜지스터(220∼260)는 디코드 회로(290)를 구성하고 있다. 상기 트랜지스터(280)의 게이트에는 비선택 유지 해제 신호 ROMBAEN이 공급된다.
상기 단자(200)와 접속 노드 ND의 상호간에는, P 채널 MOS 트랜지스터(300)가 접속되어 있다. 또한, 상기 접속 노드 ND에는 인버터 회로(310)의 입력단이 접속되어 있다. 이 인버터 회로(310)의 출력단은 상기 트랜지스터(300)의 게이트에 접속됨과 함께, 레벨 시프터(320)의 입력단에 접속되어 있다. 이 레벨 시프터(320)는 인버터(310)의 출력 신호 RDECAD에 따라 단자 VRDEC로부터 공급되는 전원 전압보다 높은 전압을 출력한다. 이 레벨 시프터(320)의 출력단은 전송 게이트(330)를 구성하는 복수의 트랜지스터(33a, 33b, 330∼3315)의 게이트에 접속되어 있다.
상기 트랜지스터(33a, 33b)의 전류 통로의 일단에는, 선택 전압 SGD, SGS가 각각 공급되고, 상기 트랜지스터(330∼3315)의 전류 통로의 일단에는, 제어 전압 CG0∼CG15가 공급된다. 이들 선택 전압 SGD, SGS 및 제어 전압 CG1∼CG15는 고전압 발생 회로(8, 도 8)의 승압 회로에 의해 메모리 셀의 동작 모드에 따라 소정 전위로 설정된다.
상기 트랜지스터(33a, 33b)의 전류 통로의 타단은 선택선 SG1, SG2에 접속되어 있다. 이들 선택선 SG1, SG2는 NAND 셀(340)을 구성하는 선택 트랜지스터(34a, 34b)의 게이트에 접속되어 있다. 선택 트랜지스터(34a)는 NAND 셀(340)을 비트선 BL에 접속하고, 선택 트랜지스터(34b)는 NAND 셀(340)을 소스선 SL에 접속한다.
또한, 상기 트랜지스터(330∼3315)의 전류 통로의 타단은 워드선 WL0∼WL15에 접속되어 있다. 이들 워드선 WL0∼WL15는 상기 NAND 셀(340)을 구성하는 메모리 셀(340∼3415)의 제어 게이트에 접속되어 있다.
한편, 상기 트랜지스터(280)에는, 블럭 디코더(120)의 선택, 비선택 유지 상태를 설정하기 위한 N 채널 MOS 트랜지스터(350)가 병렬 접속되어 있다. 이 트랜지스터(350)의 게이트에는 래치 회로(360)가 접속되어 있다.
이 래치 회로(360)의 접속 노드 NF에는, 래치 회로(360)를 설정 상태로 하기 위한 설정 회로 SET가 접속되어 있다. 즉, 접속 노드 NF와 접지 사이에는 N 채널 MOS 트랜지스터(370, 380)가 직렬 접속되어 있다. 상기 트랜지스터(370)의 게이트는 상기 인버터 회로(310)의 출력단에 접속되고, 상기 트랜지스터(380)의 게이트에는 설정 신호 FRSET가 공급된다.
또한, 상기 래치 회로(360)의 접속 노드 bNF와 접지 사이에는 N채널 MOS 트랜지스터(390)가 접속되어 있다. 이 트랜지스터(390)의 게이트에는 리셋 신호 FRRSET가 공급되어 있다. 트랜지스터(390)는 이 리셋 신호 FRRSET에 따라 리셋된다.
또한, 상기 접속 노드 bNF와 상기 인버터 회로(310)의 상호간에는 비선택 유지 블록을 검출하기 위한 비선택 유지 블록 검출 회로 BD가 접속되어 있다. 이 비선택 유지 블록 검출 회로 BD는 N채널 MOS 트랜지스터(400, 410, 420)와 검출 회로(430)에 의해 구성되어 있다. 즉, 접속 노드 BDND와 접지 사이에는 상기 트랜지스터(400, 410, 420)가 직렬 접속되어 있다. 상기 트랜지스터(400)의 게이트에는 상기 인버터 회로(310)의 출력 신호 RDECAD가 공급되고, 트랜지스터(410)의 게이트에는 제어 신호 BLKSENS가 공급되어 있다. 또한, 트랜지스터(420)의 게이트는 상기 래치 회로(360)의 접속 노드 bNF가 접속되어 있다. 또한, 상기 접속 노드 BDND는 도시하지 않은 다른 블록 디코더(120)에 접속됨과 동시에, 로우 디코더(4)(도 8)의 외부에 배치된 검출 회로(430)에 접속되어 있다.
상기 구성에 있어서, 블록 디코더(120)의 동작에 대해 설명한다.
(블록이 선택 가능 상태인 경우)
먼저, 도 13을 참조하여, 이 블록 디코더(120)에 대응하는 블록이 선택 가능 상태에 있는 경우에 대해 설명한다. 이 경우, 래치 회로(360)의 접속 노드 NF는 하이 레벨이고, 트랜지스터(350)는 온 상태로 되어 있다. 따라서, 이 블록 디코더(120)는 종래의 퓨즈가 절단되어 있지 않은 선택 상태와 마찬가지의 상태로 설정된다.
통상의 판독 동작이나, 기입 동작에 있어서, 디코드 회로(290)를 구성하는 트랜지스터(220∼260)에는 어드레스 레지스터(12)(도 8)로부터 출력되는 어드레스 신호, 또는 프리디코드된 어드레스 신호 AROWA∼AROWE가 공급된다.트랜지스터(210과 270)의 게이트에 공급되는 신호 RDEC1은 어드레스 신호 AROW가 확정된 후에 디코드 동작을 인에이블로 하는 신호이다. 이 신호 RDEC1이 로우 레벨일 때, 노드 ND는 트랜지스터(210)를 통해 하이 레벨로 프리차지되어 있다.
상기와 같이, 이 블록 디코더(120)는 선택 가능한 상태이기 때문에, 트랜지스터(350)는 온 상태로 되어 있다. 이 때문에, 신호 RDEC1이 하이 레벨로 되고, 트랜지스터(210)가 오프로 된 상태에 있어서, 어드레스 신호 AROWA∼AROWE가 모두 하이 레벨이면, 디코드 회로(290)를 구성하는 트랜지스터(220∼260)가 전부 온 상태로 되어, 접속 노드 ND가 로우 레벨로 된다. 그러면, 인버터 회로(310)의 출력 신호 RDECAD가 하이 레벨로 된다. 이 신호 RDECAD에 따라서 레벨 시프터(320)로부터, 전송 게이트(330)에 소정의 전압이 공급된다. 이 때문에, 전송 게이트(33)를 통해 NAND 셀(340)의 선택 트랜지스터(34a, 34b)의 게이트, 및 메모리셀(340∼3415)의 제어 게이트에 소정의 전압이 공급된다. 즉, 래치 회로(360)의 접속 노드 NF가 하이 레벨일 때, 입력된 어드레스 신호가 블록 어드레스와 일치하면, 신호 RDECAD가 하이 레벨로 되어, 대응하는 블록이 선택 상태로 된다.
(블록이 비선택 유지 상태인 경우)
다음에, 도 14를 참조하여, 이 블록이 비선택 유지 상태인 경우에 대해 설명한다.
이때, 래치 회로(360)의 접속 노드 NF는 로우 레벨이다. 이 때문에, 트랜지스터(350)는 퓨즈가 절단되었을 때와 마찬가지로 오프 상태이다. 이 상태에 있어서, 디코드 회로(290)에 이 블록과 일치하는 어드레스 신호 AROWA∼AROWE가 인가된 경우, 트랜지스터(220∼260)가 모두 온 상태로 된다. 그러나, 트랜지스터(350)가 오프 상태이기 때문에, 접속 노드 ND는 하이 레벨 그대로이다. 이 때문에, 인버터 회로(310)의 출력 신호 RDECAD는 로우 레벨이고, 레벨 시프터(320), 전송 게이트(330)를 통해 NAND 셀이 비선택되는 일은 없다. 즉, 래치 회로(360)의 접속 노드 NF가 로우 레벨로 설정되어 있으면, 블록을 선택할 수 없다.
(래치 회로의 접속 노드 NF에 데이터를 설정함)
다음에, 도 15를 참조하여, 래치 회로(360)의 접속 노드 NF에 데이터를 설정하는 경우에 대해 설명한다.
래치 회로(360)의 데이터를 초기화할 때, 먼저 래치 회로(360)가 리셋된다. 이 때문에, 신호 FRRST를 하이 레벨로 하고, 트랜지스터(390)를 온 상태로 하며, 래치 회로(360)의 접속 노드 NF를 하이 레벨로 한다. 로우 디코더(4)(도 8) 내에 설치된 모든 블록 디코더(120)의 접속 노드 NF가 하이 레벨로 되면, 모든 블록이 어드레스 신호 AROWA∼AROWE에 의해 선택 가능한 상태로 된다,
불량 블럭이나 기입, 소거 시에 억세스 금지로 된 블록을 비선택 유지 상태로 하는 경우, 초기 설정 데이터 영역(3)(도 8)으로부터 비선택 유지 블록의 어드레스 신호가 판독되어, 어드레스 레지스터(54)(도 8)에 공급된다. 이 어드레스 신호는 어드레스 레지스터(54)로부터 각 블록 디코더(120)에 공급된다. 이 때문에, 이 어드레스 신호에 대응하는 비선택 유지 블록에 포함되는 디코드 회로(290)의 트랜지스터(220∼260)가 모두 온 상태로 된다. 이후, 신호 REDC1이 하이 레벨로 되면, 트랜지스터(210)가 오프, 트랜지스터(270)가 온 상태로 된다. 트랜지스터(350)는 래치 회로(360)의 접속 노드 NF가 하이 레벨이기 때문에, 온 상태로 된다. 따라서, 비선택 유지 블록에 대응하는 블록 디코더(120)의 접속 노드 ND는 로우 레벨로 되고, 인버터 회로(310)의 출력 신호 RDECAD는 하이 레벨로 된다. 이 때문에, 트랜지스터(370)가 온 상태로 된다. 이후, 신호 FRSET를 하이 레벨로 하면, 비선택 유지 블록에 대응하는 블록 디코더(120)의 래치 회로(360)만 접속 노드 NF가 로우 레벨로 되어, 트랜지스터(350)가 오프 상태로 된다.
이와 같이 하여, 비선택 유지 블록의 래치 회로(360)의 접속 노드 NF에 데이터를 설정할 수 있다. 그후, 통상 동작에 있어서, 이 비선택 유지 블록의 어드레스 신호가 디코드 회로(290)에 공급된 경우에 있어서도, 트랜지스터(350)가 오프 상태로 되어 있다. 이 때문에, 이 블록은 선택되지 않는다.
또한, 비선택 유지 블록의 데이터 설정의 제어 방법에 있어서, 신호 FRSET와 신호 ROMBAEN을 하이 레벨로 한 채로, 신호 RDEC1에 따라 디코더(290)에 어드레스를 입력시켜도 좋다.
통상의 어드레스 입력 시에 비선택 유지 상태로 하는 블록이 복수 있는 경우, 상술한 비선택 유지 블록의 어드레스로부터 래치 회로(360)로의 데이터 설정 동작을 반복함으로써, 대응하는 블록 디코더(120)의 래치 회로(360)로 연속적으로 데이터를 설정할 수 있다.
상기 래치 회로(360)로의 데이터 설정는 불휘발성 반도체 기억 장치에 전원이 투입될 때마다 실행된다.
또, 상기 래치 회로(360)가 유지하는 데이터는 테스트 시의 동작에서 모든 블록 소거나 모든 블록 기입을 하는 경우, 외부로부터 입력해도 좋다. 그러나, 제품을 출하하는 경우에 있어서, 불량 블록은 항상 불량 블록이어야 된다. 이 때문에, 출하되는 제품의 초기 설정 데이터 영역(3)(도 8)에는 불량 블록의 어드레스가 기억되어 있다.
(비선택 유지 블록의 검출 동작)
상기 초기 설정 데이터 영역(3)(도 8)에는 비선택 유지 상태로 하는 블록의 어드레스를 기억할 필요가 있다. 이 초기 설정 데이터 영역(3)에 블록 어드레스를 기입하는 타이밍은 여러가지 생각할 수 있다. 예를 들면, 소거, 기입, 판독 등의 테스트 공정에서 선택 중인 블록이 정상인 지의 여부를 판정한 직후에 실시해도 좋고, 모든 블록이 정상인 지의 여부를 판정한 후에 통합하여 기입을 행해도 좋다. 블록 어드레스를 통합하여 기입하는 방법은 후술하는 바와 같이, 불량 블록의 검출 동작이 필요로 된다. 그러나, 초기 설정 데이터 영역(3)으로의 어드레스 기입 시간을 단축할 수 있기 때문에 효율이 좋다.
상기 블록 어드레스를 통합하여 기입하는 방법은 테스트 중에 선택 블록이 불량 블록으로 판정된 경우에, 상술한 비선택 유지 블록에 대한 데이터 설정을 행하고, 불량 블록의 블록 디코더(120)의 래치(360)에 비선택 유지 데이터를 설정해 둔다. 모든 블록에 대해, 테스트를 마치면, 불량 블록의 디코더는 비선택 유지 상태로 설정되어 있다. 이 시점에서, 초기 설정 데이터 영역(3)(도 8)에는 불량 블록의 어드레스 데이터가 기억되어 있지 않다. 이 때문에, 메모리셀 어레이(1)(도8) 내의 어디에 불량 블록이 있는지 검출할 필요가 있다.
도 16은 상기 비선택 유지 상태의 블록의 검출 방법을 도시하고 있다.
이 경우, 비선택 유지 블록에 대응하는 블록 디코더(120)를 일시적으로 선택 가능하게 할 필요가 있다. 이 때문에, 비선택 유지 해제 신호 ROMBAEN을 하이 레벨로 한다. 그러면, 트랜지스터(280)가 온 상태로 되고, 트랜지스터(350)가 오프 상태로 설정되어 있는 경우라도 블록 디코더(120)가 선택 가능하게 된다.
비선택 유지 블록이 메모리셀 어레이(1)(도 8) 내의 어디에 있는지 알 수 없기 때문에, 블록 어드레스의 선두 번지로부터 어드레스를 스캔하면서, 비선택 유지 블록 검출 회로 BD에 있어서의 접속 노드 BDND의 전위를 검출 회로(430)에 의해 모니터한다.
접속 노드 BDND는 어드레스 신호를 전환할 때마다 하이 레벨로 프리차지된다. 래치 회로(360)가 비선택 유지 상태로 설정되어 있는 경우, 래치 회로(360)의 접속 노드 bNF는 하이 레벨이다. 이 때문에, 트랜지스터(420)는 온 상태로 되어 있다. 또한, 제어 신호 BLKSENS는 블록 검출 시의 인에이블 신호이고, 어드레스 신호를 전환할 때마다 하이 레벨로 된다. 이 때문에, 트랜지스터(410)가 온 상태로 된다. 이 상태에 있어서, 어드레스 신호가 블록 디코더(120)의 어드레스와 일치하면, 비선택 유지 상태임에도 불구하고 인버터 회로(310)의 출력 신호 RDECAD가 하이 레벨로 된다. 이 때문에, 트랜지스터(400)가 온 상태로 된다. 이와 같이, 어드레스 신호가 비선택 유지 블록의 어드레스와 일치하면, 트랜지스터(400, 410, 420)가 전부 온 상태로 된다. 따라서, 접속 노드 BDND가 로우 레벨로 된다.
도 16은 블록 어드레스 0의 블록이 비선택 유지 블록으로서 검출되어 있다. 블록 어드레스 1의 블록의 비선택 유지 블록인 경우, 신호 BDND의 파형은 도 16에 파선으로 도시한 바와 같이 된다. 도 6에 있어서, 첨자 "-0"은 블록 0에 관한 신호를 나타내고, 첨자 "-1"은 블록 1에 관한 신호를 나타내고 있다.
어드레스 신호가 블록의 어드레스와 일치해도, 래치 회로(360)에 선택 가능 상태의 데이터가 래치되어 있는 경우, 접속 노드 bNF는 로우 레벨이다. 이 때문에, 트랜지스터(420)가 온 상태로 되지 않기 때문에, 접속 노드 BDND는 하이 레벨 그대로이다.
이와 같이 하여, 블록 어드레스 신호를 전환하면서 검출 회로(430)에 의해, 접속 노드 BDND의 전위를 모니터함으로써, 비선택 유지 블록의 위치를 검출할 수 있다.
도 12에 도시한 실시형태에 따르면, 블록 어드레스 신호가 공급되는 디코드 회로(290)와 직렬로 트랜지스터(350)를 설치하고, 이 트랜지스터(350)를 래치 회로(360)에 래치된 데이터에 따라 오프 상태로 함으로써, 이 블록 디코더(120)에 대응하는 블록을 비선택 유지 상태로 설정하고 있다. 이 때문에, 래치 회로(360)에 래치되는 데이터를 재기입함으로써, 선택 가능한 블록을 비선택 유지 상태로 설정할 수 있다. 따라서, 예를 들면 패키지 후의 번인 시험에 의해 불량 블록이 검출된 경우에 있어서도, 이 불량 블록을 용이하게 비선택 유지 상태로 설정할 수 있다.
또한, 종래와 같이, 퓨즈를 사용하지 않기 때문에, 레이저에 의해 퓨즈를 절단하는 공정이 필요없다. 따라서, 종래에 비해 제조 효율을 향상시킬 수 있다.
또한, 비선택 유지 블록 검출 회로 BD를 이용함으로써, 비선택 유지 상태의 블록이 메모리셀 어레이 내의 어디에 설정되어 있는 지를 용이하게 검출할 수 있다. 이 때문에, 비선택 유지 블록의 어드레스를 테스터나 사용자가 잘못한 경우라도 용이하게 검출할 수 있다.
또한, 초기 설정 데이터 영역(3)(도 8) 또는 래치 회로(360)의 비선택 유지 블록 데이터를, 이 메모리를 사용하는 시스템측으로부터 추가함으로써, 비선택 유지 블록을 설정할 수 있다. 따라서, 이 칩을 사용하는 시스템으로부터 메모리셀 어레이의 임의의 블록을 라이트 프로텍트 영역으로 할 수 있다. 이 경우도 상술한 바와 같이, 특정 블록 어드레스에 대해 판독 동작만 실행하는 것이 가능하다.
또, 불량 블록을 치환할 수 있는 용장 블록이 있는 경우, 치환 전의 용장 블록이 억세스 대상이 되고, 불량 블록이 억세스되는 일은 없다. 그러나, 불량 블록의 수가 많고, 용장 블록으로의 치환이 불가능한 경우, 불량 블록이 비선택 유지 상태인 채로 억세스된다. 예를 들어 판독의 경우, 불략 블록의 어드레스가 입력되어도 상술한 바와 같이 블록 디코더(120)는 활성화되지 않기 때문에, 블록이 비선택 상태로 판독 동작이 행해진다. 이 경우, 불량 블록으로부터의 판독 데이터는 모두 "0"으로 된다. 이와 같이, 용장 치환을 하지 않은 불량 블록이 존재하는 경우, 이 메모리를 사용하는 시스템은 불량 블록을 검출할 필요가 있다.
이 경우, 모든 블록의 소거를 행한 후, 판독 동작을 행하면, 정상인 블록의판독 데이터는 소거 상태를 나타내는 "1"로 모두 되고, 불량 블록의 판독 데이터는 모두 "0"으로 된다. 이 때문에, 불량 블록의 판별이 가능해진다.
또한, 상술한 초기 설정 데이터 영역(3)(도 8)에 시큐리티 정보 등의 데이터가 기억되는 블록의 어드레스나, 칩의 식별 부호나 특정 동작을 설정하는 정보가 기억되는 블록의 어드레스가 기억되는 경우, 이들 블록은 소거나 기입 동작에 대해 비선택 상태로 되고, 판독 동작에 대해서는 선택 가능한 상태로 할 필요가 있다. 본 발명의 경우, 트랜지스터(350)에 병렬 접속되는 트랜지스터(280)를 비선택 해제 신호 ROMBAEN에 의해 활성화함으로써, 비선택 유지 상태의 블록에 대한 판독 동작이 가능하다. 따라서, 이들의 블록으로부터 판독된 데이터에 의해 소요의 동작을 행하는 것이 가능하다.
또, 데이터 설정 시, 도 8에서, 전원 투입 후, 먼저 파워 온 리셋 신호를 검출한 후, 미리 설정된 어드레스에 따라서 초기 설정 데이터 영역(3)으로부터 데이터 판독을 행한다. 이 초기 설정 데이터 영역(3)의 소정의 영역에 기억된 불량 블록의 어드레스 데이터는 감지 증폭기(5)에 의해 판독되어, 데이터 레지스터(6)에 유지된다. 제어 회로(11)에 의해, 데이터 레지스터(6)로부터 하나의 블록 어드레스에 상당하는 데이터가 어드레스 레지스터(54)에 입력되고, 어드레스 레지스터(54)로부터 로우 디코더(4)에 출력되는 어드레스 신호에 따라, 도 12에 도시한 각 불량 블록 디코더(120)의 래치 회로(360)를 선택 유지 상태로 설정한다.
도 17은 도 12의 회로의 변형예를 도시하고 있고, 도 12와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 17의 변형예에서는 대다수의 정상인 블록에 있어서, 복수의 블록을 동시에 선택 상태로 하여 소거 동작, 또는 기입 동작을 가능하게 하고 있다.
도 17에 있어서, 상기 인버터 회로(310)의 출력단에는 복수 블록 동시 선택 회로 MBS가 접속되어 있다. 이 복수 블록 동시 선택 회로 MBS는 N채널 MOS 트랜지스터(600, 620, 630, 640) 및 래치 회로(610)에 의해 구성되어 있다. 상기 트랜지스터(600)의 게이트는 상기 인버터 회로(310)의 출력단에 접속되어 있다. 이 트랜지스터(600)의 전류 통로의 한 단은 상기 래치 회로(610)의 입력 노드 Bin에 접속되고, 전류 통로의 다른 단은 상기 트랜지스터(620)를 통해 접속되어 있다. 이 트랜지스터620)의 게이트에는 신호 BLKAD가 공급되어 있다.
상기 래치 회로(610)의 출력 노드 Bout는 상기 트랜지스터(630)를 통해 접속되어 있다. 이 트랜지스터(630)의 게이트에는 신호 BLKRST가 공급되어 있다. 또, 상기 출력 노드 Bout는 상기 트랜지스터(640)의 게이트에 접속됨과 함께, NAND 회로(650)의 한 쪽 입력단에 접속되어 있다. 이 NAND 회로(650)의 다른 쪽 입력단은 상기 인버터(310)의 출력단에 접속되어 있다. 이 NAND 회로(650)의 출력단은 인버터(660)를 통해 상기 레벨 시프터(320)에 접속된다. 또한, 상기 트랜지스터(410)와 트랜지스터(420)의 접속 노드는 트랜지스터(640)를 통해 접속되어 있다. 이 트랜지스터(640)의 게이트는 상기 래치 회로(640)의 출력 노드 Bout에 접속되어 있다.
도 18을 참조하여 도 17의 동작에 대해 설명하기로 한다. 또, 도 19는 예를 들어, 블럭 0과 블럭 1을 동시에 선택하는 경우에 대해 도시하고 있고, 블럭 0에관한 신호에는 첨자 "_0"을 병기하고, 블럭 1에 관한 신호에는 첨자 "_1"을 병기하고 있지만, 블럭 0과 블럭 1에서 공통인 동작에 대해서는 이들을 구별하지 않고 설명하기로 한다.
초기 상태에서, 블럭을 리셋트하기 위한 신호 BLKRST는 하이 레벨을 취하고 있다. 이 때문에, 트랜지스터(630)는 온으로 되어, 래치 회로(610)의 입력 노드 Bin는 하이 레벨, 출력 노드 Bout는 로우 레벨로 설정된다. 또, 인버터(310)의 출력 신호 RDECAD는 로우 레벨로 설정된다. 이 때문에, NAND 회로(220)의 출력 신호는 하이 레벨, 인버터(660)의 출력 신호 NN은 로우 레벨로 되어, 이 블럭 디코더(120)에 대응하는 블럭은 비선택 유지 상태로 된다.
복수의 블럭을 선택할 경우, 인에이블 신호 BLKAD가 하이 레벨로 된다. 이 때문에, 트랜지스터(620)가 온으로 된다. 이 상태에서, 상술한 바와 같이 어드레스 레지스터(12)(도 8)로부터 디코드 회로(290)에 어드레스 신호 AROWA-AROWE가 공급된다. 정상인 블럭에서, 어드레스 신호 AROWA-AROWE가 블럭 어드레스와 일치하면, 접속 노드 ND가 로우 레벨로 되어 인버터 회로(310)의 출력 신호 RDECAD (_0)가 하이 레벨로 된다. 이 때문에, 트랜지스터(600)가 온되고, 래치 회로(610)의 입력 노드 Bin는 로우 레벨로 되고, 출력 노드 Bout는 하이 레벨로 설정된다. 어드레스 신호 AROWA-AROWE를 전환시켜 상기 디코드 동작을 반복하면, 복수의 정상 블럭에서 래치 회로(610)의 출력 노드 Bout (_0, _1)이 하이 레벨로 된다.
소거 동작이랑 기입 동작을 개시할 때, 신호 BLKAD가 로우 레벨로 되어, 어드레스 레지스터(12)(도 8)의 출력은 모두 선택 상태로 된다. 어드레스레지스터(12)의 모든 선택 상태에 따라 래치 회로(360)에 의해 설정된 비선택 유지 블럭을 제외한 모든 블럭 디코더(120)에서 신호 RDECAD (_0, _1)이 하이 레벨로 된다. 래치 회로(610)의 출력 신호는 NAND 회로(650)에서 수신하고 있으므로, 래치 회로(610)의 출력 노드 Bout (_0, _1)가 하이 레벨로 설정된 블럭 디코더(120)만 인버터 회로(660)의 출력 신호 NN (_0, _1)가 하이 레벨로 된다. 따라서, 레벨 시프터(320)를 통해 전송 게이트(330)가 활성화되어, 이 전송 게이트(330)에 접속된 블럭이 선택된다. 이와 같이 하여, 래치 회로(610)의 출력 노드 Bout가 하이 레벨로 설정된 복수의 블럭 디코더(120)가 동시에 선택되어, 소거 동작이나 기입 동작이 행해진다.
도 17의 변형예에서, 선택된 복수의 블럭을 뒤부터 검출할 경우, 상술한 비선택 유지 블럭의 검출 동작과 동일한 동작을 행해도 된다. 즉, 선택되어 있는 블럭은 인버터 회로(310)의 출력 신호 RDECAD가 하이 레벨이고, 래치 회로(610)의 출력 노드 Bout가 하이 레벨이다. 이 때문에, 신호 BLKSENS를 하이 레벨로 하면, 트랜지스터(400, 410, 640)가 모두 온되어, 접속 노드 BDND의 전위가 로우 레벨로 된다. 이 접속 노드 BDND의 전위의 변화를 검출 회로(430)에서 검출함으로써, 선택된 블럭을 알 수 있다. 따라서, 복수개 선택된 블럭에 대한 소거나 기입이 종료한 후, 이들 블럭을 검출하여 순차 검증할 수 있다.
또, 이 변형예에서도, 래치 회로(360)에 래치된 데이타를 이용하여 도 12와 동일하게 하여 비선택 유지 상태의 블럭을 검출할 수 있다.
또, 도 12, 및 도 17에서, 비선택 유지 상태의 블럭을 설정하는 데이타는 래치 회로(360)에 래치되어 있다. 그러나, 이것에만 한정되는 것이 아니라, 비선택 유지 상태의 블럭을 설정하는 데이타를 메모리 어레이(1)(도 8)의 소요의 블럭에 기억하도록 구성하는 것도 가능하다.
도 8에서, 컬럼측의 퓨즈 데이타 래치 회로(52)는 제어 회로(11)의 제어에 의해 퓨즈 셋트 신호를 Fsetb=H로 하여 액세스할 수 있다. 또, 퓨즈 데이타 래치 회로(52)는 퓨즈 데이타 버퍼(53)에 접속되고, 퓨즈 데이타 버퍼(53)는 데이타 버스 BUS에 접속되어 있다. 따라서, 소정의 코맨드를 입력하여 퓨즈 데이타 래치 회로(52)의 데이타 내용을 체크하는 테스트 모드를 설정할 수 있다. 또, 퓨즈 데이타 래치 회로(52)에 칩 외부로부터 퓨즈 데이타 버퍼(53)를 통해 퓨즈 데이타를 직접 기입하는 것도 가능하다.
이 실시예에서의 초기 설정 데이타 판독의 제어 흐름도 기본적으로는 도 3과 같이 도시된다. 도 19는 그 제어 흐름 중 불량 어드레스의 초기 설정 데이타 판독의 단계(S4)를 도시하고 있다. 단계(S21-S31)까지는, 이전 실시 형태의 도 7에서 도시한 각 단계와 기본적으로 동일하다. 단, 이전 실시 형태에서의 어드레스 변환 회로(41)에 상당하는 부분이 이 실시 형태에서는 컬럼 분리 제어를 행하기 위한 어드레스 레지스터(54)로 되어 있다.
이전 실시 형태와 동일하게, 2 컬럼분의 데이타 판독과 합성에 의해 얻어진 어드레스 데이타를 데이타 래치 회로(13)에 저장한 후(S31), 이 실시 형태에서는 다시 불량 컬럼 분리 제어를 행한다. 즉, 어드레스 레지스터(54)로부터의 불량 컬럼 어드레스 A0 내지 A8에 의해 컬럼 디코드를 행하고(S41), 퓨즈 데이타 래치 회로(52)에 퓨즈 데이타 버퍼(53)의 데이타를 기입한다(S42). 이하, 컬럼 어드레스를 증가시키고(S43), 동일한 동작을 반복한다.
이상의 도 1, 6, 8에 도시하는 각 실시 형태에서, 초기 설정 데이타 기억 영역(3)의 불량 어드레스 기억부에 기입이나 소거를 할 수 없는 불량 셀이 있는 경우, 이것을 무시하고 불량 어드레스 데이타를 기입한 것으로 하면, 소망의 초기 설정 동작, 즉 불량 어드레스 데이타를 판독하여 이를 초기 설정 데이타 래치 회로(13)에 전송할 수 없다. 따라서, 웨이퍼 테스트 결과 명료하게 된 초기 설정 데이타 기억 영역(3)의 불량 셀 영역에는 불량 어드레스를 기입하지 않는다(통상은 기입할 수 없다).
한편 이 경우, 초기 설정 데이타 기억 영역(3)의 판독을 행하는 초기 설정 동작에서는 불량 어드레스에 대한 고려는 이루어지지 않기 때문에 판독 데이타가 유효한 불량 어드레스 데이타인가의 여부를 확인할 필요가 있다.
그래서, 초기 설정 데이타 기억 영역(3)의 불량 어드레스 기억부에 불량이 있는 경우에 유효한 어드레스 기억을 행하여, 용장 셀 어레이에 의한 치환을 가능하게 하는 방법을 다음에 설명하기로 한다.
[실시 형태 4]
도 20은 불량 어드레스 기억법의 일 실시 형태를 도시하고 있다. 여기서는, 어드레스 데이타가 4비트로 표현되고, 3개의 불량 어드레스 데이타 1-3을 초기 설정 데이타 기억 영역(3)의 각 열(여기서는, 1열=1워드선)에 기입하는 경우를 예로 들고 있다. 최초의 불량 어드레스 데이타 1이 "0101"인 것으로 하면, 이것을 제0열에 기입한다. 그리고, 제1열에는 불량 어드레스 데이타 1과 상보 관계에 있는 "1010"인 데이타를 참조 데이타로서 불량 어드레스 데이타 1과 쌍으로 하여 기억한다. 동일하게, 다음의 불량 어드레스 데이타가 "1100"이면, 이를 제2열에 기억하고 이것과 상보 관계에 있는 참조 데이타 "0011"을 제3열에 기억한다.
초기 설정 데이타 기억 영역(3)의 제4열은 불량으로서, "1" 상태 밖에 취할 수 없는 것으로 한다. 이 경우, 제5열에는 참조 데이타로서 제4열의 데이타와 상보 관계가 없어진 "1111"이 기억되게 된다.
또, 정상인 제6열에는 불량 어드레스 데이타 3를 기억하고, 제7열에는 이것과 상보 관계에 있는 참조 데이타를 기억한다.
이러한 불량 어드레스 기억을 행하고, 제어 회로(11)에 의한 초기 설정 동작에서는, 초기 설정 데이타 기억 영역(3)의 불량 어드레스 데이타의 유효성을 참조 데이타에 기초하여 확인하여 초기 데이타 래치 회로(13)에 전송 기억하도록 한다. 이 전송 제어는 기능적으로는 도 21과 같이 된다. 즉, 판독되는 불량 어드레스 데이타와 이것과 쌍을 이루는 참조 데이타를 불량 어드레스 데이타를 반전하여 일치 검출 회로(141)에 입력하여 일치 검출을 행한다. 상보 관계가 검출된 경우에 일치 검출 회로(141)의 출력에 의해, 불량 어드레스 데이타를 초기 설정 데이타 래치 회로(13)에 전송하기 위한 전송 게이트(142)를 온으로 한다.
이와 같이 하여, 초기 설정 데이타 기억 영역(3)에 불량 셀부가 존재한 경우에도 정확한 불량 어드레스 기억과 그 불량 어드레스 데이타의 초기 설정 데이타 래치 회로로의 전송 제어가 가능해 진다.
[실시 형태 5]
상기 불량 어드레스 기억법에서는, 불량 어드레스 데이타와 대응하는 참조 데이타를 초기 설정 데이타 기억 영역(3)의 다른 열에 기억하였지만, 이들을 동일 열에 기억할 수 있다. 이 예를 도 22에 도시하였다. 즉, 도 22에서는, 초기 설정 데이타 기억 영역(3)의 제0열의 상위 4비트를 불량 어드레스 데이타 1로 하고, 하위 4비트를 이것과 상보 관계에 있는 참조 데이타로서 기억한다. 제1열, 제3열도 동일하다. 제2열은 이전의 실시 형태 4와 동일하게 불량으로, "1" 상태 밖에 취할 수 없는 것으로 하면, 하위 4비트의 참조 데이타도 "1111"로 된다.
이 실시 형태의 경우도, 제어 회로(11)에 의한 초기 설정 동작에서, 초기 설정 데이타 기억 영역(3)부터 1열씩 판독되는 데이타의 상위 4비트(불량 어드레스 데이타)와 연속하는 하위 4비트(참조 데이타)의 비교를 이전 실시 형태와 동일하게 행한다. 이로써, 유효한 불량 어드레스 데이타만을 초기 설정 데이타 래치 회로(13)에 전송할 수 있다.
이 경우, 컬럼 디코더(7)에 의해 동시에 판독되는 1열의 데이타의 비트폭이 8비트(또는 그 이상)인 것으로 하면, 1회의 컬럼 판독만으로, 불량 어드레스의 유효, 무효를 확인할 수 있다.
또, 실시 형태 4, 5에 있어서는, 불량 어드레스 데이타의 유효성을 확인하기 위한 참조 데이타로서, 불량 어드레스 데이타와 1비트씩 상보 관계에 있는 데이타를 사용하였지만, 이것은 불량 셀이 통상 열 단위 또는 행 단위로 연속하는 경우가 많아, 상보 관계의 데이타로 함으로써 확실하고 간단하게 유효성의 판별을 할 수있기 때문이다, 그러나, 1비트씩 상보 관계에 있는 데이타 이외에도 다른 적당한 참조 데이타를 이용할 수 있다.
[실시 형태 6]
도 23은 실시 형태 6에 의한 불량 어드레스 데이타의 기억법이다. 이 예에서도, 도 20의 예와 동일하게 초기 설정 데이타 기억 영역(3)에 4비트로 이루어진 불량 어드레스 데이타를 기억하는 경우이고, 또한, 제2열은 "1" 상태 밖에 취할 수 없는 경우를 도시하고 있다. 이 때, 특정의 1행을 열이 유효한지의 여부를 판별하는 식별 비트의 기억 영역으로 한다. 도 23의 예에서는, 제2열이 "1" 상태 이외는 취하지 않음으로써, 불량 어드레스 데이타를 기억한 열에는 식별 비트 데이타로서 "0"을 기입한다.
이로써, 식별 비트 데이타와 함께 불량 어드레스 데이타를 판독하여 도 23의 경우이면, 제0열, 제2열, 제3열의 불량 어드레스 데이타를 정확한 불량 어드레스 데이타로서 식별 확인하여 초기 설정 데이타 래치 회로(13)에 전송할 수 있다. 식별 비트를 2비트 이상으로 하면, 보다 확실한 불량 어드레스 데이타의 확인이 가능하다.
또, 이상의 각 실시 형태 4-6에서, 행과 열의 관계는 치환 가능하다.
이상의 각 실시 형태에서, 초기 설정 데이타 기억 영역(3)에 기입되는 불량 어드레스 데이타는 다른 통상의 데이타에 비해 "0", "1"의 차가 명확한 것이 바람직하다. 이 점을 고려한 불량 어드레스 데이타 기억법의 바람직한 실시 형태를 다음에 기술하기로 한다.
[실시 형태 7]
도 24는 NOR형 EEPROM 경우의 메모리 셀 데이타의 임계치 분포를 도시하고 있다. 통상의 메모리 셀에서는 실선으로 표시된 바와 같이, "1"(소거 상태), "0"(기입 상태) 모두 임계치 전압은 플러스이고, 선택 워드선에 공급되는 판독 전압 Vread에 대해 저 임계치 전압, 고 임계치 전압으로 된다.
이에 대해, 불량 어드레스 기억 셀의 데이타 "1"은 파선으로 도시된 바와 같이, 통상 셀의 "1"에 비해 보다 임계치 전압이 낮은 과소거 상태로 설정한다. 동일하게, 불량 어드레스 기억 셀의 데이타 "0"는 파선으로 도시된 바와 같이 통상 셀의 "0"에 비해 보다 임계치 전압이 높은 과기입 상태로 설정한다.
이러한 불량 어드레스 데이타 기억을 행함으로써, 확실한 불량 셀 치환을 행할 수 있다.
또, 불량 어드레스의 "1"에 대해서는, 과소거 상태이어도 임계치 전압이 마이너스로 되는 것은 피하는 것이 바람직하다. NOR형 EEPROM의 경우, 통상 비선택 워드선을 0V로 하기 때문에, 임계치 전압이 과소거 상태의 메모리 셀이 있으면, 그 리크 전류가 다른 메모리 셀의 정상 동작을 방해하기 때문이다.
[실시 형태 8]
도 25a, 25b는 NAND형 EEPROM인 경우의 메모리 셀 데이타의 임계치 분포를 도시하고 있다. 통상의 메모리 셀에서는 실선으로 표시된 바와 같이, "1"(소거 상태)는 임계치 전압이 마이너스이고, "0"(기입 상태)에서는 임계치 전압이 플러스로 되어, 판독 시 선택 워드선에는 0V가, 비선택 워드선에는 패스 전압 Vpass가 공급된다. 이에 대해, 불량 어드레스 기억 셀의 데이타 "1"은 파선으로 도시된 바와 같이, 통상 셀의 "1"에 비해 보다 임계치 전압이 낮은 과소거 상태로 설정한다. 동일하게, 불량 어드레스 기억 셀의 데이타 "0"는 파선으로 도시된 바와 같이 통상 셀의 "0"에 비해 보다 임계치 전압이 높은 과기입 상태로 설정한다.
이 경우, 도 25a와 같이, 불량 어드레스 기억 셀의 "0" 데이타의 임계치를 패스 전압 Vpass 보다 높은 상태로 하면, 신뢰성은 높게 된다.
단, 이러한 "0" 데이타 기입은 NAND 셀 유닛 중의 하나의 워드선을 따르는 셀 밖에 적용할 수 없다. 그 외의 워드선에서는, Vpass의 인가로 도통시켜야 하기 때문이다. 따라서, 불량 어드레스 기억 영역의 낭비가 많게 된다. 이에 대해, 도 25b와 같이, 불량 어드레스 기억 셀의 "0" 데이타의 임계치를 Vpass 이하의 범위에서 통상 셀보다 높게 하면, 특별히 문제는 없어, 신뢰성이 높은 확실한 불량 셀 치환의 제어 동작이 가능해 진다.
또, 이상의 실시 형태 7, 8은 메모리 셀 어레이에 기입되는 불량 어드레스 데이타의 "0", "1"의 판별을 확실하게 하는 취지이다. 따라서, "0"의 기입 상태를 과기입 상태로 하든지, "1"의 소거 상태를 과소거 상태로 하든지 어느 한 쪽만을 선택하여도 유효하다. 이것에 의해서도, "0", "1" 데이타의 임계치 전압의 차가 통상의 셀에 비해 크게 되기 때문에, 불량 어드레스 데이타 판독 신뢰성이 높게 된다.
이상 기술한 바와 같이, 본 발명에 의하면, 메모리 셀 어레이 본체 내에 초기 설정 데이타 기억 영역을 설정해 두고, 메모리 어레이 본체의 디코드 회로나 감지 증폭기 회로를 그 대로 사용하여 초기 설정 데이타의 판독을 행하도록 하고 있다. 따라서, 불량 구제를 위한 불량 어드레스 기억, 그 외의 초기 설정 데이타의 기억과 그 제어를 위해 큰 칩 면적을 필요로 하지 않고, 복잡한 회로도 필요로 하지 않는다. 또, 코맨드 입력에 의해, 초기 설정 데이타의 검증이나 수정도 용이하다.
더욱이, 본 발명에 의하면, 제조 효율의 저하를 초래하지 않으면서도 패키지 후에 검출된 불량 블럭을 확실하게 비선택 상태로 유지할 수 있는 불휘발성 반도체 장치를 제공할 수 있다.

Claims (17)

  1. 불휘발성 반도체 메모리에 있어서,
    전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열되어, 메모리 동작 조건을 결정하는 초기 설정 데이터가 기입되는 초기 설정 데이터 영역이 설정된 메모리 셀 어레이,
    어드레스 신호에 의해 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 제1 디코드 회로,
    통상의 데이터 영역의 메모리 셀과 상기 초기 설정 데이터 영역의 메모리 셀에 공통으로 접속된 복수의 비트선,
    제1 디코드 회로에 의해 선택된 메모리 셀의 데이터를 상기 비트선을 통하여 검지 증폭하는 센스 앰프 회로,
    초기 설정 데이터를 유지하는 초기 설정 데이터 래치 회로, 및
    상기 초기 설정 데이터 영역의 메모리 셀로부터 상기 센스 앰프 회로에 의해 초기 설정 데이터를 판독하고, 상기 초기 설정 데이터 래치 회로에 초기 설정 데이터를 전송하는 제어를 행하는 제어회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는, 불량 셀을 치환하기 위한 용장 셀 어레이를 포함하고,
    상기 초기 설정 데이터는, 불량 셀을 상기 용장 셀 어레이에 의해 치환하기 위한 데이터를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 초기 설정 데이터는, 데이터를 기입하여, 소거 및 판독 동작의 제어 데이터를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제어 회로는, 전원 투입을 검출하여 상기 초기 설정 동작을 자동적으로 행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제1항에 있어서,
    상기 제어 회로는, 전원 투입후, 상기 초기 설정 동작이 종료하기까지의 사이에 외부에 BUSY 신호를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 제1항에 있어서,
    코맨드 입력에 의해 설정되어, 상기 메모리 셀 어레이의 초기 설정 데이터를 외부에 판독하는 테스트 모드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제1항에 있어서,
    코맨드 입력에 의해 설정되어, 상기 초기 설정 데이터 래치회로에 유지되는 초기 설정 데이터를 외부에 판독하는 테스트 모드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제1항에 있어서,
    코맨드 입력에 의해 설정되어, 상기 메모리 셀 어레이의 초기 설정 데이터 영역 및 상기 초기 설정 데이터 래치회로의 적어도 한쪽의 데이터를 기입하는 테스트 모드를 갖는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제1항에 있어서,
    상기 메모리 셀 어레이의 초기 설정 데이터 영역에는, 불량 어드레스 데이터와 함께 그 불량 어드레스 데이터의 유효성을 확인하기 위한 참조 데이터가 기입되어, 또한 상기 제어회로에 의한 초기 설정 동작에 있어서, 상기 불량 어드레스 데이터는 상기 참조 데이터에 기초하여 유효성이 확인된 것만이 상기 초기 설정 데이터 래치회로에 전송되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서,
    상기 참조 데이터는, 상기 불량 어드레스 데이터에 대해 그 각 비트마다 상보관계에 있는 데이터인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제9항에 있어서,
    상기 참조 데이터는, 상기 불량 어드레스 데이터가 기억되는 행 또는 열의 유효성을 도시하는 식별 비트 데이터인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 메모리 셀 어레이의 초기 설정 데이터 영역에 기입되는 불량 어드레스 데이터는, "0" 데이터와 "1" 데이터의 임계치 전압의 차이가 다른 데이터 기억 영역에 비교하여 크게 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 메모리 셀 어레이의 초기 설정 데이터 영역에, 초기 설정 데이터와 같이 칩 정보가 기입되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제1항에 있어서,
    상기 메모리 셀 어레이는, 복수의 블록을 갖고, 각 블록은 복수의 워드선과 이들 워드선에 접속된 상기 복수의 메모리 셀을 포함하고,
    상기 제1 디코드 회로는, 상기 각 블록에 대응하여 배치되어, 어드레스 신호에 따라서 대응하는 블록을 선택하는 복수의 블록 디코드를 포함하고,
    상기 각 블록 디코드는, 상기 어드레스 신호를 디코드하는 제2 디코드 회로와, 상기 제2 디코드 회로에 직렬로 접속되어, 상기 제2 디코드 회로를 활성화 또는 비활성화하는 제1 스위치 소자를 포함하고,
    상기 메모리 셀 어레이의 초기 설정 데이터 영역은, 비선택상태로 유지하는 상기 블록의 어드레스를 기억하는 기억부를 포함하고,
    상기 각 블록 디코드에 설치되어, 상기 기억부로부터 공급되는 어드레스에 따라 상기 제1 스위치 소자를 오프상태로 하는 설정 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 각 블록 디코드의 상기 제2 디코드 회로에 접속되어, 상기 제1 스위치 소자가 상기 설정 회로에 의해 온 상태로 설정된 상태에서, 상기 제2 디코드 회로의 출력신호에 따라서, 대응하는 블록을 선택상태로 유지하는 유지 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제14항에 있어서,
    상기 제1 스위치 소자에 병렬접속되어, 비선택 유지 블록의 검출시에 온 상태로 되는 제2 스위치 소자,
    상기 제2 디코드 회로와 상기 설정 회로의 상호간에 접속되어, 상기 비선택유지 블록의 검출시에, 상기 설정 회로가 상기 제1 스위치 소자를 오프 상태로 설정하고 있는 경우에 있어서, 상기 제2 디코드 회로의 출력 신호 변화를 검출함으로써, 비선택 유지 블록을 검출하는 검출회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제14항에 있어서,
    상기 기억부는, 전원 투입 직후에 상기 블록 디코드에 비선택 유지 블록의 어드레스 신호를 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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