JP5337121B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
また、メモリセルに対するデータのリード動作は、可変抵抗素子に所定の電圧を印加し、可変抵抗素子を流れる電流をセンスアンプ回路においてモニターすること（具体的には、ビット線の電圧の変化を検出すること）により行う。

このような抵抗変化メモリ装置において、読み出し速度を高めるため、できるだけ多くのメモリセルを同時に読み出しの対象とすることが求められる。しかし、その場合において、誤読み出しが発生する虞がある。このように、読み出し速度の向上と誤読み出しの抑制とは両立が困難である。

特表２００２−５４１６１３号公報

本発明は、読み出し速度を向上させつつ誤読み出しを抑制することのできる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、前記制御回路は、複数の前記第１配線に同時に前記第１の電圧を印加して複数の前記メモリセルから同時にリード動作を実行する同時リード動作を実行可能に構成されると共に、前記同時リード動作において、同時に前記第１の電圧が印加される前記第１配線の数を切り替え可能に構成され、前記制御回路は、Ｍ本の前記第１配線（Ｍは自然数）を対象とした第１の同時リード動作を実行した後、その読み出し結果を判定し、その判定の結果に従って、Ｎ本の前記第１配線（Ｎ＜Ｍ、Ｎは自然数）を対象とした第２の同時リード動作を実行可能に構成されていることを特徴とする。

この発明によれば、読み出し速度を向上させつつ誤読み出しを抑制することのできる半導体記憶装置を提供することができる。

第１の実施の形態の半導体記憶装置の全体構成の一例を示すブロック図である。 図１中の１つのメモリブロックＢｌｋのレイアウトの一部の例を示す図である。 １本のワード線ＷＬに沿った複数のメモリセルＭＣを同時に読み出す場合の問題点を説明する概念図である。 第１の実施の形態の半導体記憶装置におけるデータリード動作の概要を示す概念図である。 この第１の実施の形態におけるリード動作の具体的な流れを示すフローチャートである。 本発明の第２の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の第２の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の第２の実施の形態におけるＲＯＭヒューズデータの具体的な読み出し手順を説明するフローチャートである。 本発明の第３の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の第３の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の第３の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の第３の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の第３の実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。 本発明の実施の形態の変形例を示す概念図である。 本発明の実施の形態の変形例を示す概念図である。

以下、添付した図面を参照して本発明の実施の形態について説明する。

［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、第１の実施の形態の半導体記憶装置の全体構成の一例を示すブロック図である。図２は、図１中の１つのメモリブロックＢｌｋのレイアウトの一部の例を示す図である。

第１の実施の形態に係る半導体記憶装置は、複数のメモリセルＭＣを含むメモリコア１を備えている。メモリコア１は、複数（例えば３２個）のメモリバンクＢａｎｋを配列して構成される。１つのメモリバンクＢａｎｋは、それぞれ複数（例えば８個）のメモリブロックＢｌｋを含んでいる。１つのメモリブロックＢｌｋ中には、複数（例えば２０４８本）のビット線ＢＬと、複数（例えば５１２本）のワード線ＷＬが互いに交差するように配置され、その交点にメモリセルＭＣが配置されている。メモリセルＭＣは、後述するように、抵抗変化型メモリ素子である。

図１に示すように、メモリバンクＢａｎｋには、ラッチ回路ＬＴとセンスアンプ回路ＳＡが備えられている。ラッチ回路ＬＴは、外部から供給された書き込みデータを一時保持させるためのデータ保持回路、及びセンスアンプ回路ＳＡから読み出されたデータを一時保持させるためのデータ保持回路として機能し、データ線ＤＡに接続されている。センスアンプ回路ＳＡは、図示しないカラムゲートを介して１本のビット線ＢＬと接続され、メモリセルＭＣからビット線ＢＬに出力されたセル信号を検知・増幅するとともに、その増幅信号をデータ線ＤＡに供給する機能を有する。

１つのメモリバンクＢａｎｋ中の１個のメモリブロックＢｌｋには、複数本のビット線ＢＬが配列されているにも拘わらず、それぞれ１組のラッチ回路ＬＴとセンスアンプ回路ＳＡしか備えられていない。このため、１つのメモリバンクＢａｎｋ中の８組のラッチ回路ＬＴとセンスアンプ回路ＳＡは、８個のメモリブロックＢｌｋ間で共有されている。すなわち、メモリバンクＢａｎｋ中の１つのブロックＢｌｋにおいて１カラム（８本のビット線ＢＬ）が選択された場合、これらの８個のラッチ回路ＬＴ又はセンスアンプ回路ＳＡがこの１カラムのビット線ＢＬに図示しないカラムゲートを介して接続される。このようなメモリバンクＢａｎｋが３２個備えられることにより、同時に３２×８ビット＝３２Ｂｙｔｅのデータを同時にセンスアンプ回路ＳＡに取り込むことができる。

また、この半導体記憶装置は、センスアンプ回路ＳＡからデータ線ＤＡに出力された増幅信号に対応する読み出しデータを格納する回路として、ページバッファ２を備えている。このページバッファ２は、この半導体記憶装置で規定されるページ長、例えば２ＫＢｙｔｅに対応した数のデータラッチ回路ＤＣを備えている。

通常のデータリード動作では、読み出し実行コマンドが入力されると、選択された１カラムからセンスアンプ回路ＳＡに読み出し信号が出力され、センスアンプ回路ＳＡは、読み出された信号を検知・増幅する。その後、ビジー信号が出力されている間に、センスアンプ回路ＳＡは、ラッチ回路ＬＴ、データ線ＤＡを介してページバッファ２にデータを転送する。メモリコア１内のセンスアンプ回路ＳＡの数がページバッファ２中のページ長に満たない場合には、上述のリード動作が複数回繰り返される。複数回のリード動作の繰り返しにより、ページバッファ２に１ページのデータ、または所定量のデータが満たされると、ページバッファ２はデータを外部に出力できるようになる。

データ書き込み動作では、データロードコマンドの入力に従い、１ページ分のデータがページバッファ２に格納される。その後、書き込み実行コマンドが入力されると、ビジー信号が出力され、ページバッファ２内に格納されたデータは、ラッチ回路ＬＴに所定単位ずつ転送され、選択セルに書き込まれていく。なお、ページバッファ２から各メモリバンクＢａｎｋへのデータ転送は、複数回のサイクルに分割して実行される。

また、この半導体記憶装置は、入力データバッファ３、コマンドレジスタ４、アドレスレジスタ５、データチェック制御回路６、カラム／ロウリダンダンシレジスタ７、パラメータレジスタ８、コントローラ１０、ロウ制御回路１２、及びカラム制御回路１３及び出力データバッファ１４を備えている。

入力データバッファ３は、外部から供給された書き込みデータを、ページバッファ２に転送する前に一時保持する機能を有する。出力データバッファ１４は、ページバッファ２を介して読み出されたデータを外部に出力する前に一時保持する機能を有する。コマンドレジスタ４は、外部から供給されるコマンドを一時保持する機能を有する。アドレスレジスタ５は、外部から供給されるアドレスデータを一時保持する機能を有する。

データチェック制御回路６は、外部から読み出されたデータに誤りがないか否かをＥＣＣ符号等に基づいてチェックする機能を有する。なお、ＥＣＣ符号は、データ書き込みの際に書込みデータとともにメモリセルに書き込まれてもよいし、別の周辺回路に格納されていてもよい。
カラム／ロウリダンダンシレジスタ７は、メモリコア１中の不良メモリセルのアドレス、及びその置換対象のメモリセルのアドレス等の情報を格納する機能を有する。パラメータレジスタ８は、メモリコア１から読み出された初期設定データ（ＲＯＭヒューズデータ）を格納する機能を有する。コントローラ１０は、装置全体の制御を司る。ロウ制御回路１２は、ロウアドレス信号に従ってメモリコア１中のワード線ＷＬを選択的に駆動し、各種動作に必要な電圧を供給する。カラム制御回路１３は、カラムアドレス信号に従って、メモリブロック中の任意の1カラムを選択すると共に、その１カラム中のビット線ＢＬに対し、各種動作に必要な電圧を供給する。

次に、各メモリブロックの具体的な構成を、図２を参照して説明する。ユニポーラ型の抵抗変化メモリ装置のメモリブロックＢｌｋは、図２に示すように、互いに交差するビット線ＢＬ及びワード線ＷＬの各交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣを配置して構成される。ここでは、ダイオードＤｉのアノード側につながる信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしている。また、ダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置・極性も、図示のものに限定されない。

図２に示すメモリブロックＢｌｋでは、ビット線ＢＬが図２に示すｙ方向を長手方向として配置され、またワード線ＷＬが図２に示すｘ方向を長手方向として配置される。そして、これらビット線ＢＬとワード線ＷＬの交点に単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。図２では、説明の簡単のために３本のビット線ＢＬ、３本のワード線ＷＬのみを示しているが、実際のメモリブロックＢｌｋは、例えば２０４８本のビット線ＢＬと、５１２本のワード線ＷＬが配置され、合計１ＭｂｉｔのメモリセルＭＣが配置されたものとすることができる。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含め、ビット線ＢＬとワード線ＷＬ間には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含め、ビット線ＢＬとワード線ＷＬ間にはと１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに、０．４Ｖ程度の読み出し電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプ回路にてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。図２では、１つのワード線ＷＬ＿１に沿った複数のメモリセルＭＣ＿１０、ＭＣ＿１１、ＭＣ＿１２を同時に読み出す場合を示している。この場合、ビット線ＢＬ＿０、ＢＬ＿１、ＢＬ＿２の全てに読み出し電圧Ｖ＿ｒｅａｄを与える一方、ワード線ＷＬに関しては、選択ワード線ＷＬ＿１のみを０Ｖに設定し、その他のワード線ＷＬ＿０、ＷＬ＿２には読み出し電圧Ｖ＿ｒｅａｄを与える。ここで、読み出し電圧Ｖ＿ｒｅａｄは、ダイオードＤＩの電圧降下を考慮し、１．４Ｖ程度に設定される。

図２に示すメモリブロックＢｌｋのビット線ＢＬ＿０〜ＢＬ＿２には、ＮＭＯＳトランジスタ４（４＿０〜４＿２）とＮＭＯＳトランジスタ６（６＿０〜６＿２）とがそれぞれ接続されている。ビット線ＢＬ＿０〜ＢＬ＿２は、トランジスタ４及び６により選択され、所望の動作に必要な電位に制御される。トランジスタ４＿０〜４＿２は、それぞれ信号線ＤＳＡ＿０〜ＤＳＡ＿２に接続されており、ゲートに入力される信号ＢＬＳ＿０〜ＢＬＳ＿２により制御される。また、トランジスタ６＿０〜６＿２は、信号線ＶＵＢに接続されており、ゲートに入力される信号ＢＬＵＳ＿０〜ＢＬＵＳ＿２により制御される。

信号線ＤＳＡ＿０〜ＤＳＡ＿２は、センスアンプ回路ＳＡ及びラッチ回路ＬＴに直接あるいは所定の選択スイッチを介して接続される。ビット線が選択される場合、信号線ＤＳＡ＿０〜ＤＳＡ＿２には所望の動作に必要な電圧が印加される。信号線ＶＵＢは、ビット線が非選択とされる場合に印加される電位（例えば０Ｖ）を与えるための信号線である。

同様にワード線ＷＬ＿０〜ＷＬ＿２にも、ＮＭＯＳトランジスタ５（５＿０〜５＿２）とＮＭＯＳトランジスタ７（７＿０〜７＿２）とがそれぞれ接続されている。ワード線ＷＬ＿０〜ＷＬ＿２は、トランジスタ５及び７により選択され、電位が制御される。トランジスタ５＿０〜５＿２は、それぞれ信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２に接続されており、ゲートに入力される信号ＷＬＳ＿０〜ＷＬＳ＿２により制御される。また、トランジスタ７＿０〜７＿２は、信号線ＶＵＸに接続されており、ゲートに入力される信号ＷＬＵＳ＿０〜ＷＬＵＳ＿２により制御される。

信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２はアドレス信号線の一つで、信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２のうち選択された１本に、ロウ制御回路１２から選択ワード線電圧が印加される。信号線ＶＵＸは、非選択ワード線に印加される電位を制御する信号線である。

上述のようにして１本のワード線ＷＬに沿った複数のメモリセルＭＣを同時に読み出すことは、読み出し速度の向上に繋がる。また、１つのメモリセルを選択するよりも、複数のメモリセルを１つのメモリブロック中で選択したほうが、むしろ非選択メモリセルにおける逆バイアスリーク電流が少なくすることができるので、好ましい。

しかし、複数のメモリセルを同時に選択してリード動作をする場合、メモリセルＭＣの数が増えるほど、例えば所定の電位に固定されるべきワード線ＷＬの電位が変化し（電位の浮きが生じ）、これによりメモリセルＭＣの保持データを正しく読み出すマージンが小さくなる。

この問題を、図３を用いて詳しく説明する。例えば、１つのワード線ＷＬに沿った８個のメモリセルＭＣを同時に読み出す場合において、その８個のメモリセルＭＣが全て低抵抗状態の”０”データを保持する”０”セルである場合を考える（図２（ａ））。一方、その８個のメモリセルＭＣが全て高抵抗状態の”１”データを保持する”１”セルである場合を考える（図２（ｂ））。

前者の場合、１つの”０”セルが流す電流をＩｏｎとするならば、ワード線ＷＬに流れる電流ＩはＩ＝８×Ｉｏｎとなる。一方、後者の場合には、ワード線ＷＬに流れる電流Ｉは、８ｘＩｏｆｆとなり、メモリ素子の抵抗値次第であるが非常に小さい電流値になりうる。ワード線には、図示していないが数〜数十kΩ程度の抵抗値があるため、このような電流の差はワード線電位の差を生じさせる。今、低抵抗状態の”０”セルだが高めの抵抗値を持つメモリセルを正しく読み出すことを考えると、図２(a)のように他のメモリセルによってワード線の電位が上昇する場合、ビット線の電位を高めなければ、そのメモリセルを”０”セルと読み出すことができない。そのため、十分にビット線の電位を高くする設定すると、今度は、低抵抗状態のセルが１個しかないような場合に大きなセル電流が流れるようになる、あるいは、高抵抗状態の”１”セルの中でも低抵抗側にあるメモリセルがセル電流を流しやすくなる状況が生じる。
前者は、セル電流が大きくなるので誤リセットに対するマージンが小さくなり、リードディスターブが心配される。また、後者は高抵抗状態の”１”セルが”０”セルに見えてしまう誤読み出しの可能性が高まる。
したがって、通常の読み出し動作においてはこれらのマージンを考慮して、所定の性能がでるように動作設定が最適化されることになる。しかし、次のようにROMヒューズデータをメモリセルに記憶するメモリシステムにおいて、更に読み出しデータに対して高い信頼性が必要となる場合もある。ここで、ROMヒューズデータとは、例えば、メモリシステム内の電圧調整データ・不良救済データ等を含む初期設定データのことである。ＲＯＭヒューズデータを通常のデータを格納するのと同じメモリセルに格納し電源投入直後に読み出す場合、その読み出しは通常のデータのリード動作に比べ一層正確性が要求される。なお、ＲＯＭヒューズデータは、通常のデータを格納するのと同じ形状のメモリセルに格納されるが、そのメモリセルへのアクセスは、専用の内部アドレスにより行われ、外部からは指定することができないような回路設計がなされている。

本実施の形態の半導体記憶装置は、後述する制御を行うことにより、複数メモリセルの同時読み出しを行っても誤読み出しの虞を少なくしている。
図４は、本実施の形態の半導体記憶装置におけるデータリード動作の概要を示す概念図である。図４に示すように、本実施の形態では、１カラムのデータ（ａ〜ｈ）を入出力データ線Ｉ／Ｏ０〜７を介して読み出すが、その際、コントローラ１０は、複数通り（ここでは３通りの、第１〜第３のリード動作）のリード動作を実行可能なように、カラム制御回路１３を制御する。第１〜第３のリード動作は、１カラム中で同時に読み出しを行うビット線ＢＬの数が異なっている。

読み出し実行コマンドが入力されると、カラム制御回路１３は、最初に第１のリード動作を行う。すなわち、カラム制御回路１３は、メモリブロックＢｌｋ中の１カラムを選択するとともに、その１カラム中の全ビット線（８本）に読み出し電圧Ｖ＿ｒｅａｄを与える（すなわち、トランジスタ４−１〜４−７（図２）をオンにする）。選択ワード線ＷＬには、ロウ制御回路１２により０Ｖが与えられる。これにより１カラム中の全ビット線ＢＬから同時にデータが読み出される。この場合、正確にデータが読み出せるのであれば、読み出し速度の向上の観点からは好ましいが、前述のように、ワード線ＷＬに流れる電流の変動が大きく（Ｉ＝０〜８×Ｉｃｅｌｌ）、誤読み出しの発生する可能性も高い。データチェック制御回路１１に基づいて誤読み出しが検出された場合には、第１のリード動作に変えて、第２のリード動作を行う。

第２のリード動作は、１カラムからの読み出しを、２ステップに分割して実行する。第１ステップのリード動作（Ｒｅａｄ２（１））では、選択された１カラム中のビット線ＢＬ４〜ＢＬ７のみに読み出し電圧Ｖ＿ｒｅａｄを与え、残りのビット線ＢＬ０〜ＢＬ３には０Ｖを印加する。すなわち、１カラム中の半分のビット線ＢＬのみを同時読み出しの対象とする。この１回目のリード動作Ｒｅａｄ２（１）の終了後、２回目のリード動作Ｒｅａｄ２（２）では、選択された１カラム中のビット線ＢＬ０〜ＢＬ３のみに読み出し電圧Ｖ＿ｒｅａｄを与え、残りのビット線ＢＬ４〜ＢＬ７（読み出し済み）には０Ｖを印加する。
このように、第２のリード動作では、２回のリード動作Ｒｅａｄ２（１）、Ｒｅａｄ２（２）を時間的に分割して実行する。このため、読み出し速度は第２のリード動作の半分以下となるが、選択ワード線ＷＬに流れる電流の変動幅も半分となるので、誤読み出しが生じる可能性も少なくなる。

この第２のリード動作によっても誤読み出しが発生した場合には、第３のリード動作に移行する。第３のリード動作は、１カラムからの読み出しを、４ステップに分割して実行する。１回目のリード動作（Ｒｅａｄ３（１））では、選択された１カラム中のビット線ＢＬ６〜ＢＬ７のみに読み出し電圧Ｖ＿ｒｅａｄを与え、残りのビット線ＢＬ０〜ＢＬ５には０Ｖを印加する。以後、２〜４回目のリード動作（Ｒｅａｄ３（１）〜（３））では、それぞれ２本のビット線のみに読み出し電圧を与え、他の６本のビット線には０Ｖを印加するようにして、リード動作を実行する。
このように、第３のリード動作では、１カラムに対し４回のリード動作Ｒｅａｄ３（１）〜（４）を時間的に分割して実行する。このため、読み出し速度は第１のリード動作の１／４以下となるが、選択ワード線ＷＬに流れる電流の変動幅は更に小さくなる。

図５は、この第１の実施の形態におけるリード動作の具体的な流れを示すフローチャートである。図５中、ステップＳ１１〜Ｓ１７は上述の第１のリード動作を示し、ステップＳ２１〜２７は上述の第２のリード動作を示し、ステップＳ３１〜３７は上述の第３のリード動作を示す。

第１のリード動作の実行を指示するコマンド（Ｒｅａｄ１ Ｃｏｍｍａｎｄ）が出力されると（Ｓ１１）、この第１のリード動作が開始され（Ｓ１２）、センスアンプ回路ＳＡに読み出されたデータが、ラッチ回路ＬＴ、データ線ＤＡを介してページバッファ２に転送・格納される（Ｓ１３）。その後、ページバッファ２に格納されたデータは、順次出力データバッファ１４に出力され（Ｓ１４）、データチェック制御回路１１において、ＥＣＣ符号等を用いた誤り検出・訂正の対象とされる（Ｓ１５）。その結果、許容量を超える誤りが存在し（ＥＣＣ符号では修正できない）、読み出しデータを有効なものと扱えないと判断される場合には（Ｓ１６のＮｏ）、第２のリード動作に移行する。ステップＳ２１〜Ｓ２７は、２ステップのリード動作Ｒｅａｄ２（１）、（２）が行われる点（Ｓ２２−１、Ｓ２２−２）を除き、第１のリード動作と同様である。

第２のリード動作の読み出しデータも有効でないと判断される場合には（Ｓ２６のＮｏ）、第３のリード動作に移行する。Ｓ３１〜Ｓ３７は、４ステップのリード動作Ｒｅａｄ３（１）〜（４）が行われる点（Ｓ３２−１〜４）を除き、第１のリード動作と同様である。この第３のリード動作の読み出しデータも有効でないと判断される場合には（Ｓ３６のＮｏ）、「Ｆａｉｌ」の判断がなされ、そのメモリブロックＢｌｋは不良ブロックとして扱われる。「Ｆａｉｌ」とする代わりに、同一のデータを別のカラムにも予め記憶させておくと共に、その別のカラムにアクセスして、同様のリード動作を繰り返すようにすることも可能である。なお、第２、第３のリード動作により、正しくデータが読みだされた場合において、そのデータを別のメモリセル（信頼性の高いメモリセル）に移動させ、次回のアクセスからはそのメモリセルに対するリード動作を実行するよう、コントローラ１０を構成することも可能である。これにより、次回のリード動作からは、読み出し時間を短縮することが期待できる。

[第２の実施の形態]
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を、図６〜図８を参照して説明する。装置の構成は、第１の実施の形態（図１、図２）と同様であるので、説明は省略する。また、通常のデータ読み出しの手順も第１の実施の形態と略同一である。この実施の形態は、初期設定データ（ＲＯＭヒューズデータ）の読み出し方法が、第１の実施の形態とは異なっている。

図６は、本実施の形態におけるＲＯＭヒューズデータの読み出し手順を説明する概念図である。１カラム分のＲＯＭヒューズデータ（ａ〜ｈ）を入出力データ線Ｉ／Ｏ０〜７を介して読み出す場合、コントローラ１０は、図４の第１のリード動作（図４のＲｅａｄ１）に相当するリード動作は行わず、読み出しの当初から、図４の第２のリード動作に相当するリード動作を適用する。すなわち、図６に示すように、１カラムからのＲＯＭヒューズデータの読み出しを、リード動作の開始当初から２ステップ(４ビットずつ）に分割して実行する。この２ステップのうちの１回目のリード動作（ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１））では、選択された１カラム中のビット線ＢＬ４〜ＢＬ７のみに読み出し電圧Ｖ＿ｒｅａｄを与え、残りのビット線ＢＬ０〜ＢＬ３には０Ｖを印加する。すなわち、１カラム中の半分の４本のビット線ＢＬのみを同時読み出しの対象とする。この１回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１）の終了後、２回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（２）では、選択された１カラム中のビット線ＢＬ０〜ＢＬ３のみに読み出し電圧Ｖ＿ｒｅａｄを与え、残りのビット線ＢＬ４〜ＢＬ７（１回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１）で読み出し済み）には０Ｖを印加する。

このように、ＲＯＭヒューズデータのリード動作では、その開始当初から、２回のリード動作Ｒｅａｄ２（１）、Ｒｅａｄ２（２）を時間的に分割して実行する。このため、読み出し速度は第２のリード動作の半分以下となるが、選択ワード線ＷＬに流れる電流の変動幅も半分となるので、誤読み出しが生じる可能性も少なくなる。ＲＯＭヒューズデータは、メモリの動作を規定する重要な情報であるため、一層正確なリード動作が求められ、加えて、電源投入直後の電源電圧が不安定な状態において読み出されるため、誤読み出しの可能性を十分に低くした動作にすることが望ましい。

また、図７に示すように、１カラムからのＲＯＭヒューズデータの読み出しを、リード動作の開始当初から、更に多数のステップ例えば４ステップ(２ビットずつ）に分割して実行してもよい（ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１）〜（４））。或いは、図６の２ステップのリード動作を行った後、誤り判定等を実行し、その結果に従って図７の４ステップのリード動作を行うようにすることも可能である。

図８のフローチャートを参照して、このＲＯＭヒューズデータのリード動作の具体的手順を説明する。まず、電源投入後、ＲＯＭヒューズデータのリード動作の開始を指示するトリガー信号がコントローラ１０から出力される。すると、図６又は図７の方式に従ってＲＯＭヒューズデータの読み出しが行われ、センスアンプ回路ＳＡにおいて読み出し信号を検知・増幅させる（ステップＳ４１）。増幅信号は、読み出しデータとしてセンスアンプ回路ＳＡからページバッファ２に転送される（ステップＳ４２）。次に、このページバッファ２に転送された読み出しデータは、更にデータチェック制御回路６に転送され（ステップＳ４３）、その正誤が判定される（ステップＳ４４）。読み出しデータに誤りがある場合には、ステップＳ４１に戻り、読み出し方法を変えるなどして再度リード動作が行われる。データに誤りがなかった場合には、そのデータをカラム・ロウリダンダンシレジスタ７、及びパラメータレジスタ８に転送・格納する（ステップＳ４５）。以下、全てのＲＯＭヒューズデータの格納が終了するまで、同様の動作が繰り返される（Ｓ４６）。

[第３の実施の形態]
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置を、図９〜図１１を参照して説明する。装置の構成は、第１の実施の形態（図１、図２）と同様であるので、説明は省略する。また、通常のデータ読み出しの手順も第１の実施の形態と略同一である。この実施の形態は、初期設定データ（ＲＯＭヒューズデータ）の格納形態・及び読み出し方法が、第２の実施の形態とは異なっている。

この実施の形態では、図９に示すように、ＲＯＭヒューズデータＤａｔａ１（ａ〜ｈ）を格納する一方で、その相補データＤａｔａ２（／ａ〜／ｈ）も格納している。そして、このデータＤａｔａ１、Ｄａｔａ２を同時に読み出し、データチェック制御回路６においてその排他的論理和演算を行うことで、ＲＯＭヒューズデータの正誤を判断する。１カラムのデータを、２ステップ（ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１）、（２））に分割してＲＯＭヒューズデータの読み出しをする点は、第２の実施の形態（図６）と同様である。なお、排他的論理和演算以外の論理演算を用いた判定も可能である。

図１０、図１１は、この第３の実施の形態の変形例を示す。図１０は、１カラム分のＲＯＭヒューズデータＤａｔａ１に、４ビットのデータａ，ｂ，ｃ，ｄと、その相補データである４ビットのデータ／ａ、／ｂ、／ｃ、／ｄとを記憶している。
そして、１回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１）では、ビット線ＢＬ４〜７の４ビットのデータａ、／ａ、ｂ、／ｂを読み出して、その４ビットデータの排他的論理和演算を行って、ＲＯＭヒューズデータの正誤を判断する。同様に、２回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（２）では、ビット線ＢＬ０〜３の４ビットのデータｃ、／ｃ、ｄ、／ｄを読み出して、その４ビットデータの排他的論理和演算を行って、ＲＯＭヒューズデータの正誤を判断する。

図１１は、図９と同様に、１カラム分のＲＯＭヒューズデータＤａｔａ１と、このデータＤａｔａ１の相補データＤａｔａ２を有する。ただし、ＲＯＭヒューズデータＤａｔａ１には、８ビットの全てに同じデータａが格納されており、また、ＲＯＭヒューズデータＤａｔａ２には、すべて同じデータが格納されている。読み出しの手順は、図９の例と略同様である。

図１２は、１カラム分のＲＯＭヒューズデータＤａｔａ１の半分（４ビット）のデータが全てａであり、残り半分のデータが／ａとされ、両者の間で排他的論理和演算が行われる例である。図１２では、ビット線ＢＬ７、ＢＬ６、ＢＬ３、ＢＬ２に沿ったメモリセルのデータを１回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１）において読み出して排他的論理和演算を行い、続いて２回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（２）において、残りのビット線に沿ったメモリセルのデータを読み出して排他的論理和演算を行う例を示している。これに代えて、２つのビット線単位で４回に分けてリード動作を行うことも可能である。

図１３は、１カラム分のＲＯＭヒューズデータにおいて、データａと、その相補データ／ａが交互に格納されている例を示している。この場合も、１回目のリード動作（ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（１））では、選択された１カラム中のビット線ＢＬ４〜ＢＬ７を選択し、２回目のリード動作ＲＯＭ Ｆｕｓｅ Ｒｅａｄ（２）では、選択された１カラム中のビット線ＢＬ０〜ＢＬ３を選択し、それぞれにおいて排他的論理和演算を行うことができる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
例えば、上記の実施の形態においては、一例として、図１４Ａに示すように、時刻ｔ０〜ｔ１の間だけ例えば信号ＢＬＳ＿４〜７を”Ｈ”に立ち上げて第１ステップのリード動作Ｒｅａｄ２（１）を行い、続いてその後の時刻ｔ１〜ｔ２の間に信号ＢＬＳ＿０〜３を”Ｈ”に立ち上げて第２ステップのリード動作Ｒｅａｄ２（１）を行うなど、第１ステップのリード動作Ｒｅａｄ動作２（１）と第２ステップのリード動作Ｒｅａｄ２（２）とが時間的に重複しないようにすることが可能である。時間的な重複を避けることにより、ワード線ＷＬの電位の浮きを抑制することができ、誤読み出しを抑制する観点からは、この図１４Ａのような制御方式が望ましい。
しかし、これに代えて、図１４Ｂに示すように、第１ステップのリード動作Ｒｅａｄ動作２（１）と第２ステップのリード動作Ｒｅａｄ２（２）とが、時間的に一部重複するように信号ＢＬＳを制御してもよい。すなわち、信号ＢＬＳ＿４〜７が”時刻ｔ０’で”Ｈ”に立ち上がった後時刻ｔ２’でＬ”に立ち下がるより前の時刻ｔ１’において、信号ＢＬＳ＿０〜３が”Ｈ”に立ち上がるようにしてもよい。このような制御が行われる場合、重複期間の分、読み出し時間を短縮することができる。しかし、逆に重複期間が長すぎると、誤読み出しの可能性が増加する。すなわち、重複時間が長く設定され、且つ第１ステップのリード動作Ｒｅａｄ２（１）の対象とされるメモリセルＭＣに低抵抗状態のセルが多いと、ワード線ＷＬの電位の浮きが生じ、時刻ｔ１’以降においてはセル電流ＩｃｅｌｌＡが大幅に低下し、正確なデータ判定が困難になる。時刻ｔ１’を適切に設定することにより、読み出し時間の短縮と誤読み出しの可能性の低減とを両立することが可能になる。

１・・・メモリコア、 ２・・・ページバッファ、 ３・・・入力データバッファ、 ４・・・コマンドレジスタ、 ５・・・アドレスレジスタ、 ６・・・データチェック制御回路、 ７・・・カラム／ロウリダンダンシレジスタ、 ８・・・パラメータレジスタ、 １０・・・コントローラ、 １２・・・ロウ制御回路、 １３・・・カラム制御回路、 ＭＣ・・・メモリセル、 ＬＴ・・・ラッチ回路、 ＳＡ・・・センスアンプ回路、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線。

Claims (4)

1. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
   選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路と
   を備え、
   前記制御回路は、複数の前記第１配線に同時に前記第１の電圧を印加して複数の前記メモリセルから同時にリード動作を実行する同時リード動作を実行可能に構成されると共に、前記同時リード動作において、同時に前記第１の電圧が印加される前記第１配線の数を切り替え可能に構成され、
   前記制御回路は、Ｍ本の前記第１配線（Ｍは自然数）を対象とした第１の同時リード動作を実行した後、その読み出し結果を判定し、その判定の結果に従って、Ｎ本の前記第１配線（Ｎ＜Ｍ、Ｎは自然数）を対象とした第２の同時リード動作を実行可能に構成されている
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、初期設定データについて前記同時リード動作を実行する場合において、前記通常のデータを前記同時リード動作により読み出す場合に比べて、同時に前記第１の電圧を印加する前記第１配線の数を少なくする
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記初期設定データは、第１のデータと、この第１のデータの相補データである第２データとを含み、
   制御回路は、前記第１データと前記第２データとの論理演算に基づき、前記初期設定データに関する読み出しの正誤を判断することを特徴とする請求項２記載の半導体記憶装置。
4. 前記同時リード動作の一読み出し単位において読み出される複数ビットのデータは、同一のデータを含むことを特徴とする請求項１記載の半導体記憶装置。

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