KR20200131047A

KR20200131047A - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR20200131047A
Application number: KR1020190055761A
Authority: KR
Inventors: 안성호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-05-13
Filing date: 2019-05-13
Publication date: 2020-11-23
Also published as: CN111933204B; CN111933204A; US11132148B2; US20200363992A1

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 동작 정보 저장부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 저장된 설정 정보에 대한 리드 동작을 수행한다. 상기 동작 정보 저장부는 상기 설정 정보를 저장한다. 상기 제어 로직은 상기 주변 회로의 리드 동작 및 상기 동작 정보 저장부의 저장 동작을 제어한다. 상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 적어도 일부 중첩되도록, 상기 주변 회로 및 상기 동작 정보 저장부를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.

본 발명의 일 실시 예는 동작 속도가 향상된 반도체 메모리 장치를 제공한다.

본 발명의 다른 실시 예는 속도가 향상된 반도체 메모리 장치의 동작 방법을 제공한다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 동작 정보 저장부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 저장된 설정 정보에 대한 리드 동작을 수행한다. 상기 동작 정보 저장부는 상기 설정 정보를 저장한다. 상기 제어 로직은 상기 주변 회로의 리드 동작 및 상기 동작 정보 저장부의 저장 동작을 제어한다. 상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 적어도 일부 중첩되도록, 상기 주변 회로 및 상기 동작 정보 저장부를 제어한다.

일 실시 예에서, 상기 메모리 셀 어레이는 사용자 영역 및 예비 영역을 포함할 수 있다. 이 경우, 상기 설정 정보는 상기 예비 영역에 저장될 수 있다.

일 실시 예에서, 상기 설정 정보는 초기화 동작 동안 상기 동작 정보 저장부에 저장될 수 있다.

일 실시 예에서, 상기 복수의 메모리 셀들은 불휘발성 메모리 셀들로 구성되고, 상기 동작 정보 저장부는 휘발성 메모리로 구성될 수 있다.

일 실시 예에서, 상기 제어 로직은, 상기 동작 정보 저장부가 상기 제1 설정 정보를 저장하기 시작한 시점으로부터 미리 결정된 대기 기간이 지난 이후에, 상기 주변 회로가 상기 제2 설정 정보를 리드하기 위한 리드 동작을 시작하도록, 상기 동작 정보 저장부 및 상기 주변 회로를 제어할 수 있다.

일 실시 예에서, 상기 설정 정보 중 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장된 이후에, 상기 제1 설정 정보를 저장하는 상기 저장 구간과 상기 제2 설정 정보를 리드하는 상기 리드 구간이 적어도 일부 중첩되도록 상기 저장 동작 및 리드 동작이 수행될 수 있다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 동작 정보 저장부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 저장된 설정 정보에 대한 리드 동작을 수행한다. 상기 동작 정보 저장부는 상기 설정 정보를 저장한다. 상기 제어 로직은 상기 주변 회로의 리드 동작 및 상기 동작 정보 저장부의 저장 동작을 제어한다. 상기 제어 로직은, 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되었는지 여부에 기초하여, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간을 선택적으로 중첩시키도록, 상기 주변 회로 및 상기 동작 정보 저장부를 제어한다.

일 실시 예에서, 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되지 않은 경우, 상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 중첩되지 않도록, 상기 동작 정보 저장부 및 상기 주변 회로의 동작을 제어할 수 있다.

일 실시 예에서, 상기 제어 로직은, 상기 제1 설정 정보가 상기 동작 정보 저장부에 저장된 이후에, 상기 제2 설정 정보의 리드 동작을 시작하도록 상기 주변 회로를 제어할 수 있다.

일 실시 예에서, 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장된 경우, 상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 중첩되도록, 상기 동작 정보 저장부 및 상기 주변 회로의 동작을 제어할 수 있다.

일 실시 예에서, 상기 제어 로직은, 상기 제1 설정 정보가 상기 동작 정보 저장부에 저장되기 시작한 시점으로부터 미리 결정된 대기 기간이 도과한 이후에 상기 제2 설정 정보의 리드 동작을 시작하도록 상기 주변 회로를 제어할 수 있다.

일 실시 예에서, 상기 주변 회로는 상기 메모리 셀 어레이에 저장된 데이터를 리드하도록 구성되는 읽기 및 쓰기 회로, 및 상기 메모리 셀 어레이로부터 리드된 데이터를 임시 저장하도록 구성되는 데이터 출력 회로를 포함할 수 있다.

본 발명의 또 다른 실시 예에 따라, 메모리 셀 어레이, 데이터 입출력 회로 및 동작 정보 저장부를 포함하는 반도체 메모리 장치를 동작하는 방법은, 상기 메모리 셀 어레이로부터 리드된 데이터를 상기 동작 정보 저장부에 저장하는 데이터 저장 구간과 상기 메모리 셀 어레이로부터 후속 데이터를 리드하는 데이터 리드 구간을 분리하는 제1 리드 방식에 의해, 상기 메모리 셀 어레이의 예비 영역에 저장된 설정 정보를 리드하여 상기 동작 정보 저장부에 저장하는 제1 저장 단계, 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되었는지 여부를 판단하는 단계, 및 상기 판단 결과에 기초하여, 상기 제1 방식 또는 상기 데이터 저장 구간과 상기 데이터 리드 구간을 적어도 일부 중첩 시키는 제2 리드 방식에 의해, 상기 메모리 셀 어레이의 예비 영역에 저장된 설정 정보를 리드하여 상기 동작 정보 저장부에 저장하는 제2 저장 단계를 포함한다.

일 실시 예에서, 상기 제1 저장 단계는, 제1 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계, 상기 제1 설정 정보를 상기 동작 정보 저장부에 저장하는 단계 및 상기 제1 설정 정보가 상기 동작 정보 저장부에 저장된 이후에, 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 판단 결과 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되지 않은 경우, 상기 제2 저장 단계는, 제3 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계, 상기 제3 설정 정보를 상기 동작 정보 저장부에 저장하는 단계 및 상기 제3 설정 정보가 상기 동작 정보 저장부에 저장된 이후에, 제4 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 판단 결과 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장된 경우, 상기 제2 저장 단계는, 제3 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계, 상기 제3 설정 정보를 상기 동작 정보 저장부에 저장하는 동작을 시작하는 단계, 미리 결정된 대기 기간이 도과하였는지 여부를 판단하는 단계 및 상기 대기 기간이 도과한 경우, 제4 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 동작을 시작하는 단계를 포함할 수 있다.

본 발명의 일 실시 예에 의하면, 동작 속도가 향상된 반도체 메모리 장치를 제공할 수 있다.

본 발명의 다른 실시 예에 의하면, 속도가 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.

도 1은 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 2의 메모리 셀 어레이(110)의 저장 영역을 나타내는 도면이다.
도 8은 도 7의 예비 영역(113)을 나타내는 도면이다.
도 9는 도 2의 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 10은 일반적인 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13은 도 12의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 14는 도 12의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다.
도 15는 도 2의 반도체 메모리 장치를 포함하는 저장 장치의 일 실시 예를 보여주는 블록도이다.
도 16은 도 15의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 17는 도 16을 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.

도 1은 저장 장치를 나타내는 블록도이다.

도 1을 참조하면, 저장 장치(10)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(10)는 호스트(300)와 통신한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1, BLK2, …, BLKz)을 포함한다. 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.

도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.

도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150), 데이터 입출력 회로(160) 및 동작 정보 저장부(170)를 포함한다.

메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.

메모리 셀 어레이(110)는 사용자 영역과 예비 영역을 포함할 수 있다. 상기 사용자 영역에는 호스트(300)로부터 수신된 사용자 데이터가 저장될 수 있다. 한편, 상기 예비 영역에는 반도체 메모리 장치(100)의 동작에 필요한 데이터가 저장될 수 있다. 상기 예비 영역은 "캠(Content Addressable Memory, CAM) 영역"으로도 지칭될 수 있다. 상기 캠 영역은 적어도 하나의 메모리 블록에 포함되는 복수의 메모리 셀들을 포함할 수 있다. 캠 영역에 해당하는 메모리 블록은 캠 블록일 수 있다. 캠 블록과 메모리 블록은 동일한 구조를 가질 수 있다. 캠 영역에는 반도체 메모리 장치(100)의 설정 정보들이 저장될 수 있다.

구체적으로 캠 영역에는 데이터 입출력 동작과 관련하여 설정된 조건들이나 기타 정보들이 저장될 수 있다. 실시 예에서, 캠 영역에는 읽기/쓰기 실시 횟수(P/E Cycle), 불량 컬럼 어드레스, 불량 블록 어드레스 정보가 저장될 수 있다. 일 실시 예에서, 캠 영역에는 반도체 메모리 장치(100)가 동작하기 위해 필요한 옵션 정보, 예를 들면 프로그램 전압 정보와, 읽기 전압 정보, 소거 전압 정보 또는 셀의 게이트 산화막 두께 정보 등이 저장될 수 있다. 일 실시 예에서, 캠 영역에는 리페어 정보가 저장될 수 있다. 반도체 메모리 장치(100)에 전원이 공급되면, 캠 영역에 저장된 정보들은 읽기 및 쓰기 회로(130)에 의해 독출되고, 데이터 입출력 회로(160)를 거쳐 동작 정보 저장부(170)에 저장될 수 있다. 제어 로직(140)은 동작 정보 저장부(170)에 저장된 정보에 따라 설정된 조건으로 메모리 셀 어레이(110)에 대한 제반 동작을 수행하도록 주변 회로들, 예를 들어 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 데이터 입출력 회로(160)를 제어할 수 있다. 메모리 셀 어레이(110)의 사용자 영역 및 예비 영역에 대해서는 도 7을 참조하여 후술하기로 한다.

어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.

어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.

반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 동작 시, 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 리드 제어 신호(CTR_R)에 응답하여 동작한다.

읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 데이터 입출력 회로(160)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(PB1~PBm) 이외에도 열 선택 회로 등을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150), 데이터 입출력 회로(160) 및 동작 정보 저장부(170)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation), 쓰기 동작(write operation) 또는 소거 동작(erase operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.

전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 도 2에는 도시되지 않았으나, 전압 생성부(150)는 프로그램 동작에 사용되는 프로그램 전압 또는 소거 동작에 사용되는 소거 전압 등을 생성할 수 있다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.

데이터 입출력 회로(160)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(160)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(160)는 읽기 동작 시, 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 데이터 입출력 회로(160)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 즉, 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 데이터 입출력 회로(160)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 주변 회로로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.

동작 정보 저장부(170)는 반도체 메모리 장치(100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 셀 어레이(110)의 예비 영역에 저장된 설정 정보가 동작 정보 저장부(170)에 저장될 수 있다. 동작 정보 저장부(170)는 레지스터와 같은 휘발성 메모리로 구성될 수 있으며, 따라서 반도체 메모리 장치(100)에 전원이 공급되지 않는 동안에는 데이터를 저장할 수 없다.

이에 따라, 반도체 메모리 장치(100)가 턴-온되는 경우, 메모리 셀 어레이(110)의 예비 영역에 저장되어 있던 설정 정보(PRM)가 리드되어 동작 정보 저장부(170)에 저장될 수 있다. 이 과정에서, 제어 로직(140)은 리드 제어 신호(CTR_R)를 통해 읽기 및 쓰기 회로(130)의 데이터 리드 동작을 제어할 수 있다. 또한, 제어 로직(140)은 데이터 출력 제어 신호(ENB_D)를 통해 데이터 입출력 회로(160)의 데이터 출력 동작을 제어할 수 있다. 동작 정보 저장부(170)에 저장된 설정 정보(PRM)는 제어 로직(140)으로 전달되어 반도체 메모리 장치(100)의 동작에 이용될 수 있다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 초기화 동작 중에 설정 정보(PRM)의 리드 구간과 저장 구간을 중첩시킨다. 이에 따라, 반도체 메모리 장치(100)의 초기화 시간을 줄일 수 있으며, 결과적으로 반도체 메모리 장치(100)의 동작 속도가 향상된다.

도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.

도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.

도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.

도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.

동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

도 7은 도 2의 메모리 셀 어레이(110)의 저장 영역을 나타내는 도면이다.

도 7을 참조하면, 메모리 셀 어레이(110)는 사용자 영역(111) 및 예비 영역(113)을 포함할 수 있다. 사용자 영역(111)에는 호스트(300)로부터 수신한 사용자 데이터가 저장될 수 있다. 전술한 바와 같이, 예비 영역(113)에는 반도체 메모리 장치(100)의 동작에 필요한 데이터가 저장될 수 있다. 상기 예비 영역은 "캠(Content Addressable Memory, CAM) 영역"으로도 지칭될 수 있다. 상기 캠 영역은 적어도 하나의 메모리 블록에 포함되는 복수의 메모리 셀들을 포함할 수 있다. 캠 영역에 해당하는 메모리 블록은 캠 블록일 수 있다. 캠 블록과 메모리 블록은 동일한 구조를 가질 수 있다. 캠 영역에는 반도체 메모리 장치(100)의 설정 정보들이 저장될 수 있다.

도 8은 도 7의 예비 영역(113)을 나타내는 도면이다.

도 8을 참조하면, 예비 영역(113)은 복수의 저장 영역들을 포함할 수 있다. 보다 구체적으로, 예비 영역(113)은 제1 정보 저장 영역 내지 제N 정보 저장 영역을 포함할 수 있다. 각 저장 영역에 저장되어 있는 정보들은 읽기 및 쓰기 회로(130)에 의해 리드 되어 데이터 입출력 회로(160)를 통해 동작 정보 저장부(170)로 전달될 수 있다.

예비 영역(113)의 각 정보 저장 영역은 페이지 단위로 구분될 수 있다. 예를 들어, 제1 정보 저장 영역은 제1 페이지에 대응하고, 제2 정보 저장 영역은 제2 페이지에 대응할 수 있다. 제N 정보 저장 영역은 제N 페이지에 대응할 수 있다.

도 9는 도 2의 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.

도 9를 참조하면, 예비 영역(113)에 저장된 데이터가 동작 정보 저장부(170)에 저장되는 동작을 설명하기 위한 블록도가 도시되어 있다. 설명의 편의를 위해, 도 9에서는 도 2의 반도체 메모리 장치(100) 중 일부 구성만을 도시하였다. 즉, 도 2에 도시된 구성 요소들 중, 메모리 셀 어레이(110)의 예비 영역(113), 읽기 및 쓰기 회로(130), 제어 로직(140), 데이터 입출력 회로(160) 및 동작 정보 저장부(170)만이 도 9에 도시되어 있으며, 다른 구성요소들의 도시는 생략되었다. 도 9에 도시된 바와 같이, 동작 정보 저장부(170)는 제1 내지 제N 레지스터를 포함할 수 있다.

반도체 메모리 장치(100)가 턴-오프 상태에서 턴-온 상태로 전환되는 경우, 예비 영역(113)에 저장되어 있는 설정 정보가 리드되어 동작 정보 저장부(170)에 저장된다. 이 과정에서, 제어 로직(140)은 리드 제어 신호(CTR_R)를 통해 읽기 및 쓰기 회로(130)의 리드 동작을 제어 한다. 읽기 및 쓰기 회로(130)는 리드 제어 신호(CTR_R)에 기초하여, 메모리 셀 어레이(110)의 예비 영역(113)에 저장되어 있는 설정 정보(PRMi)를 순차적으로 리드하여 데이터 입출력 회로(160)로 전달한다. 읽기 및 쓰기 회로(130)로부터 리드된 설정 정보(PRMi)는 데이터 입출력 회로(160)에 저장된다. 제어 로직(140)은 데이터 출력 제어 신호(ENB_D)를 통해 데이터 입출력 회로(160)의 데이터 출력 동작 및 동작 정보 저장부(170)의 데이터 저장 동작을 제어한다. 보다 구체적으로, 제어 로직(140)으로부터 출력되는 데이터 출력 제어 신호(ENB_D)에 기초하여 데이터 입출력 회로(160)는 저장된 설정 정보(PRMi)를 데이터 버스(D_BUS)로 출력한다. 한편, 데이터 출력 제어 신호(ENB_D)에 기초하여, 동작 정보 저장부(170)는 데이터 버스(D_BUS)로 출력되는 설정 정보(PRMi)를 저장한다. 실시 예에 따라, 예비 영역(113)의 제1 정보 저장 영역 내지 제N 정보 저장 영역에 저장되어 있는 설정 정보들은 동작 정보 저장부(170)의 제1 내지 제N 레지스터에 각각 저장될 수 있다.

도 10은 일반적인 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.

도 10을 참조하면, 반도체 메모리 장치의 레디비지 신호(RB), 리드 제어 신호(CTR_R), 데이터 출력 제어 신호(ENB_D) 및 데이터 버스(D_BUS)의 타이밍도가 도시되어 있다. 레디비지 신호(RB)는 레디비지 핀(미도시)을 통해 반도체 메모리 장치(100)로부터 컨트롤러(200)로 출력되는 신호로서, 반도체 메모리 장치(100)가 현재 레디 상태인지 비지 상태인지를 나타내는 신호이다. 예시적으로, 레디비지 신호(RB)가 로직-하이 상태인 경우, 컨트롤러(200)는 반도체 메모리 장치(100)가 현재 레디 상태임을 알 수 있다. 한편, 레디비지 신호(RB)가 로직-로우 상태인 경우, 컨트롤러(200)는 반도체 메모리 장치(100)가 현재 비지 상태임을 알 수 있다. 도 10에서는 반도체 메모리 장치(100)가 레디 상태인 경우 레디비지 신호가 로직-하이 상태이고, 반도체 메모리 장치(100)가 비지 상태인 경우 레디비지 신호가 로직-로우 상태인 실시 예가 도시되어 있다. 그러나, 실시 예에 따라 반도체 메모리 장치(100)가 레디 상태인 경우 레디비지 신호가 로직-로우 상태이고, 반도체 메모리 장치(100)가 비지 상태인 경우 레디비지 신호가 로직-하이 상태가 되도록 구성될 수도 있다.

반도체 메모리 장치(100)가 턴-온된 경우 초기화를 위해 예비 영역(113)에 저장되어 있는 설정 정보들을 동작 정보 저장부로 읽어들일 필요가 있다. 이를 위해, 시간(t0)에서 초기화 동작이 시작된다. 보다 구체적으로, 시간(t0)에서 레디비지 신호가 로직-로우 상태로 변경되고, 리드 제어 신호(CTR_R)가 로직-하이 상태로 활성화된다.

활성화되는 리드 제어 신호(CTR_R)에 따라, 기간(t0~t1) 동안 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 예비 영역(113)에서 제1 설정 정보(PRM1)를 리드한다. 일 실시 예에서, 제1 설정 정보(PRM1)는 예비 영역(113)의 제1 정보 저장 영역에 저장되어 있을 수 있다. 기간(t0~t1)은 제1 설정 정보(PRM1)를 리드하여 데이터 입출력 회로(160)에 저장하는데 소요되는 시간일 수 있다.

시간(t1)에서 제1 설정 정보(PRM1)가 모두 리드되어 데이터 입출력 회로(160)에 저장되면, 리드 제어 신호(CTR_R)는 로직-로우 상태로 비활성화되고, 데이터 출력 제어 신호(ENB_D)가 로직-하이 상태로 활성화된다. 기간(t1~t2) 동안, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 데이터 입출력 회로(160)는 데이터 버스(D_BUS)로 제1 설정 정보(PRM1)를 출력한다. 제1 설정 정보(PRM1)는 복수의 비트들(A1~Am)로 구성될 수 있다. 한편, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 동작 정보 저장부(170)는 데이터 버스(D_BUS)로 출력되는 제1 설정 정보(PRM1)를 저장할 수 있다. 일 실시 예에서, 동작 정보 저장부(170)의 제1 레지스터에 제1 설정 정보(PRM1)가 저장될 수 있다.

시간(t2)에 제1 설정 정보(PRM1)의 저장이 완료되면, 제2 설정 정보(PRM2)를 리드하기 위해 리드 제어 신호(CTR_R)가 로직-하이 상태로 활성화된다.

활성화되는 리드 제어 신호(CTR_R)에 따라, 기간(t2~t3) 동안 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 예비 영역(113)에서 제2 설정 정보(PRM2)를 리드한다. 시간(t3)에서 제2 설정 정보(PRM2)가 모두 리드되어 데이터 입출력 회로(160)에 저장되면, 리드 제어 신호(CTR_R)는 로직-로우 상태로 비활성화되고, 데이터 출력 제어 신호(ENB_D)가 로직-하이 상태로 활성화된다. 기간(t3~t4) 동안, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 데이터 입출력 회로(160)는 데이터 버스(D_BUS)로 제2 설정 정보(PRM2)를 출력한다. 제2 설정 정보(PRM2)는 복수의 비트들(B1~Bm)로 구성될 수 있다. 한편, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 동작 정보 저장부(170)는 데이터 버스(D_BUS)로 출력되는 제2 설정 정보(PRM2)를 저장할 수 있다. 일 실시 예에서, 동작 정보 저장부(170)의 제2 레지스터에 제2 설정 정보(PRM2)가 저장될 수 있다.

이와 같은 방식으로, 제3 설정 정보(PRM3) 내지 제N 설정 정보(PRMN) 또한 동작 정보 저장부(170)에 저장될 수 있다. 시간(t8)에서 제1 내지 제N 설정 정보(PRM1~PRMN)가 모두 동작 정보 저장부(170)에 저장되면, 반도체 메모리 장치(100)의 초기화가 완료될 수 있다. 이에 따라, 시간(t8)에서 레디비지 신호(RB)가 로직-하이 상태로 변경된다.

도 10에서, 반도체 메모리 장치(100)의 초기화를 위해 기간(t0~t8)만큼의 초기화 시간(tRST0)이 소요된다. 예비 영역(113)에 저장되어 있는 설정 정보들(PRM1~PRMN)을 동작 정보 저장부(170)에 저장하기 위해, 설정 정보의 리드 구간과 설정 정보의 저장 구간이 분리될 수 있다.

보다 구체적으로, 도 10의 예시에서 제1 설정 정보(PRM1)의 리드 구간은 기간(t0~t1)이고, 제1 설정 정보(PRM1)의 저장 구간은 기간(t1~t2)이다. 한편, 제2 설정 정보(PRM2)의 리드 구간은 기간(t2~t3)이고, 제2 설정 정보(PRM2)의 저장 구간은 기간(t3~t4)이다. 이와 같은 방식으로, 설정 정보의 리드 구간들은 설정 정보의 저장 구간들과 중첩되지 않으며, 시간적으로 분리될 수 있다. 설정 정보의 리드가 완료된 이후에 리드된 설정 정보를 저장하기 시작하고, 설정 정보가 저장된 이후에 다음 설정 정보를 리드하기 시작한다. 이에 따라, 반도체 메모리 장치(100)의 초기화 과정에서 설정 정보들을 안정적으로 동작 정보 저장부(170)에 저장할 수 있다. 다만 이 경우, 상대적으로 긴 초기화 시간(tRST0)이 소요되며, 이는 반도체 메모리 장치(100)의 동작 속도를 낮추는 요인이 될 수 있다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 적어도 일부 구간에서 설정 정보의 리드 구간과 저장 구간을 중첩시킨다. 이에 따라, 반도체 메모리 장치(100)의 초기화 시간을 줄일 수 있으며, 결과적으로 반도체 메모리 장치(100)의 동작 속도가 향상된다.

도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.

도 11을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 레디비지 신호(RB), 리드 제어 신호(CTR_R), 데이터 출력 제어 신호(ENB_D) 및 데이터 버스(D_BUS)의 타이밍도가 도시되어 있다. 이하 설명에서는 도 10의 설명과 중복되는 사항은 생략하기로 한다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)가 턴-온된 경우, 초기화를 위해 예비 영역(113)에 저장되어 있는 설정 정보들을 동작 정보 저장부로 읽어들일 필요가 있다. 이를 위해, 시간(t10)에서 초기화 동작이 시작된다. 보다 구체적으로, 시간(t10)에서 레디비지 신호가 로직-로우 상태로 변경되고, 리드 제어 신호(CTR_R)가 로직-하이 상태로 활성화된다.

활성화되는 리드 제어 신호(CTR_R)에 따라, 기간(t10~t11) 동안 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 예비 영역(113)에서 제1 설정 정보(PRM1)를 리드한다. 일 실시 예에서, 제1 설정 정보(PRM1)는 예비 영역(113)의 제1 정보 저장 영역에 저장되어 있을 수 있다. 기간(t10~t11)은 제1 설정 정보(PRM1)를 리드하여 데이터 입출력 회로(160)에 저장하는데 소요되는 시간일 수 있다.

시간(t11)에서 제1 설정 정보(PRM1)가 모두 리드되어 데이터 입출력 회로(160)에 저장되면, 리드 제어 신호(CTR_R)는 로직-로우 상태로 비활성화되고, 데이터 출력 제어 신호(ENB_D)가 로직-하이 상태로 활성화된다. 기간(t11~t12) 동안, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 데이터 입출력 회로(160)는 데이터 버스(D_BUS)로 제1 설정 정보(PRM1)를 출력한다. 제1 설정 정보(PRM1)는 복수의 비트들(A1~Am)로 구성될 수 있다. 한편, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 동작 정보 저장부(170)는 데이터 버스(D_BUS)로 출력되는 제1 설정 정보(PRM1)를 저장할 수 있다. 일 실시 예에서, 동작 정보 저장부(170)의 제1 레지스터에 제1 설정 정보(PRM1)가 저장될 수 있다.

시간(t12)에 제1 설정 정보(PRM1)의 저장이 완료되면, 제2 설정 정보(PRM2)를 리드하기 위해 리드 제어 신호(CTR_R)가 로직-하이 상태로 활성화된다.

활성화되는 리드 제어 신호(CTR_R)에 따라, 기간(t12~t13) 동안 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 예비 영역(113)에서 제2 설정 정보(PRM2)를 리드한다. 시간(t13)에서 제2 설정 정보(PRM2)가 모두 리드되어 데이터 입출력 회로(160)에 저장되면, 리드 제어 신호(CTR_R)는 로직-로우 상태로 비활성화되고, 데이터 출력 제어 신호(ENB_D)가 로직-하이 상태로 활성화된다.

기간(t10~t13) 동안, 제1 설정 정보(PRM1)를 리드 및 저장하고, 제2 설정 정보(PRM2)를 리드하는 동작은 도 10의 기간(t0~t3) 동안의 동작과 실질적으로 동일하게 수행될 수 있다.

이후 기간(t13~t15) 동안, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 데이터 입출력 회로(160)는 데이터 버스(D_BUS)로 제2 설정 정보(PRM2)를 출력하고, 동작 정보 저장부(170)는 데이터 버스(D_VUS)로 출력되는 제2 설정 정보(PRM2)를 저장한다. 제2 설정 정보(PRM2)가 동작 정보 저장부(170)에 저장되는 시간(t15)에서, 데이터 출력 제어 신호(ENB_D)가 비활성화될 수 있다.

한편, 시간(t13)으로부터 미리 결정된 대기 기간(T0)이 도과한 시간(t14)에서 리드 제어 신호(CTR_R)가 활성화된다. 활성화되는 리드 제어 신호(CTR_R)에 따라, 기간(t14~t16) 동안 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 예비 영역(113)에서 제3 설정 정보(PRM3)를 리드한다.

도 11에서, 시간(t14)은 제2 설정 정보(PRM2)의 저장이 완료되는 시간(t15)보다 앞선 시점이다. 이에 따라, 기간(t14~t15)에서 제2 설정 정보(PRM2)를 동작 정보 저장부(170)에 저장하는 동작과 제3 설정 정보(PRM3)를 예비 영역(113)으로부터 리드하는 동작이 동시에 수행된다. 즉, 제2 설정 정보(PRM2)를 동작 정보 저장부(170)에 저장하는 동작이 완료되기 이전에, 제3 설정 정보(PRM3)를 예비 영역(113)으로부터 리드하는 동작이 시작된다.

이후, 시간(t16)에서 제3 설정 정보(PRM3)의 리드 동작이 완료되면, 데이터 출력 제어 신호(ENB_D)가 활성화된다. 기간(t16~t18) 동안, 활성화되는 데이터 출력 제어 신호(ENB_D)에 응답하여, 데이터 입출력 회로(160)는 데이터 버스(D_BUS)로 제3 설정 정보(PRM3)를 출력하고, 동작 정보 저장부(170)는 데이터 버스(D_VUS)로 출력되는 제3 설정 정보(PRM3)를 저장한다. 제3 설정 정보(PRM3)가 동작 정보 저장부(170)에 저장되는 시간(t18)에서, 데이터 출력 제어 신호(ENB_D)가 비활성화될 수 있다.

한편, 시간(t16)으로부터 미리 결정된 대기 기간(T0)이 도과한 시간(t17)에서 리드 제어 신호(CTR_R)가 활성화된다. 활성화되는 리드 제어 신호(CTR_R)에 따라, 기간(t17~t19) 동안 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 예비 영역(113)에서 제4 설정 정보(PRM4)를 리드한다.

이와 같은 방식으로, 제4 설정 정보(PRM4) 내지 제N 설정 정보(PRMN) 또한 동작 정보 저장부(170)에 저장될 수 있다. 시간(t23)에서 제1 내지 제N 설정 정보(PRM1~PRMN)가 모두 동작 정보 저장부(170)에 저장되면, 반도체 메모리 장치(100)의 초기화가 완료될 수 있다. 이에 따라, 시간(t23)에서 레디비지 신호(RB)가 로직-하이 상태로 변경된다.

도 11에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 리드 완료된 설정 정보를 동작 정보 저장부(170)에 저장하는 동안, 그 다음 순서의 설정 정보를 예비 영역(113)으로부터 리드하는 동작을 시작할 수 있다. 이 경우, 설정 정보의 리드 완료 시점으로부터 미리 결정된 대기 기간(T0)이 도과하면, 설정 정보의 저장 동작이 완료되었는지 여부와 무관하게 다음 설정 정보를 리드하기 시작한다.

이와 같은 방식으로, 설정 정보의 리드 구간들 중 일부가 설정 정보의 저장 구간들 중 일부와 중첩될 수 있다. 설정 정보의 리드 구간과 저장 구간을 일부 중첩시킴으로써, 반도체 메모리 장치(100)의 초기화 시간(tRST1)을 줄일 수 있다. 따라서 도 10과 도 11을 비교하면, 도 10의 초기화 시간(tRST0)보다 도 11의 초기화 시간(tRST1)이 상대적으로 짧을 것이다. 이에 따라 보다 짧은 초기화 시간(tRST1)을 통해 반도체 메모리 장치(100)를 초기화할 수 있으며, 결과적으로 반도체 메모리 장치(100)의 동작 속도가 향상된다.

도 11을 참조하면, 제1 설정 정보(PRM1)를 동작 정보 저장부(170)에 저장하는 동안 제2 설정 정보(PRM2)에 대한 리드 동작을 시작하지 않는다. 이후 제2 설정 정보(PRM2)를 동작 정보 저장부(170)에 저장하는 동안 제3 설정 정보(PRM3)에 대한 리드 동작을 시작한다. 이와 같이, 일 실시 예에서 제1 설정 정보(PRM1)의 저장 구간(t11~t12)과 제2 설정 정보(PRM2)의 리드 구간(t12~t13)은 중첩되지 않도록 하고, 이후부터 제2 설정 정보(PRM2)의 저장 구간(t13~t15)과 제3 설정 정보(PRM3)의 리드 구간(t14~t16)을 일부 중첩시키도록 구성할 수 있다. 많은 경우에, 제1 설정 정보(PRM1)는 메모리 셀 어레이(110)를 리드하기 위한 리드 동작과 관련된 설정값들을 포함할 수 있다. 리드 동작과 관련된 설정값은, 예를 들어 리드 전압 정보 등을 포함할 수 있다.

리드 동작과 관련된 설정값들을 동작 정보 저장부(170)에 저장하기 전에는 반도체 메모리 장치(100)의 리드 동작이 불안정할 수 있다. 따라서, 리드 동작과 관련된 설정값들을 동작 정보 저장부(170)에 저장하기 이전(예: t10~t12)에는 설정 정보의 저장 동작과 다음 설정 정보의 리드 구간을 중첩시키지 않음으로써 안정적인 반도체 메모리 장치의 초기화를 진행할 수 있다. 이후 리드 동작과 관련된 설정값들을 동작 정보 저장부(170)에 저장한 이후(예: t12~t23)에는 설정 정보의 저장 동작과 다음 설정 정보의 리드 구간을 적어도 일부 중첩시킴로써 반도체 메모리 장치의 초기화를 보다 빠르게 진행할 수 있다.

도 11에는 리드 동작과 관련된 설정값들이 제1 설정 정보(PRM1)에 포함되는 실시 예가 도시되어 있다. 실시 예에 따라, 리드 동작은 제3 설정 정보(PRM3)에 포함될 수도 있다. 이 경우, 제3 설정 정보(PRM3)가 동작 정보 저장부(170)에 저장되기 이전에는 설정 정보의 저장 구간과 다음 설정 정보의 리드 구간을 중첩시키지 않을 수 있다. 제3 설정 정보(PRM3)가 동작 정보 저장부(170)에 저장된 이후에는 설정 정보의 저장 구간과 다음 설정 정보의 리드 구간을 적어도 일부 중첩시킬 수 있다.

도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.

도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 반도체 메모리 장치의 초기화를 시작하는 단계(S110), 제1 리드 방식에 의해, 메모리 셀 어레이(110)의 예비 영역(113)에 저장된 설정 정보를 리드하여 동작 정보 저장부에 저장하는 단계(S130), 리드 동작 옵션 정보가 동작 정보 저장부에 저장 완료되었는지 여부를 판단하는 단계(S150) 및 제2 리드 방식에 의해, 메모리 셀 어레이(110)의 예비 영역(113)에 저장된 설정 정보를 리드하여 동작 정보 저장부에 저장하는 단계(S170)를 포함한다.

반도체 메모리 장치(100)에 전원이 공급되기 시작하면, 반도체 메모리 장치의 초기화 동작이 시작된다(S110). 이에 따라 반도체 메모리 장치(100)는 레디비지 신호(RB)를 로직-로우 상태로 변경하고, 메모리 셀 어레이(110)의 예비 영역(113)에 저장된 설정 정보들을 리드하기 시작할 수 있다.

단계(S130)에서는 "제1 리드 방식"에 의하여 예비 영역(113)에 저장된 설정 정보(PRM)들을 리드하여 동작 정보 저장부에 저장한다. 제1 리드 방식은, 리드된 설정 정보를 동작 정보 저장부(170)에 저장하는 저장 구간과, 다음 설정 정보를 리드하는 리드 구간을 중첩시키지 않는 방식을 의미할 수 있다. 이에 따라, 도 11의 기간(t10~t12)에서와 같이, 설정 정보의 저장 구간과 리드 구간이 중첩되지 않으며, 시간적으로 분리된다.

단계(S150)에서, 리드 동작 옵션 정보가 동작 정보 저장부에 저장 완료되었는지 여부를 판단한다. 리드 동작 옵션 정보는 리드 동작과 관련된 설정값일 수 있다. 전술한 바와 같이, 리드 동작과 관련된 설정값인 리드 동작 옵션 정보가 동작 정보 저장부(170)에 저장되기 이전에는, 반도체 메모리 장치(100)의 안정적인 초기화 동작을 위해 설정 정보의 저장 동작과 다음 설정 정보의 리드 구간을 중첩시키지 않을 수 있다. 이에 따라, 리드 동작 옵션 정보가 동작 정보 저장부에 저장 완료되지 않은 경우(S150: 아니오), 단계(S130)로 진행하여 제1 리드 방식에 의해 설정 정보의 리드 동작 및 저장 동작을 수행한다. 도 11의 예시에서는 상기 리드 동작 옵션 정보가 제1 설정 정보(PRM1)에 포함된 경우를 도시하였다. 이에 따라, 기간(t10~t12)에서는 제1 리드 방식에 의해, 예비 영역(113)에 저장된 설정 정보(PRM)를 리드하여 동작 정보 저장부에 저장하게 된다. 즉, 리드 동작 옵션 정보가 동작 정보 저장부(170)에 저장되었는지 여부에 기초하여, 제1 리드 방식 및 제2 리드 방식 중 어느 하나를 선택하여 설정 정보를 리드하게 된다. 제1 리드 방식에 의해 예비 영역(113)에 저장된 설정 정보(PRM)를 리드하여 동작 정보 저장부에 저장하는 방법에 대해서는 도 13을 참조하여 더욱 자세히 후술하기로 한다.

리드 동작 옵션 정보가 동작 정보 저장부에 저장 완료된 경우(S150: 예), 제2 리드 방식에 의해, 메모리 셀 어레이(110)의 예비 영역(113)에 저장된 설정 정보를 리드하여 동작 정보 저장부에 저장한다(S170). "제2 리드 방식"은, 리드된 설정 정보를 동작 정보 저장부(170)에 저장하는 저장 구간과, 다음 설정 정보를 리드하는 리드 구간을 적어도 일부 중첩시키는 방식을 의미할 수 있다. 제2 리드 방식에 의해 예비 영역(113)에 저장된 설정 정보(PRM)를 리드하여 동작 정보 저장부에 저장하는 방법에 대해서는 도 14를 참조하여 더욱 자세히 후술하기로 한다.

도 13은 도 12의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.

도 13을 참조하면, 도 12의 단계(S130)는 제i 설정 정보를 예비 영역으로부터 리드하여 데이터 입출력 회로에 저장하는 단계(S131), 데이터 입출력 회로에 저장된 제i 설정 정보를 동작 정보 저장부에 저장하는 동작을 수행하는 단계(S133), 동작 정보 저장부에 제i 설정 정보 저장이 완료되었는지 판단하는 단계(S135)를 포함한다. 한편, 도 12의 단계(S130)는, 리드 동작 옵션 정보가 동작 정보 저장부에 저장 완료되지 않은 경우, i값을 1 증가시키는 단계(S137)를 더 포함할 수 있다.

초기에 i값은 1로 결정될 수 있다. 이에 따라 단계(S131)에서는, 도 11의 기간(t10~t11)에서와 같이 읽기 및 쓰기 회로(130)가 제1 설정 정보(PRM1)를 리드하여 데이터 입출력 회로(160)에 저장하는 동작을 수행할 수 있다.

단계(S133)에서는, 도 11의 기간(t11~t12)에서와 같이 데이터 입출력 회로(160)에 저장된 제1 설정 정보(PRM1)가 동작 정보 저장부(170)에 저장될 것이다.

이후, 단계(S135)에서는 동작 정보 저장부(170)에 제i 설정 정보, 즉 제1 설정 정보(PRM1)가 저장 완료되었는지 판단한다. 제1 설정 정보(PRM1)가 저장되기 전에는 단계(S150)로 진행하지 않는다.

이후, 단계(S150)에서 리드 동작 옵션 정보가 동작 정보 저장부에 저장 완료되었는지 여부를 판단한다(S150). 도 11의 예시에서는 리드 동작 옵션 정보가 제1 설정 정보(PRM1)에 포함되는 경우가 도시되어 있다. 이에 따라, 제1 설정 정보(PRM1)가 동작 정보 저장부(170)에 저장되었으므로 단계(S130)가 종료된다.

다른 예시로서, 만약 리드 동작 옵션 정보가 제3 설정 정보(PRM3)에 포함되는 경우, 제1 설정 정보(PRM1)만이 동작 정보 저장부(170)에 저장된 상황에서는 단계(S150)의 판단 결과 단계(S137)로 진행할 것이다. 단계(S137)에서 i값이 1 증가된 이후에 단계(S131)로 진행한다. 이에 따라, 이후 단계(S131)에서는 제2 설정 정보(PRM2) 가 리드될 것이다. 제3 설정 정보(PRM3)가 동작 정보 저장부(170)에 저장될 때까지 이와 같은 동작이 반복될 것이다.

도 13에 도시된 바와 같이, 제1 리드 방식에 의할 경우, 동작 정보 저장부(170)에 설정 정보가 저장 완료된 이후에 다음 설정 정보에 대한 리드 동작을 시작하게 된다. 이에 따라, 반도체 메모리 장치(100)의 초기화 동작을 안정적으로 진행할 수 있다.

도 14는 도 12의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다.

도 14를 참조하면, 도 12의 단계(S170)는 제j 설정 정보를 예비 영역으로부터 리드하여 데이터 입출력 회로에 저장하는 단계(S171), 데이터 입출력 회로에 저장된 제j 설정 정보를 동작 정보 저장부에 저장하는 동작을 수행하는 단계(S173), 제j 설정 정보가 마지막 설정 정보인지 여부를 판단하는 단계(S175)를 포함한다. 한편, 도 12의 단계(S170)는 제j 설정 정보가 마지막 설정 정보가 아닌 경우, 미리 결정된 대기 기간이 도과되었는지 여부를 판단하는 단계(S177), 대기 기간이 도과된 경우, j값을 1 증가시키는 단계(S179)를 더 포함할 수 있다.

초기 시점에서, j값은 이전에 제1 리드 방식에 따라 고려되었던 마지막 i값보다 1 큰 값으로 설정될 수 있다. 즉, 제1 리드 방식에 의해 제1 설정 정보까지 동작 정보 저장부(170)에 저장된 경우, j는 2의 값으로 결정될 수 있다. 이에 따라, 단계(S171)에서는, 도 11의 기간(t12~t13)에서와 같이 읽기 및 쓰기 회로(130)가 제2 설정 정보(PRM2)를 리드하여 데이터 입출력 회로(160)에 저장하는 동작을 수행할 수 있다.

단계(S173)에서는, 도 11의 시간(t13)에서와 같이 데이터 입출력 회로(160)에 저장된 제2 설정 정보(PRM2)가 동작 정보 저장부(170)에 저장되기 시작할 것이다.

이후 단계(S175)에서 제j 설정 정보가 마지막 설정 정보인지 여부를 판단한다. 단계(S175)의 판단 결과 제j 설정 정보가 마지막 설정 정보인 경우에는 도 12의 단계(S170)가 종료될 것이다. 제2 설정 정보(PRM2)는 마지막 설정 정보가 아니므로, 단계(S177)로 진행한다.

단계(S177)에서 미리 결정된 대기 기간(T0)을 도과하였는지 여부를 판단한다. 보다 구체적으로, 단계(S177)에서는 제2 설정 정보(PRM2)의 리드 동작이 완료된 시점(t13)으로부터 대기 기간(T0)을 도과하였는지 여부를 판단한다. 대기 기간(T0)을 도과하지 않은 경우(S177: 아니오), 대기 기간(T0)을 도과할 때까지 단계(S177)의 판단을 주기적으로 계속할 수 있다.

대기 기간을 도과한 경우(S177: 예), j 값을 1 증가시키고(j=3), 단계(S171)로 진행한다. 이에 따라 제3 설정 정보가 리드되기 시작할 것이다.

도 14에 도시된 바와 같이, 제2 리드 방식에 의할 경우, 데이터 입출력 회로에 저장된 특정 설정 정보를 동작 정보 저장부(170)에 저장하는 동작을 시작하고(S173), 미리 결정된 대기 기간(T0)을 도과하면(S177: 예), 설정 정보가 동작 정보 저장부(170)에 저장 완료되었는지 여부와는 무관하게 다음 설정 정보에 대한 리드 동작을 시작한다. 이에 따라, 반도체 메모리 장치(100)의 초기화 동작을 빠르게 진행할 수 있다.

도 15는 도 2의 반도체 메모리 장치를 포함하는 저장 장치의 일 실시 예를 보여주는 블록도이다.

도 15를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세서(1220, processor), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.

램(1210)은 프로세서(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.

프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어한다. 프로세서(1220)는 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세서(1220)는 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세서(1220)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1220)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(1300)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리 장치(1300)에 데이터를 저장하도록 구성되는 저장 장치(1000)를 포함한다. 저장 장치(1000)가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.

도 16을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.

도 17은 도 16을 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.

저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.

도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 17에서, 도 16을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 15를 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

10: 저장 장치 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
150: 전압 생성부 160: 데이터 입출력 회로
170: 동작 정보 저장부 200: 컨트롤러
300: 호스트

Claims

복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이에 저장된 설정 정보에 대한 리드 동작을 수행하는 주변 회로; 및
상기 설정 정보를 저장하는 동작 정보 저장부; 및
상기 주변 회로의 리드 동작 및 상기 동작 정보 저장부의 저장 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 적어도 일부 중첩되도록, 상기 주변 회로 및 상기 동작 정보 저장부를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 메모리 셀 어레이는 사용자 영역 및 예비 영역을 포함하고,
상기 설정 정보는 상기 예비 영역에 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서,
상기 설정 정보는 초기화 동작 동안 상기 동작 정보 저장부에 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 복수의 메모리 셀들은 불휘발성 메모리 셀들로 구성되고, 상기 동작 정보 저장부는 휘발성 메모리로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 제어 로직은:
상기 동작 정보 저장부가 상기 제1 설정 정보를 저장하기 시작한 시점으로부터 미리 결정된 대기 기간이 지난 이후에, 상기 주변 회로가 상기 제2 설정 정보를 리드하기 위한 리드 동작을 시작하도록, 상기 동작 정보 저장부 및 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제1 항에 있어서, 상기 설정 정보 중 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장된 이후에,
상기 제1 설정 정보를 저장하는 상기 저장 구간과 상기 제2 설정 정보를 리드하는 상기 리드 구간이 적어도 일부 중첩되도록 상기 저장 동작 및 리드 동작이 수행되는 것을 특징으로 하는, 반도체 메모리 장치.
복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이에 저장된 설정 정보에 대한 리드 동작을 수행하는 주변 회로; 및
상기 설정 정보를 저장하는 동작 정보 저장부; 및
상기 주변 회로의 리드 동작 및 상기 동작 정보 저장부의 저장 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서, 상기 제어 로직은,
리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되었는지 여부에 기초하여, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간을 선택적으로 중첩시키도록, 상기 주변 회로 및 상기 동작 정보 저장부를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제7 항에 있어서, 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되지 않은 경우, 상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 중첩되지 않도록, 상기 동작 정보 저장부 및 상기 주변 회로의 동작을 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제8 항에 있어서, 상기 제어 로직은, 상기 제1 설정 정보가 상기 동작 정보 저장부에 저장된 이후에, 상기 제2 설정 정보의 리드 동작을 시작하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제7 항에 있어서, 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장된 경우, 상기 제어 로직은, 상기 동작 정보 저장부가 제1 설정 정보를 저장하는 저장 구간과 상기 주변 회로가 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 리드 구간이 중첩되도록, 상기 동작 정보 저장부 및 상기 주변 회로의 동작을 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제10 항에 있어서, 상기 제어 로직은, 상기 제1 설정 정보가 상기 동작 정보 저장부에 저장되기 시작한 시점으로부터 미리 결정된 대기 기간이 도과한 이후에 상기 제2 설정 정보의 리드 동작을 시작하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
제7 항에 있어서, 상기 주변 회로는:
상기 메모리 셀 어레이에 저장된 데이터를 리드하도록 구성되는 읽기 및 쓰기 회로; 및
상기 메모리 셀 어레이로부터 리드된 데이터를 임시 저장하도록 구성되는 데이터 출력 회로를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
메모리 셀 어레이, 데이터 입출력 회로 및 동작 정보 저장부를 포함하는 반도체 메모리 장치의 동작 방법으로서,
상기 메모리 셀 어레이로부터 리드된 데이터를 상기 동작 정보 저장부에 저장하는 데이터 저장 구간과 상기 메모리 셀 어레이로부터 후속 데이터를 리드하는 데이터 리드 구간을 분리하는 제1 리드 방식에 의해, 상기 메모리 셀 어레이의 예비 영역에 저장된 설정 정보를 리드하여 상기 동작 정보 저장부에 저장하는 제1 저장 단계;
리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되었는지 여부를 판단하는 단계; 및
상기 판단 결과에 기초하여, 상기 제1 방식 또는 상기 데이터 저장 구간과 상기 데이터 리드 구간을 적어도 일부 중첩 시키는 제2 리드 방식에 의해, 상기 메모리 셀 어레이의 예비 영역에 저장된 설정 정보를 리드하여 상기 동작 정보 저장부에 저장하는 제2 저장 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
제13 항에 있어서, 상기 제1 저장 단계는:
제1 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계;
상기 제1 설정 정보를 상기 동작 정보 저장부에 저장하는 단계; 및
상기 제1 설정 정보가 상기 동작 정보 저장부에 저장된 이후에, 제2 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제13 항에 있어서, 상기 판단 결과 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장되지 않은 경우, 상기 제2 저장 단계는:
제3 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계;
상기 제3 설정 정보를 상기 동작 정보 저장부에 저장하는 단계; 및
상기 제3 설정 정보가 상기 동작 정보 저장부에 저장된 이후에, 제4 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
제13 항에 있어서,
상기 판단 결과 상기 리드 동작 옵션 정보가 상기 동작 정보 저장부에 저장된 경우, 상기 제2 저장 단계는:
제3 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 단계;
상기 제3 설정 정보를 상기 동작 정보 저장부에 저장하는 동작을 시작하는 단계;
미리 결정된 대기 기간이 도과하였는지 여부를 판단하는 단계; 및
상기 대기 기간이 도과한 경우, 제4 설정 정보를 상기 메모리 셀 어레이로부터 리드하는 동작을 시작하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.