JP4052192B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4052192B2 JP4052192B2 JP2003189485A JP2003189485A JP4052192B2 JP 4052192 B2 JP4052192 B2 JP 4052192B2 JP 2003189485 A JP2003189485 A JP 2003189485A JP 2003189485 A JP2003189485 A JP 2003189485A JP 4052192 B2 JP4052192 B2 JP 4052192B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- read
- write
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、メモリセルを含みＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するための半導体集積回路に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＳＲＡＭのメモリセルを含みＬＣＤを駆動する従来のＬＣＤドライバにおいては、ＣＰＵからの命令に従ってデータの書込み／読出し動作を行うのと同時に、ＬＣＤに画像を表示するためにデータの読出し動作を行うために、２ポートメモリセルが用いられることがある。
【０００３】
図１８に、このような２ポートメモリセルの構成を示す。このメモリセルは、反転回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。ここで、トランジスタＱＮ１とＱＮ２が第１のポート（書込み／読出しポート）を構成し、トランジスタＱＰ１とＱＰ２が、第２のポート（読出し専用ポート）を構成している。
【０００４】
しかしながら、このような２ポートメモリセルを使用すると、１つのメモリセルを構成するトランジスタの数が増加するので、半導体基板の面積が増大してしまい、半導体集積回路全体のコストが上昇するという問題があった。
【０００５】
ところで、下記の特許文献１には、チップサイズの増大及び画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことを可能にした液晶駆動用半導体装置が開示されている。この液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、シングルポートメモリに保持された表示用データを所定のサイクルで取り込んで液晶表示部に送出する液晶駆動回路と、ＣＰＵがシングルポートメモリにアクセスしない場合には所定のサイクルでシングルポートメモリから表示データを液晶駆動回路に取り込ませて、この取り込んだデータを液晶表示部に送出させ、シングルポートメモリから液晶駆動回路がデータを取り込んでいるときにＣＰＵがシングルポートメモリにアクセスした場合にはＣＰＵに優先権を持たせるように液晶駆動回路の表示データ取込み動作を中止させてＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて液晶駆動回路の表示データ取込み動作を行わせるように液晶駆動回路を制御する制御回路とを備えている。
【０００６】
しかしながら、液晶駆動回路がデータを取り込んでいるときに液晶駆動回路の表示データ取込み動作を中止させるために、制御動作が複雑になると共に、余分な電力を消費してしまうという問題がある。
【０００７】
【特許文献１】
特開２００２−１４６５９号公報（第２頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、データの入出力を行うポートを有するメモリセルと、ポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、ポートに接続され、メモリセルからデータを読み出す読出し回路と、ＣＰＵから送信される書込み要求信号に基づいて書込み制御信号を活性化する第１の回路、及び、ＣＰＵから送信される読出し要求信号に基づいて読出し制御信号を活性化する第２の回路を含み、ＣＰＵからの書込み要求又は読出し要求に基づいてデータの書込み又は読出しが行われるように書込み／読出し回路を制御するＣＰＵ系制御回路と、所定のフレームレートに従って、表示パネルに供給すべきデータの読出しを要求する表示データ読出し要求信号を生成するタイミング発生回路と、タイミング発生回路からの読出し要求に基づいてデータの読出しが行われるように表示データ読出し制御信号を生成して読出し回路を制御する表示系制御回路とを具備し、表示系制御回路が、タイミング発生回路によって生成される表示データ読出し要求信号に基づいて、ＣＰＵから送信される書込み要求信号及び読出し要求信号のいずれも活性化されておらず、かつ、ＣＰＵ系制御回路によって生成される書込み制御信号及び読出し制御信号のいずれも活性化されていないときに、表示データ読出し制御信号の活性化を開始し、その後にＣＰＵからの書込み要求信号又は読出し要求信号が活性化されても、表示データ読出し制御信号の活性化を所定の期間継続する。
【００１０】
本発明の第１の観点によれば、表示データ読出し制御信号が活性化された後に、ＣＰＵから送信される書込み要求信号又は読出し要求信号が活性化されたとしても、表示データ読出し制御信号の活性化が所定の期間継続されるので、表示パネルに画像を表示するためのデータの読出し動作を継続して行うことが可能であり、データの書込み又は読出し動作のサイクルタイムを従来よりも短縮することができる。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、データの入出力を行うポートを有するメモリセルと、ポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、ポートに接続され、メモリセルからデータを読み出す読出し回路と、ＣＰＵから送信される書込み要求信号に基づいて書込み制御信号を活性化する第１の回路、及び、ＣＰＵから送信される読出し要求信号に基づいて読出し制御信号を活性化する第２の回路を含み、ＣＰＵからの書込み要求又は読出し要求に基づいてデータの書込み又は読出しが行われるように書込み／読出し回路を制御するＣＰＵ系制御回路と、所定のフレームレートに従って、表示パネルに供給すべきデータの読出しを要求する表示データ読出し要求信号を生成するタイミング発生回路と、タイミング発生回路からの読出し要求に基づいてデータの読出しが行われるように表示データ読出し制御信号を生成して読出し回路を制御する表示系制御回路とを具備し、表示系制御回路が、ＣＰＵから送信される書込み要求信号の活性化の終了から第１の回路によって生成される書込み制御信号の活性化の終了までの期間、及び、ＣＰＵから送信される読出し要求信号の活性化の終了から第２の回路によって生成される読出し制御信号の活性化の終了までの期間、を除く期間に、タイミング発生回路によって生成される表示データ読出し要求信号に基づいて表示データ読出し制御信号の活性化を開始し、その後に表示データ読出し制御信号の活性化を所定の期間継続すると共に、第１の回路が、書込み要求信号の活性化の終了から所定の期間以上の期間が経過した後に書込み制御信号の活性化を開始し、第２の回路が、読出し要求信号の活性化の終了から所定の期間以上の期間が経過した後に読出し制御信号の活性化を開始する。
【００１２】
本発明の第２の観点によれば、ＣＰＵから送信される書込み要求信号又は読出し要求信号の活性化の後に、タイミング発生回路によって生成される表示データ読出し要求信号が活性化された場合であっても、書込み制御信号及び読出し制御信号のいずれも活性化されていなければ、表示データ読出し制御信号の活性化が開始され、その後に表示データ読出し制御信号の活性化が所定の期間継続されるので、表示パネルに画像を表示するためのデータの読出し動作を継続して行うことが可能であり、データの書込み又は読出し動作のサイクルタイムを従来よりも短縮することができる。
【００１５】
さらに、本発明の第３の観点に係る半導体集積回路は、データの入出力を行うポートを有するメモリセルと、ポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す第１の制御回路と、ポートに接続され、メモリセルからデータを読み出す第２の制御回路とを具備し、第１の制御回路は、第１の書込み要求信号又は第１の読出し要求信号を受信し、第１の書込み制御信号又は第１の読出し制御信号を出力して、メモリセルに対してデータの書込み又は読出しを行い、第２の制御回路は、第２の読出し要求信号を受信し、第２の読出し制御信号を出力して、メモリセルに対してデータの読出しを行い、第１の制御回路は、第１の書込み要求信号又は第１の読出し要求信号を受信した場合に、第１の書込み制御信号又は第１の読出し制御信号を、第２の制御回路によるデータの読出しを実行するのに必要な所定の期間だけ遅延して第１の書込み制御信号又は第１の読出し制御信号を有効にし、第２の制御回路は、所定の期間、及び、第１の書込み制御信号又は第１の読出し制御信号が有効な期間は、第２の読出し要求信号に基づく第２の読出し制御信号の活性化を禁止することを特徴とする。
【００１６】
本発明の第３の観点によれば、第１の書込み要求信号又は第１の読出し要求信号を受信した後に、第２の読出し要求信号を受信した場合であっても、第１の書込み制御信号及び第１の読出し制御信号のいずれも有効となっていなければ、第２の読出し制御信号の活性化が開始され、その後に第２の読出し制御信号の活性化が所定の期間継続されるので、データの書込み又は読出し動作のサイクルタイムを従来よりも短縮することができる。
【００１７】
以上において、メモリセルとしてＳＲＡＭのメモリセルを用いるようにしても良い。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態は、本発明をＬＣＤドライバＩＣに適用したものである。図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０及びＬＣＤパネル３０に接続されて使用される。
【００１９】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの書込み要求信号又は読出し要求信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６とを有している。
【００２０】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２４は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて書込み制御信号ＷＥを生成すると共に、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【００２１】
メモリセルアレイ２２においては、これらの制御信号に基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
【００２２】
表示系制御回路２６には、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが入力されると共に、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが入力される。表示系制御回路２６は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２に供給する。
【００２３】
メモリセルアレイ２２においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
【００２４】
図２は、本実施形態において用いられるメモリセルアレイの構成を示す図である。図２に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【００２５】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００２６】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
【００２７】
説明を簡単にするために、図２においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。メモリセルアレイの１つの行を構成するメモリセルには、書込み／読出し用の１本のワードラインＷＬが接続される。一方、メモリセルアレイの１つの列を形成するメモリセルには、１組のビットラインＢＬａ及びＢＬｂとが接続される。
【００２８】
書込み制御信号ＷＥがハイレベルになると、書込み／読出し回路４２によってデータの書込みが行われる。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベルの信号が供給され、ビットラインＢＬｂ上にハイレベルの信号が供給される。ワードラインＷＬ上にハイレベルの信号が供給されることにより、トランジスタＱＮ１がオン状態となる。
【００２９】
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のローレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のハイレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
【００３０】
読出し制御信号ＲＥがハイレベルになると、書込み／読出し回路４２によってデータの読出しが行われる。また、表示データ読出し制御信号ＬＲＥがハイレベルになると、読出し回路４３によってデータの読出しが行われる。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージ又はプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにハイレベルの信号が供給され、トランジスタＱＮ１がオン状態となる。
【００３１】
これにより、ビットラインＢＬａがストアノードＮ１と同一のローレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のハイレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａとＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００３２】
図３は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。ＣＰＵ系制御回路２４は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭが入力されるＡＮＤ回路５１と、ＡＮＤ回路５１の出力信号を所定の遅延時間Ｄ１だけ遅延させる遅延回路５２と、ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号が入力される片側反転入力のＡＮＤ回路５３とを含んでいる。これらの回路は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて、書込み制御信号ＷＥを生成する。
【００３３】
また、ＣＰＵ系制御回路２４は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭが入力されるＡＮＤ回路５４と、ＡＮＤ回路５４の出力信号を所定の遅延時間Ｄ２だけ遅延させる遅延回路５５と、ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号が入力される片側反転入力のＡＮＤ回路５６とを含んでいる。これらの回路は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて、読出し制御信号ＲＥを生成する。
【００３４】
図４は、本実施形態において用いられる表示系制御回路の構成を示す図である。表示系制御回路２６は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、５入力のＡＮＤ回路６４とを含んでいる。
【００３５】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期して、ローレベルに戻る。ＡＮＤ回路６４の３つの入力端子には、フリップフロップ６３の出力信号Ｑと、書込み要求信号ＷＲバーと、読出し要求信号ＲＤバーとが入力され、ＡＮＤ回路６４の２つの反転入力端子には、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
【００３６】
さらに、表示系制御回路２６は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力され、表示データ読出し制御信号ＬＲＥを出力する片側反転入力のＡＮＤ回路６６とを含んでいる。
【００３７】
次に、本発明の第１の実施形態に係る半導体集積回路における書込み制御動作及び読出し制御動作について説明する。
図５は、図３に示すＣＰＵ系制御回路における書込み制御動作を説明するためのタイミングチャートである。図５に示すように、書込み要求信号ＷＲバーがローレベルとなっている間に書込みモード信号ＷＭが立上がり、その後、書込み要求信号ＷＲバーがハイレベルに戻ると、ＡＮＤ回路５１の出力信号はハイレベルとなる。ＡＮＤ回路５１の出力信号は、ＡＮＤ回路５３の第１の入力端子に供給されると共に、遅延時間Ｄ１を有する遅延回路５２を介してＡＮＤ回路５３の第２の入力端子（反転入力）に供給される。
【００３８】
これにより、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、遅延回路５２の遅延時間Ｄ１と等しい期間においてハイレベルとなる。書込み制御信号ＷＥがハイレベルとなっている期間において、図１のＣＰＵ１０からＣＰＵインターフェース２１を介して入力されたデータが、メモリセルアレイ２２に書き込まれる。
【００３９】
図６は、図３に示すＣＰＵ系制御回路における読出し制御動作を説明するためのタイミングチャートである。図６に示すように、読出し要求信号ＲＤバーがローレベルとなっている間に読出しモード信号ＲＭが立上がり、その後、読出し要求信号ＲＤバーがハイレベルに戻ると、ＡＮＤ回路５４の出力信号はハイレベルとなる。ＡＮＤ回路５４の出力信号は、ＡＮＤ回路５６の第１の入力端子に供給されると共に、遅延時間Ｄ２を有する遅延回路５５を介してＡＮＤ回路５６の第２の入力端子（反転入力）に供給される。
【００４０】
これにより、ＡＮＤ回路５６から出力される読出し制御信号ＲＥは、遅延回路５５の遅延時間Ｄ２と等しい期間においてハイレベルとなる。読出し制御信号ＲＥがハイレベルとなっている期間において、図１に示すメモリセルアレイ２２からデータが読み出され、読み出されたデータが、ＣＰＵインターフェース２１を介してＣＰＵ１０に出力される。
【００４１】
図７は、図４に示す表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。図４に示すように、表示データ読出し要求信号ＬＲバーがハイレベルである間に、フリップフロップ６３がリセットされる。次に、表示データ読出し要求信号ＬＲバーが立ち下がると、ＡＮＤ回路６２の出力信号は、遅延回路６１の遅延時間Ｄ３と等しい期間においてハイレベルとなる。これにより、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。
【００４２】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルになると、書込み制御信号ＷＥ又は読出し制御信号ＲＥが所定の期間ハイレベルとなる。書込み制御信号ＷＥ又は読出し制御信号ＲＥがローレベルに戻ると、５入力のＡＮＤ回路６４の出力信号がハイレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｄ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００４３】
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、遅延回路６５の遅延時間Ｄ４と等しい期間においてハイレベルとなる。表示データ読出し制御信号ＬＲＥがハイレベルとなっている期間において、図１に示すメモリセルアレイ２２からデータが読み出され、読み出されたデータがＬＣＤインターフェース２３に出力されて、ＬＣＤパネル３０を駆動するための駆動信号が生成される。
【００４４】
本実施形態によれば、ＣＰＵ１０から送信された書込み要求信号ＷＲバー及び読出し要求信号ＲＤバーのいずれも活性化されておらず、かつ、ＣＰＵ系制御回路２４によって生成された書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていないときに、表示系制御回路２６が、タイミング発生回路２５から送信された表示データ読出し要求信号ＬＲバーに基づいて表示データ読出し制御信号ＬＲＥを活性化する。
【００４５】
即ち、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込み制御信号ＷＥ、読出し制御信号ＲＥのいずれかが活性化されている期間においては、表示データ読出し制御信号ＬＲＥの活性化が禁止される。このようにして、ＣＰＵ１０のデータ書込み／読出し動作を優先させながら、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作をスムーズに行うことができる。
【００４６】
次に、本発明の第２の実施形態に係る半導体集積回路について説明する。第２の実施形態は、第１の実施形態における表示系制御回路を変更したものであり、その他の点に関しては第１の実施形態と同様である。
【００４７】
図８は、本発明の第２の実施形態において用いられる表示系制御回路の構成を示す図である。この表示系制御回路は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、５入力のＡＮＤ回路６４とを含んでいる。
【００４８】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期して、ローレベルに戻る。ＡＮＤ回路６４の３つの入力端子には、フリップフロップ６３の出力信号Ｑと、書込み要求信号ＷＲバーと、読出し要求信号ＲＤバーとが入力され、ＡＮＤ回路６４の２つの反転入力端子には、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
【００４９】
さらに、表示系制御回路は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力される片側反転入力のＡＮＤ回路６６と、ＮＯＲ回路６７と、反転入力のＡＮＤ回路６８と、ＡＮＤ回路６８の出力信号を所定の遅延時間Ｄ５だけ遅延させる遅延回路６９とを含んでいる。ＡＮＤ回路６６の出力信号がハイレベルになると、ＡＮＤ回路６８は、遅延時間Ｄ５と等しい期間だけハイレベルとなる表示データ読出し制御信号ＬＲＥを出力する。
【００５０】
次に、本発明の第２の実施形態に係る半導体集積回路における読出し制御動作について説明する。
図９は、図８に示す表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。
【００５１】
表示データ読出し要求信号ＬＲバーがハイレベルである間に、フリップフロップ６３がリセットされる。次に、表示データ読出し要求信号ＬＲバーが立下がると、ＡＮＤ回路６２の出力信号は、遅延回路６１の遅延時間Ｄ３と等しい期間においてハイレベルとなる。これにより、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。
【００５２】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルになると、書込み制御信号ＷＥ又は読出し制御信号ＲＥが所定の期間ハイレベルとなる。書込み制御信号ＷＥ又は読出し制御信号ＲＥがローレベルに戻ると、５入力のＡＮＤ回路６４の出力信号がハイレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｄ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００５３】
ＡＮＤ回路６６の出力信号は、ＮＯＲ回路６７の第１の入力端子に供給され、ＮＯＲ回路６７の出力信号は、ＡＮＤ回路６８の第１の入力端子に供給される。ＡＮＤ回路６８から出力される表示データ読出し制御信号ＬＲＥは、ＮＯＲ回路６７の第２の入力端子に供給されると共に、遅延時間Ｄ５を有する遅延回路６９を介してＡＮＤ回路６８の第２の入力端子に供給される。
【００５４】
その結果、表示データ読出し制御信号ＬＲＥは、遅延回路６９の遅延時間Ｄ５と等しい期間においてハイレベルとなる。ここで、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが次に立ち上がる前に表示データ読出し制御信号ＬＲＥがローレベルに戻るように、遅延回路６９の遅延時間Ｄ５が定められている。
【００５６】
これにより、本実施形態においては、ＣＰＵ１０から送信された書込み要求信号ＷＲバー及び読出し要求信号ＲＤバーのいずれも活性化されておらず、かつ、ＣＰＵ系制御回路によって生成された書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていないときに、表示系制御回路が、タイミング発生回路２５から送信された表示データ読出し要求信号ＬＲバーに基づいて表示データ読出し制御信号ＬＲＥの活性化を開始する。
【００５７】
即ち、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込み制御信号ＷＥ、読出し制御信号ＲＥのいずれかが活性化されている期間においては、表示データ読出し制御信号ＬＲＥの活性化の開始が禁止される。ただし、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されていても、書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていなければ、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作を継続して行うことができる。従って、本実施形態によれば、データの書込み又は読出し動作のサイクルタイムを、第１の実施形態におけるよりも短縮することが可能である。
【００５８】
次に、本発明の第３の実施形態に係る半導体集積回路について説明する。第３の実施形態は、第１の実施形態におけるＣＰＵ系制御回路及び表示系制御回路を変更したものであり、その他の点に関しては第１の実施形態と同様である。
【００５９】
図１０は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。このＣＰＵ系制御回路は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭが入力されるＡＮＤ回路５１と、ＡＮＤ回路５１の出力信号を所定の遅延時間Ｄ１だけ遅延させる遅延回路５２と、ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号が入力される片側反転入力のＡＮＤ回路５３と、ＡＮＤ回路５３の出力信号を所定の遅延時間Ｄ６だけ遅延させる遅延回路７１とを含んでいる。ここで、Ｄ６≧Ｄ５とする。これらの回路は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて、書込み制御信号ＷＥを生成する。なお、遅延回路７１は、ＡＮＤ回路５１の入力端子側に配置しても良いし、ＡＮＤ回路５１及び５３の間に配置しても良い。
【００６０】
また、ＣＰＵ系制御回路は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭが入力されるＡＮＤ回路５４と、ＡＮＤ回路５４の出力信号を所定の遅延時間Ｄ２だけ遅延させる遅延回路５５と、ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号が入力される片側反転入力のＡＮＤ回路５６と、ＡＮＤ回路５６の出力信号を所定の遅延時間Ｄ７だけ遅延させる遅延回路７２とを含んでいる。ここで、Ｄ７≧Ｄ５とする。これらの回路は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて、読出し制御信号ＲＥを生成する。なお、遅延回路７２は、ＡＮＤ回路５４の入力端子側に配置しても良いし、ＡＮＤ回路５４及び５６の間に配置しても良い。
【００６１】
図１１は、本発明の第３の実施形態において用いられる表示系制御回路の構成を示す図である。この表示系制御回路は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、４入力のＡＮＤ回路７０とを含んでいる。
【００６２】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期して、ローレベルに戻る。ＡＮＤ回路７０の入力端子には、フリップフロップ６３の出力信号Ｑが入力され、ＡＮＤ回路７０の３つの反転入力端子には、ＣＰＵ１０から書込み又は読出しが要求されていない状態を表す信号Ｋと、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
【００６３】
また、表示系制御回路は、書込み要求信号ＷＲバーを所定の遅延時間Ｄ８だけ遅延させる遅延回路７３と、書込み要求信号ＷＲバー及び遅延回路７３の出力信号が入力される片側反転入力のＡＮＤ回路７４と、読出し要求信号ＲＤバーを所定の遅延時間Ｄ９だけ遅延させる遅延回路７５と、読出し要求信号ＲＤバー及び遅延回路７５の出力信号が入力される片側反転入力のＡＮＤ回路７６と、ＡＮＤ回路７４及び７６の出力信号に基づいて信号Ｋを出力するＯＲ回路７７とを含んでいる。ここで、Ｄ８≧Ｄ１＋Ｄ６とし、また、Ｄ９≧Ｄ２＋Ｄ７とする。
【００６４】
さらに、表示系制御回路は、ＡＮＤ回路７０の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路７０の出力信号及び遅延回路６５の出力信号が入力される片側反転入力のＡＮＤ回路６６と、ＮＯＲ回路６７と、反転入力のＡＮＤ回路６８と、ＡＮＤ回路６８の出力信号を所定の遅延時間Ｄ５だけ遅延させる遅延回路６９とを含んでいる。ＡＮＤ回路６６の出力信号がハイレベルになると、ＡＮＤ回路６８は、遅延時間Ｄ５と等しい期間だけハイレベルとなる表示データ読出し制御信号ＬＲＥを出力する。
【００６５】
次に、本発明の第３の実施形態に係る半導体集積回路における読出し制御動作について説明する。なお、ＣＰＵ制御回路における書込み制御動作及び読出し制御動作については、遅延回路７１によって遅延時間Ｄ６だけ遅延させられた書込み制御信号ＷＥを生成し、遅延回路７２によって遅延時間Ｄ７だけ遅延させられた読出し制御信号ＲＥを生成することを除き、図５及び図６を参照しながら説明したものと同様である。
【００６６】
図１２及び図１３は、図１１に示す表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。図１２は、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーの受信を終了する前に表示データ読出し要求信号を受信した場合における読出し制御動作を説明するための図である。図１３は、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーの受信を終了した後、所定の期間内に表示データ読出し要求信号を受信した場合における読出し制御動作を説明するための図である。
【００６７】
図１２に示すように、表示データ読出し要求信号ＬＲバーが立下がると、遅延回路６１の遅延時間Ｄ３と等しい期間においてＡＮＤ回路６２の出力信号がハイレベルとなり、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。また、書込み要求信号ＷＲバーも読出し要求信号ＲＤバーもローレベルなので、信号Ｋ、書込み制御信号ＷＥ、読出し制御信号ＲＥがローレベルとなり、表示データ読出し制御信号ＬＲＥが、遅延時間Ｄ５と等しい期間だけハイレベルとなる。
【００６８】
一方、書込み要求信号ＷＲバーがハイレベルになると、書込み制御信号ＷＥは、遅延時間Ｄ６と等しい期間の経過後に所定の期間ハイレベルとなる。即ち、書込み制御信号ＷＥは、遅延時間Ｄ６と等しい期間だけローレベルを維持し、Ｄ６≧Ｄ５なので、表示のためのデータ読出し制御は、ＣＰＵからのデータ書込み制御と競合しない。
【００６９】
また、読出し要求信号ＲＤバーがハイレベルになると、読出し制御信号ＲＥは、遅延時間Ｄ７と等しい期間の経過後に所定の期間ハイレベルとなる。即ち、読出し制御信号ＲＥは、遅延時間Ｄ７と等しい期間だけローレベルを維持し、Ｄ７≧Ｄ５なので、表示のためのデータ読出し制御は、ＣＰＵからのデータ読出し制御と競合しない。
【００７０】
したがって、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されている期間においても、表示データ読出し制御信号ＬＲＥの活性化が禁止されず、直ちに表示のためにデータを読み出すことができる。
【００７１】
また、図１３に示すように、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーの受信を終了した後、所定の期間内に表示データ読出し要求信号を受信した場合には、信号Ｋがハイレベルとなり、表示データ読出し制御信号ＬＲＥはローレベルを維持する。その後、信号Ｋがローレベルになると、表示データ読出し制御信号ＬＲＥはハイレベルに移行する。
【００７２】
一方、書込み要求信号ＷＲバーがハイレベルになると、書込み制御信号ＷＥは、遅延時間Ｄ６と等しい期間の経過後に、遅延時間Ｄ１と等しい期間ハイレベルとなる。即ち、表示データ読出し制御信号ＬＲＥは、遅延時間Ｄ８と等しい期間だけローレベルを維持し、Ｄ８≧Ｄ１＋Ｄ６なので、ＣＰＵからのデータ書込み制御は、表示のためのデータ読出し制御と競合しない。
【００７３】
また、読出し要求信号ＲＤバーがハイレベルになると、読出し制御信号ＲＥは、遅延時間Ｄ７と等しい期間の経過後に、遅延時間Ｄ２と等しい期間ハイレベルとなる。即ち、表示データ読出し制御信号ＬＲＥは、遅延時間Ｄ９と等しい期間だけローレベルを維持し、Ｄ９≧Ｄ２＋Ｄ７なので、ＣＰＵからのデータ読出し制御は、表示のためのデータ読出し制御と競合しない。
【００７４】
したがって、表示データ読出し要求信号ＬＲバーが活性化されている期間においても、書込み制御信号ＷＥ及び読出し制御信号ＲＥの活性化が禁止されず、直ちにＣＰＵからのアクセスを実行することができる。
【００７５】
これにより、本実施形態においては、ＣＰＵから送信された書込み要求信号ＷＲバーの活性化の終了からＣＰＵ系制御回路によって生成された書込み制御信号ＷＥの活性化の終了までの期間、及び、ＣＰＵから送信された読出し要求信号ＲＤバーの活性化の終了からＣＰＵ系制御回路によって生成された読出し制御信号ＲＥの活性化の終了までの期間を除く期間に、表示系制御回路が、タイミング発生回路から送信された表示データ読出し要求信号ＬＲバーに基づいて表示データ読出し制御信号ＬＲＥの活性化を開始する。即ち、上記期間においては、表示データ読出し制御信号ＬＲＥの活性化が禁止される。
【００７６】
また、ＣＰＵ系制御回路によって生成された書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていないときに、表示系制御回路が、表示データ読出し制御信号ＬＲＥを活性化する。即ち、書込み制御信号ＷＥ又は読出し制御信号ＲＥが活性化されている期間においては、表示データ読出し制御信号ＬＲＥの活性化が禁止される。
【００７７】
ただし、書込み要求信号ＷＲバーの活性化の終了後又は読出し要求信号ＲＤバーの活性化の終了後であっても、書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていなければ、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作を継続して行うことができる。従って、本実施形態によれば、データの書込み又は読出し動作のサイクルタイムを、第１及び第２の実施形態におけるよりも短縮することが可能である。
【００７８】
次に、本発明の第４の実施形態に係る半導体集積回路について説明する。第４の実施形態は、第３の実施形態における表示系制御回路を変更したものであり、その他の点に関しては第３の実施形態と同様である。
【００７９】
図１４は、本発明の第４の実施形態において用いられる表示系制御回路の構成を示す図である。この表示系制御回路は、図１１における信号Ｋを生成するための回路７３〜７７の替わりに、書込み要求信号ＷＲバー及び読出し要求信号ＲＤバーが入力されるＡＮＤ回路７８と、ＡＮＤ回路７８の出力信号を所定の時間Ｄ１０だけ遅延させる遅延回路７９と、ＡＮＤ回路７８及び遅延回路７９の出力信号が入力される片側反転入力のＡＮＤ回路８０とを含んでいる。ここで、Ｄ１０≧Ｄ１＋Ｄ６、かつ、Ｄ１０≧Ｄ２＋Ｄ７とする。なお、本実施形態に係る半導体集積回路における読出し制御動作は、図１２及び図１３を用いて説明したものと同様である。
【００８０】
次に、本発明の第５の実施形態に係る半導体集積回路について説明する。第５の実施形態においては、多数のメモリセルを含むメモリセルアレイが、複数のブロック（「バンク」ともいう）に分割して制御される。
【００８１】
図１５は、本発明の第５の実施形態において用いられるメモリセルアレイの構成を示す図である。図１５に示すように、このメモリセルアレイは、Ｍ×Ｎ個のブロックに分割されており、任意のブロックを（ｍ，ｎ）で表すものとする。このブロックを選択するために、ブロック選択信号ＢＳ（ｍ，ｎ）が用いられる。
【００８２】
図１６は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。ＣＰＵ系制御回路は、ＣＰＵ１０からの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように、メモリセルアレイを複数のブロックに分割して制御する。
【００８３】
ＣＰＵ系制御回路は、書込み要求信号ＷＲバー、書込みモード信号ＷＭ、ブロック選択信号ＢＳ（ｍ，ｎ）が入力されるＡＮＤ回路８１と、ＡＮＤ回路８１の出力信号を所定の遅延時間だけ遅延させる遅延回路８２と、ＡＮＤ回路８１の出力信号及び遅延回路８２の出力信号が入力される片側反転入力のＡＮＤ回路８３とを、ブロックの数だけ含んでいる。これらの回路は、ブロック（ｍ，ｎ）が選択された際に、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて、そのブロック（ｍ，ｎ）のための書込み制御信号ＷＥを生成する。
【００８４】
また、ＣＰＵ系制御回路は、読出し要求信号ＲＤバー、読出しモード信号ＲＭ、ブロック選択信号ＢＳ（ｍ，ｎ）が入力されるＡＮＤ回路８４と、ＡＮＤ回路８４の出力信号を所定の遅延時間だけ遅延させる遅延回路８５と、ＡＮＤ回路８４の出力信号及び遅延回路８５の出力信号が入力される片側反転入力のＡＮＤ回路８６とを、ブロックの数だけ含んでいる。これらの回路は、ブロック（ｍ，ｎ）が選択された際に、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて、選択されたブロック（ｍ，ｎ）のための読出し制御信号ＲＥを生成する。
【００８５】
表示系制御回路は、ＣＰＵ１０からの要求に基づくデータの書込み又は読出しが行われているブロックにおいては、タイミング発生回路２５からの読出し要求に基づくデータの読出しが行われないように、メモリセルアレイを複数のブロックに分割して制御すると共に、ＣＰＵ１０からの要求に基づくデータの書込み及び読出しのいずれも行われていないブロックにおいては、ＬＣＤパネル３０に供給すべきデータの読出しが行われるように、メモリセルアレイを複数のブロックに分割して制御する。
【００８６】
次に、本発明の第５の実施形態に係る半導体集積回路における読出し制御動作について説明する。
図１７は、本発明の第５の実施形態に用いられる表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。
【００８７】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルになると、選択されたブロック（ｍ，ｎ）のための書込み制御信号ＷＥ又は読出し制御信号ＲＥが順次ハイレベルとなる。これにより、ブロック（ｍ，ｎ）毎に、ＣＰＵ１０からの要求に基づくデータの書込み又は読出しが順次行われる。
【００８８】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがローレベルとなっている間に表示データ読出し要求信号ＬＲバーが立下がると、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルとなった後で、ブロック（ｍ，ｎ）毎の表示データ読出し制御信号ＬＲＥが順次ハイレベルとなる。これにより、ブロック（ｍ，ｎ）毎に、ＬＣＤパネル３０に供給すべきデータの読出しが順次行われる。ただし、ＣＰＵ１０からの要求に基づいて選択されているブロックについては、書込み制御信号ＷＥ又は読出し制御信号ＲＥがハイレベルである期間において表示データ読出し制御信号ＬＲＥがローレベルとされ、ＣＰＵ１０からの要求に基づくデータの書込み又は読出しが優先して行われる。
【００８９】
なお、本実施形態においては、ＣＰＵ１０から送信された書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されている期間において、タイミング発生回路２５から送信された表示データ読出し要求信号ＬＲバーに基づく表示データ読出し制御信号ＬＲＥの活性化の開始が禁止される。ただし、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されていても、書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていなければ、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作を継続して行うことができる。
【００９０】
本実施形態によれば、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とを、１つのメモリセルアレイにおける異なるブロックにおいて同時に行うことができる。従って、データの書込み又は読出し動作のサイクルタイムをさらに短縮することが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】 本発明の第１の実施形態において用いられるメモリセルアレイを示す図。
【図３】 本発明の第１の実施形態において用いられるＣＰＵ系制御回路の構成を示す図。
【図４】 本発明の第１の実施形態において用いられる表示系制御回路の構成を示す図。
【図５】 図３に示すＣＰＵ系制御回路における動作を説明するためのタイミング図。
【図６】 図３に示すＣＰＵ系制御回路における動作を説明するためのタイミング図。
【図７】 図４に示す表示系制御回路における動作を説明するためのタイミング図。
【図８】 本発明の第２の実施形態において用いられる表示系制御回路の構成を示す図。
【図９】 図８に示す表示系制御回路における動作を説明するためのタイミング図。
【図１０】 本発明の第３の実施形態において用いられるＣＰＵ系制御回路の構成を示す図。
【図１１】 本発明の第３の実施形態において用いられる表示系制御回路の構成を示す図。
【図１２】 図１１に示す表示系制御回路における動作を説明するためのタイミング図。
【図１３】 図１１に示す表示系制御回路における動作を説明するためのタイミング図。
【図１４】 本発明の第４の実施形態において用いられる表示系制御回路の構成を示す図。
【図１５】 本発明の第５の実施形態において用いられるメモリセルアレイを示す図。
【図１６】 本発明の第５の実施形態において用いられるＣＰＵ系制御回路の構成を示す図。
【図１７】 本発明の第５の実施形態に用いられる表示系制御回路における動作を説明するためのタイミング図。
【図１８】 従来の２ポートメモリセルの構成を示す図。
【符号の説明】
１０ ＣＰＵ、 ２０ ＬＣＤドライバＩＣ、 ２１ ＣＰＵインターフェース、 ２２ メモリセルアレイ、 ２３ ＬＣＤインターフェース、 ２４ ＣＰＵ系制御回路、 ２５ タイミング発生回路、 ２６ 表示系制御回路、 ３０ ＬＣＤパネル、 ４１ メモリセル、 ４２ 書込み／読出し回路、 ４３読出し回路、 ４４ ワードライン駆動回路、 ５１、５３、５４、５６、６２、６４、６６、６８、７０、７４、７６、７８、８０、８１、８３、８４、８６ ＡＮＤ回路、 ５２、５５、６１、６５、６９、７１、７２、７３、７５、７９、８２、８５ 遅延回路、 ６３ フリップフロップ、 ６７ ＮＯＲ回路、 ７７ ＯＲ回路、 ＢＬａ、ＢＬｂ ビットライン、 ＷＬ ワードライン、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ、 ＩＮＶ１、ＩＮＶ２ 反転回路、 Ｎ１、Ｎ２ ストアノード
【発明の属する技術分野】
本発明は、一般に、メモリセルを含みＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するための半導体集積回路に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＳＲＡＭのメモリセルを含みＬＣＤを駆動する従来のＬＣＤドライバにおいては、ＣＰＵからの命令に従ってデータの書込み／読出し動作を行うのと同時に、ＬＣＤに画像を表示するためにデータの読出し動作を行うために、２ポートメモリセルが用いられることがある。
【０００３】
図１８に、このような２ポートメモリセルの構成を示す。このメモリセルは、反転回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。ここで、トランジスタＱＮ１とＱＮ２が第１のポート（書込み／読出しポート）を構成し、トランジスタＱＰ１とＱＰ２が、第２のポート（読出し専用ポート）を構成している。
【０００４】
しかしながら、このような２ポートメモリセルを使用すると、１つのメモリセルを構成するトランジスタの数が増加するので、半導体基板の面積が増大してしまい、半導体集積回路全体のコストが上昇するという問題があった。
【０００５】
ところで、下記の特許文献１には、チップサイズの増大及び画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことを可能にした液晶駆動用半導体装置が開示されている。この液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、シングルポートメモリに保持された表示用データを所定のサイクルで取り込んで液晶表示部に送出する液晶駆動回路と、ＣＰＵがシングルポートメモリにアクセスしない場合には所定のサイクルでシングルポートメモリから表示データを液晶駆動回路に取り込ませて、この取り込んだデータを液晶表示部に送出させ、シングルポートメモリから液晶駆動回路がデータを取り込んでいるときにＣＰＵがシングルポートメモリにアクセスした場合にはＣＰＵに優先権を持たせるように液晶駆動回路の表示データ取込み動作を中止させてＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて液晶駆動回路の表示データ取込み動作を行わせるように液晶駆動回路を制御する制御回路とを備えている。
【０００６】
しかしながら、液晶駆動回路がデータを取り込んでいるときに液晶駆動回路の表示データ取込み動作を中止させるために、制御動作が複雑になると共に、余分な電力を消費してしまうという問題がある。
【０００７】
【特許文献１】
特開２００２−１４６５９号公報（第２頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、データの入出力を行うポートを有するメモリセルと、ポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、ポートに接続され、メモリセルからデータを読み出す読出し回路と、ＣＰＵから送信される書込み要求信号に基づいて書込み制御信号を活性化する第１の回路、及び、ＣＰＵから送信される読出し要求信号に基づいて読出し制御信号を活性化する第２の回路を含み、ＣＰＵからの書込み要求又は読出し要求に基づいてデータの書込み又は読出しが行われるように書込み／読出し回路を制御するＣＰＵ系制御回路と、所定のフレームレートに従って、表示パネルに供給すべきデータの読出しを要求する表示データ読出し要求信号を生成するタイミング発生回路と、タイミング発生回路からの読出し要求に基づいてデータの読出しが行われるように表示データ読出し制御信号を生成して読出し回路を制御する表示系制御回路とを具備し、表示系制御回路が、タイミング発生回路によって生成される表示データ読出し要求信号に基づいて、ＣＰＵから送信される書込み要求信号及び読出し要求信号のいずれも活性化されておらず、かつ、ＣＰＵ系制御回路によって生成される書込み制御信号及び読出し制御信号のいずれも活性化されていないときに、表示データ読出し制御信号の活性化を開始し、その後にＣＰＵからの書込み要求信号又は読出し要求信号が活性化されても、表示データ読出し制御信号の活性化を所定の期間継続する。
【００１０】
本発明の第１の観点によれば、表示データ読出し制御信号が活性化された後に、ＣＰＵから送信される書込み要求信号又は読出し要求信号が活性化されたとしても、表示データ読出し制御信号の活性化が所定の期間継続されるので、表示パネルに画像を表示するためのデータの読出し動作を継続して行うことが可能であり、データの書込み又は読出し動作のサイクルタイムを従来よりも短縮することができる。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、データの入出力を行うポートを有するメモリセルと、ポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、ポートに接続され、メモリセルからデータを読み出す読出し回路と、ＣＰＵから送信される書込み要求信号に基づいて書込み制御信号を活性化する第１の回路、及び、ＣＰＵから送信される読出し要求信号に基づいて読出し制御信号を活性化する第２の回路を含み、ＣＰＵからの書込み要求又は読出し要求に基づいてデータの書込み又は読出しが行われるように書込み／読出し回路を制御するＣＰＵ系制御回路と、所定のフレームレートに従って、表示パネルに供給すべきデータの読出しを要求する表示データ読出し要求信号を生成するタイミング発生回路と、タイミング発生回路からの読出し要求に基づいてデータの読出しが行われるように表示データ読出し制御信号を生成して読出し回路を制御する表示系制御回路とを具備し、表示系制御回路が、ＣＰＵから送信される書込み要求信号の活性化の終了から第１の回路によって生成される書込み制御信号の活性化の終了までの期間、及び、ＣＰＵから送信される読出し要求信号の活性化の終了から第２の回路によって生成される読出し制御信号の活性化の終了までの期間、を除く期間に、タイミング発生回路によって生成される表示データ読出し要求信号に基づいて表示データ読出し制御信号の活性化を開始し、その後に表示データ読出し制御信号の活性化を所定の期間継続すると共に、第１の回路が、書込み要求信号の活性化の終了から所定の期間以上の期間が経過した後に書込み制御信号の活性化を開始し、第２の回路が、読出し要求信号の活性化の終了から所定の期間以上の期間が経過した後に読出し制御信号の活性化を開始する。
【００１２】
本発明の第２の観点によれば、ＣＰＵから送信される書込み要求信号又は読出し要求信号の活性化の後に、タイミング発生回路によって生成される表示データ読出し要求信号が活性化された場合であっても、書込み制御信号及び読出し制御信号のいずれも活性化されていなければ、表示データ読出し制御信号の活性化が開始され、その後に表示データ読出し制御信号の活性化が所定の期間継続されるので、表示パネルに画像を表示するためのデータの読出し動作を継続して行うことが可能であり、データの書込み又は読出し動作のサイクルタイムを従来よりも短縮することができる。
【００１５】
さらに、本発明の第３の観点に係る半導体集積回路は、データの入出力を行うポートを有するメモリセルと、ポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す第１の制御回路と、ポートに接続され、メモリセルからデータを読み出す第２の制御回路とを具備し、第１の制御回路は、第１の書込み要求信号又は第１の読出し要求信号を受信し、第１の書込み制御信号又は第１の読出し制御信号を出力して、メモリセルに対してデータの書込み又は読出しを行い、第２の制御回路は、第２の読出し要求信号を受信し、第２の読出し制御信号を出力して、メモリセルに対してデータの読出しを行い、第１の制御回路は、第１の書込み要求信号又は第１の読出し要求信号を受信した場合に、第１の書込み制御信号又は第１の読出し制御信号を、第２の制御回路によるデータの読出しを実行するのに必要な所定の期間だけ遅延して第１の書込み制御信号又は第１の読出し制御信号を有効にし、第２の制御回路は、所定の期間、及び、第１の書込み制御信号又は第１の読出し制御信号が有効な期間は、第２の読出し要求信号に基づく第２の読出し制御信号の活性化を禁止することを特徴とする。
【００１６】
本発明の第３の観点によれば、第１の書込み要求信号又は第１の読出し要求信号を受信した後に、第２の読出し要求信号を受信した場合であっても、第１の書込み制御信号及び第１の読出し制御信号のいずれも有効となっていなければ、第２の読出し制御信号の活性化が開始され、その後に第２の読出し制御信号の活性化が所定の期間継続されるので、データの書込み又は読出し動作のサイクルタイムを従来よりも短縮することができる。
【００１７】
以上において、メモリセルとしてＳＲＡＭのメモリセルを用いるようにしても良い。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態は、本発明をＬＣＤドライバＩＣに適用したものである。図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０及びＬＣＤパネル３０に接続されて使用される。
【００１９】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの書込み要求信号又は読出し要求信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６とを有している。
【００２０】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２４は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて書込み制御信号ＷＥを生成すると共に、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【００２１】
メモリセルアレイ２２においては、これらの制御信号に基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
【００２２】
表示系制御回路２６には、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが入力されると共に、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが入力される。表示系制御回路２６は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２に供給する。
【００２３】
メモリセルアレイ２２においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
【００２４】
図２は、本実施形態において用いられるメモリセルアレイの構成を示す図である。図２に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【００２５】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００２６】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
【００２７】
説明を簡単にするために、図２においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。メモリセルアレイの１つの行を構成するメモリセルには、書込み／読出し用の１本のワードラインＷＬが接続される。一方、メモリセルアレイの１つの列を形成するメモリセルには、１組のビットラインＢＬａ及びＢＬｂとが接続される。
【００２８】
書込み制御信号ＷＥがハイレベルになると、書込み／読出し回路４２によってデータの書込みが行われる。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベルの信号が供給され、ビットラインＢＬｂ上にハイレベルの信号が供給される。ワードラインＷＬ上にハイレベルの信号が供給されることにより、トランジスタＱＮ１がオン状態となる。
【００２９】
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のローレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のハイレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
【００３０】
読出し制御信号ＲＥがハイレベルになると、書込み／読出し回路４２によってデータの読出しが行われる。また、表示データ読出し制御信号ＬＲＥがハイレベルになると、読出し回路４３によってデータの読出しが行われる。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージ又はプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにハイレベルの信号が供給され、トランジスタＱＮ１がオン状態となる。
【００３１】
これにより、ビットラインＢＬａがストアノードＮ１と同一のローレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のハイレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａとＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００３２】
図３は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。ＣＰＵ系制御回路２４は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭが入力されるＡＮＤ回路５１と、ＡＮＤ回路５１の出力信号を所定の遅延時間Ｄ１だけ遅延させる遅延回路５２と、ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号が入力される片側反転入力のＡＮＤ回路５３とを含んでいる。これらの回路は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて、書込み制御信号ＷＥを生成する。
【００３３】
また、ＣＰＵ系制御回路２４は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭが入力されるＡＮＤ回路５４と、ＡＮＤ回路５４の出力信号を所定の遅延時間Ｄ２だけ遅延させる遅延回路５５と、ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号が入力される片側反転入力のＡＮＤ回路５６とを含んでいる。これらの回路は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて、読出し制御信号ＲＥを生成する。
【００３４】
図４は、本実施形態において用いられる表示系制御回路の構成を示す図である。表示系制御回路２６は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、５入力のＡＮＤ回路６４とを含んでいる。
【００３５】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期して、ローレベルに戻る。ＡＮＤ回路６４の３つの入力端子には、フリップフロップ６３の出力信号Ｑと、書込み要求信号ＷＲバーと、読出し要求信号ＲＤバーとが入力され、ＡＮＤ回路６４の２つの反転入力端子には、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
【００３６】
さらに、表示系制御回路２６は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力され、表示データ読出し制御信号ＬＲＥを出力する片側反転入力のＡＮＤ回路６６とを含んでいる。
【００３７】
次に、本発明の第１の実施形態に係る半導体集積回路における書込み制御動作及び読出し制御動作について説明する。
図５は、図３に示すＣＰＵ系制御回路における書込み制御動作を説明するためのタイミングチャートである。図５に示すように、書込み要求信号ＷＲバーがローレベルとなっている間に書込みモード信号ＷＭが立上がり、その後、書込み要求信号ＷＲバーがハイレベルに戻ると、ＡＮＤ回路５１の出力信号はハイレベルとなる。ＡＮＤ回路５１の出力信号は、ＡＮＤ回路５３の第１の入力端子に供給されると共に、遅延時間Ｄ１を有する遅延回路５２を介してＡＮＤ回路５３の第２の入力端子（反転入力）に供給される。
【００３８】
これにより、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、遅延回路５２の遅延時間Ｄ１と等しい期間においてハイレベルとなる。書込み制御信号ＷＥがハイレベルとなっている期間において、図１のＣＰＵ１０からＣＰＵインターフェース２１を介して入力されたデータが、メモリセルアレイ２２に書き込まれる。
【００３９】
図６は、図３に示すＣＰＵ系制御回路における読出し制御動作を説明するためのタイミングチャートである。図６に示すように、読出し要求信号ＲＤバーがローレベルとなっている間に読出しモード信号ＲＭが立上がり、その後、読出し要求信号ＲＤバーがハイレベルに戻ると、ＡＮＤ回路５４の出力信号はハイレベルとなる。ＡＮＤ回路５４の出力信号は、ＡＮＤ回路５６の第１の入力端子に供給されると共に、遅延時間Ｄ２を有する遅延回路５５を介してＡＮＤ回路５６の第２の入力端子（反転入力）に供給される。
【００４０】
これにより、ＡＮＤ回路５６から出力される読出し制御信号ＲＥは、遅延回路５５の遅延時間Ｄ２と等しい期間においてハイレベルとなる。読出し制御信号ＲＥがハイレベルとなっている期間において、図１に示すメモリセルアレイ２２からデータが読み出され、読み出されたデータが、ＣＰＵインターフェース２１を介してＣＰＵ１０に出力される。
【００４１】
図７は、図４に示す表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。図４に示すように、表示データ読出し要求信号ＬＲバーがハイレベルである間に、フリップフロップ６３がリセットされる。次に、表示データ読出し要求信号ＬＲバーが立ち下がると、ＡＮＤ回路６２の出力信号は、遅延回路６１の遅延時間Ｄ３と等しい期間においてハイレベルとなる。これにより、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。
【００４２】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルになると、書込み制御信号ＷＥ又は読出し制御信号ＲＥが所定の期間ハイレベルとなる。書込み制御信号ＷＥ又は読出し制御信号ＲＥがローレベルに戻ると、５入力のＡＮＤ回路６４の出力信号がハイレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｄ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００４３】
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、遅延回路６５の遅延時間Ｄ４と等しい期間においてハイレベルとなる。表示データ読出し制御信号ＬＲＥがハイレベルとなっている期間において、図１に示すメモリセルアレイ２２からデータが読み出され、読み出されたデータがＬＣＤインターフェース２３に出力されて、ＬＣＤパネル３０を駆動するための駆動信号が生成される。
【００４４】
本実施形態によれば、ＣＰＵ１０から送信された書込み要求信号ＷＲバー及び読出し要求信号ＲＤバーのいずれも活性化されておらず、かつ、ＣＰＵ系制御回路２４によって生成された書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていないときに、表示系制御回路２６が、タイミング発生回路２５から送信された表示データ読出し要求信号ＬＲバーに基づいて表示データ読出し制御信号ＬＲＥを活性化する。
【００４５】
即ち、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込み制御信号ＷＥ、読出し制御信号ＲＥのいずれかが活性化されている期間においては、表示データ読出し制御信号ＬＲＥの活性化が禁止される。このようにして、ＣＰＵ１０のデータ書込み／読出し動作を優先させながら、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作をスムーズに行うことができる。
【００４６】
次に、本発明の第２の実施形態に係る半導体集積回路について説明する。第２の実施形態は、第１の実施形態における表示系制御回路を変更したものであり、その他の点に関しては第１の実施形態と同様である。
【００４７】
図８は、本発明の第２の実施形態において用いられる表示系制御回路の構成を示す図である。この表示系制御回路は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、５入力のＡＮＤ回路６４とを含んでいる。
【００４８】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期して、ローレベルに戻る。ＡＮＤ回路６４の３つの入力端子には、フリップフロップ６３の出力信号Ｑと、書込み要求信号ＷＲバーと、読出し要求信号ＲＤバーとが入力され、ＡＮＤ回路６４の２つの反転入力端子には、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
【００４９】
さらに、表示系制御回路は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力される片側反転入力のＡＮＤ回路６６と、ＮＯＲ回路６７と、反転入力のＡＮＤ回路６８と、ＡＮＤ回路６８の出力信号を所定の遅延時間Ｄ５だけ遅延させる遅延回路６９とを含んでいる。ＡＮＤ回路６６の出力信号がハイレベルになると、ＡＮＤ回路６８は、遅延時間Ｄ５と等しい期間だけハイレベルとなる表示データ読出し制御信号ＬＲＥを出力する。
【００５０】
次に、本発明の第２の実施形態に係る半導体集積回路における読出し制御動作について説明する。
図９は、図８に示す表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。
【００５１】
表示データ読出し要求信号ＬＲバーがハイレベルである間に、フリップフロップ６３がリセットされる。次に、表示データ読出し要求信号ＬＲバーが立下がると、ＡＮＤ回路６２の出力信号は、遅延回路６１の遅延時間Ｄ３と等しい期間においてハイレベルとなる。これにより、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。
【００５２】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルになると、書込み制御信号ＷＥ又は読出し制御信号ＲＥが所定の期間ハイレベルとなる。書込み制御信号ＷＥ又は読出し制御信号ＲＥがローレベルに戻ると、５入力のＡＮＤ回路６４の出力信号がハイレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｄ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００５３】
ＡＮＤ回路６６の出力信号は、ＮＯＲ回路６７の第１の入力端子に供給され、ＮＯＲ回路６７の出力信号は、ＡＮＤ回路６８の第１の入力端子に供給される。ＡＮＤ回路６８から出力される表示データ読出し制御信号ＬＲＥは、ＮＯＲ回路６７の第２の入力端子に供給されると共に、遅延時間Ｄ５を有する遅延回路６９を介してＡＮＤ回路６８の第２の入力端子に供給される。
【００５４】
その結果、表示データ読出し制御信号ＬＲＥは、遅延回路６９の遅延時間Ｄ５と等しい期間においてハイレベルとなる。ここで、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが次に立ち上がる前に表示データ読出し制御信号ＬＲＥがローレベルに戻るように、遅延回路６９の遅延時間Ｄ５が定められている。
【００５６】
これにより、本実施形態においては、ＣＰＵ１０から送信された書込み要求信号ＷＲバー及び読出し要求信号ＲＤバーのいずれも活性化されておらず、かつ、ＣＰＵ系制御回路によって生成された書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていないときに、表示系制御回路が、タイミング発生回路２５から送信された表示データ読出し要求信号ＬＲバーに基づいて表示データ読出し制御信号ＬＲＥの活性化を開始する。
【００５７】
即ち、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込み制御信号ＷＥ、読出し制御信号ＲＥのいずれかが活性化されている期間においては、表示データ読出し制御信号ＬＲＥの活性化の開始が禁止される。ただし、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されていても、書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていなければ、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作を継続して行うことができる。従って、本実施形態によれば、データの書込み又は読出し動作のサイクルタイムを、第１の実施形態におけるよりも短縮することが可能である。
【００５８】
次に、本発明の第３の実施形態に係る半導体集積回路について説明する。第３の実施形態は、第１の実施形態におけるＣＰＵ系制御回路及び表示系制御回路を変更したものであり、その他の点に関しては第１の実施形態と同様である。
【００５９】
図１０は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。このＣＰＵ系制御回路は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭが入力されるＡＮＤ回路５１と、ＡＮＤ回路５１の出力信号を所定の遅延時間Ｄ１だけ遅延させる遅延回路５２と、ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号が入力される片側反転入力のＡＮＤ回路５３と、ＡＮＤ回路５３の出力信号を所定の遅延時間Ｄ６だけ遅延させる遅延回路７１とを含んでいる。ここで、Ｄ６≧Ｄ５とする。これらの回路は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて、書込み制御信号ＷＥを生成する。なお、遅延回路７１は、ＡＮＤ回路５１の入力端子側に配置しても良いし、ＡＮＤ回路５１及び５３の間に配置しても良い。
【００６０】
また、ＣＰＵ系制御回路は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭが入力されるＡＮＤ回路５４と、ＡＮＤ回路５４の出力信号を所定の遅延時間Ｄ２だけ遅延させる遅延回路５５と、ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号が入力される片側反転入力のＡＮＤ回路５６と、ＡＮＤ回路５６の出力信号を所定の遅延時間Ｄ７だけ遅延させる遅延回路７２とを含んでいる。ここで、Ｄ７≧Ｄ５とする。これらの回路は、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて、読出し制御信号ＲＥを生成する。なお、遅延回路７２は、ＡＮＤ回路５４の入力端子側に配置しても良いし、ＡＮＤ回路５４及び５６の間に配置しても良い。
【００６１】
図１１は、本発明の第３の実施形態において用いられる表示系制御回路の構成を示す図である。この表示系制御回路は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、４入力のＡＮＤ回路７０とを含んでいる。
【００６２】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期して、ローレベルに戻る。ＡＮＤ回路７０の入力端子には、フリップフロップ６３の出力信号Ｑが入力され、ＡＮＤ回路７０の３つの反転入力端子には、ＣＰＵ１０から書込み又は読出しが要求されていない状態を表す信号Ｋと、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
【００６３】
また、表示系制御回路は、書込み要求信号ＷＲバーを所定の遅延時間Ｄ８だけ遅延させる遅延回路７３と、書込み要求信号ＷＲバー及び遅延回路７３の出力信号が入力される片側反転入力のＡＮＤ回路７４と、読出し要求信号ＲＤバーを所定の遅延時間Ｄ９だけ遅延させる遅延回路７５と、読出し要求信号ＲＤバー及び遅延回路７５の出力信号が入力される片側反転入力のＡＮＤ回路７６と、ＡＮＤ回路７４及び７６の出力信号に基づいて信号Ｋを出力するＯＲ回路７７とを含んでいる。ここで、Ｄ８≧Ｄ１＋Ｄ６とし、また、Ｄ９≧Ｄ２＋Ｄ７とする。
【００６４】
さらに、表示系制御回路は、ＡＮＤ回路７０の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路７０の出力信号及び遅延回路６５の出力信号が入力される片側反転入力のＡＮＤ回路６６と、ＮＯＲ回路６７と、反転入力のＡＮＤ回路６８と、ＡＮＤ回路６８の出力信号を所定の遅延時間Ｄ５だけ遅延させる遅延回路６９とを含んでいる。ＡＮＤ回路６６の出力信号がハイレベルになると、ＡＮＤ回路６８は、遅延時間Ｄ５と等しい期間だけハイレベルとなる表示データ読出し制御信号ＬＲＥを出力する。
【００６５】
次に、本発明の第３の実施形態に係る半導体集積回路における読出し制御動作について説明する。なお、ＣＰＵ制御回路における書込み制御動作及び読出し制御動作については、遅延回路７１によって遅延時間Ｄ６だけ遅延させられた書込み制御信号ＷＥを生成し、遅延回路７２によって遅延時間Ｄ７だけ遅延させられた読出し制御信号ＲＥを生成することを除き、図５及び図６を参照しながら説明したものと同様である。
【００６６】
図１２及び図１３は、図１１に示す表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。図１２は、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーの受信を終了する前に表示データ読出し要求信号を受信した場合における読出し制御動作を説明するための図である。図１３は、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーの受信を終了した後、所定の期間内に表示データ読出し要求信号を受信した場合における読出し制御動作を説明するための図である。
【００６７】
図１２に示すように、表示データ読出し要求信号ＬＲバーが立下がると、遅延回路６１の遅延時間Ｄ３と等しい期間においてＡＮＤ回路６２の出力信号がハイレベルとなり、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。また、書込み要求信号ＷＲバーも読出し要求信号ＲＤバーもローレベルなので、信号Ｋ、書込み制御信号ＷＥ、読出し制御信号ＲＥがローレベルとなり、表示データ読出し制御信号ＬＲＥが、遅延時間Ｄ５と等しい期間だけハイレベルとなる。
【００６８】
一方、書込み要求信号ＷＲバーがハイレベルになると、書込み制御信号ＷＥは、遅延時間Ｄ６と等しい期間の経過後に所定の期間ハイレベルとなる。即ち、書込み制御信号ＷＥは、遅延時間Ｄ６と等しい期間だけローレベルを維持し、Ｄ６≧Ｄ５なので、表示のためのデータ読出し制御は、ＣＰＵからのデータ書込み制御と競合しない。
【００６９】
また、読出し要求信号ＲＤバーがハイレベルになると、読出し制御信号ＲＥは、遅延時間Ｄ７と等しい期間の経過後に所定の期間ハイレベルとなる。即ち、読出し制御信号ＲＥは、遅延時間Ｄ７と等しい期間だけローレベルを維持し、Ｄ７≧Ｄ５なので、表示のためのデータ読出し制御は、ＣＰＵからのデータ読出し制御と競合しない。
【００７０】
したがって、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されている期間においても、表示データ読出し制御信号ＬＲＥの活性化が禁止されず、直ちに表示のためにデータを読み出すことができる。
【００７１】
また、図１３に示すように、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーの受信を終了した後、所定の期間内に表示データ読出し要求信号を受信した場合には、信号Ｋがハイレベルとなり、表示データ読出し制御信号ＬＲＥはローレベルを維持する。その後、信号Ｋがローレベルになると、表示データ読出し制御信号ＬＲＥはハイレベルに移行する。
【００７２】
一方、書込み要求信号ＷＲバーがハイレベルになると、書込み制御信号ＷＥは、遅延時間Ｄ６と等しい期間の経過後に、遅延時間Ｄ１と等しい期間ハイレベルとなる。即ち、表示データ読出し制御信号ＬＲＥは、遅延時間Ｄ８と等しい期間だけローレベルを維持し、Ｄ８≧Ｄ１＋Ｄ６なので、ＣＰＵからのデータ書込み制御は、表示のためのデータ読出し制御と競合しない。
【００７３】
また、読出し要求信号ＲＤバーがハイレベルになると、読出し制御信号ＲＥは、遅延時間Ｄ７と等しい期間の経過後に、遅延時間Ｄ２と等しい期間ハイレベルとなる。即ち、表示データ読出し制御信号ＬＲＥは、遅延時間Ｄ９と等しい期間だけローレベルを維持し、Ｄ９≧Ｄ２＋Ｄ７なので、ＣＰＵからのデータ読出し制御は、表示のためのデータ読出し制御と競合しない。
【００７４】
したがって、表示データ読出し要求信号ＬＲバーが活性化されている期間においても、書込み制御信号ＷＥ及び読出し制御信号ＲＥの活性化が禁止されず、直ちにＣＰＵからのアクセスを実行することができる。
【００７５】
これにより、本実施形態においては、ＣＰＵから送信された書込み要求信号ＷＲバーの活性化の終了からＣＰＵ系制御回路によって生成された書込み制御信号ＷＥの活性化の終了までの期間、及び、ＣＰＵから送信された読出し要求信号ＲＤバーの活性化の終了からＣＰＵ系制御回路によって生成された読出し制御信号ＲＥの活性化の終了までの期間を除く期間に、表示系制御回路が、タイミング発生回路から送信された表示データ読出し要求信号ＬＲバーに基づいて表示データ読出し制御信号ＬＲＥの活性化を開始する。即ち、上記期間においては、表示データ読出し制御信号ＬＲＥの活性化が禁止される。
【００７６】
また、ＣＰＵ系制御回路によって生成された書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていないときに、表示系制御回路が、表示データ読出し制御信号ＬＲＥを活性化する。即ち、書込み制御信号ＷＥ又は読出し制御信号ＲＥが活性化されている期間においては、表示データ読出し制御信号ＬＲＥの活性化が禁止される。
【００７７】
ただし、書込み要求信号ＷＲバーの活性化の終了後又は読出し要求信号ＲＤバーの活性化の終了後であっても、書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていなければ、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作を継続して行うことができる。従って、本実施形態によれば、データの書込み又は読出し動作のサイクルタイムを、第１及び第２の実施形態におけるよりも短縮することが可能である。
【００７８】
次に、本発明の第４の実施形態に係る半導体集積回路について説明する。第４の実施形態は、第３の実施形態における表示系制御回路を変更したものであり、その他の点に関しては第３の実施形態と同様である。
【００７９】
図１４は、本発明の第４の実施形態において用いられる表示系制御回路の構成を示す図である。この表示系制御回路は、図１１における信号Ｋを生成するための回路７３〜７７の替わりに、書込み要求信号ＷＲバー及び読出し要求信号ＲＤバーが入力されるＡＮＤ回路７８と、ＡＮＤ回路７８の出力信号を所定の時間Ｄ１０だけ遅延させる遅延回路７９と、ＡＮＤ回路７８及び遅延回路７９の出力信号が入力される片側反転入力のＡＮＤ回路８０とを含んでいる。ここで、Ｄ１０≧Ｄ１＋Ｄ６、かつ、Ｄ１０≧Ｄ２＋Ｄ７とする。なお、本実施形態に係る半導体集積回路における読出し制御動作は、図１２及び図１３を用いて説明したものと同様である。
【００８０】
次に、本発明の第５の実施形態に係る半導体集積回路について説明する。第５の実施形態においては、多数のメモリセルを含むメモリセルアレイが、複数のブロック（「バンク」ともいう）に分割して制御される。
【００８１】
図１５は、本発明の第５の実施形態において用いられるメモリセルアレイの構成を示す図である。図１５に示すように、このメモリセルアレイは、Ｍ×Ｎ個のブロックに分割されており、任意のブロックを（ｍ，ｎ）で表すものとする。このブロックを選択するために、ブロック選択信号ＢＳ（ｍ，ｎ）が用いられる。
【００８２】
図１６は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。ＣＰＵ系制御回路は、ＣＰＵ１０からの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように、メモリセルアレイを複数のブロックに分割して制御する。
【００８３】
ＣＰＵ系制御回路は、書込み要求信号ＷＲバー、書込みモード信号ＷＭ、ブロック選択信号ＢＳ（ｍ，ｎ）が入力されるＡＮＤ回路８１と、ＡＮＤ回路８１の出力信号を所定の遅延時間だけ遅延させる遅延回路８２と、ＡＮＤ回路８１の出力信号及び遅延回路８２の出力信号が入力される片側反転入力のＡＮＤ回路８３とを、ブロックの数だけ含んでいる。これらの回路は、ブロック（ｍ，ｎ）が選択された際に、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて、そのブロック（ｍ，ｎ）のための書込み制御信号ＷＥを生成する。
【００８４】
また、ＣＰＵ系制御回路は、読出し要求信号ＲＤバー、読出しモード信号ＲＭ、ブロック選択信号ＢＳ（ｍ，ｎ）が入力されるＡＮＤ回路８４と、ＡＮＤ回路８４の出力信号を所定の遅延時間だけ遅延させる遅延回路８５と、ＡＮＤ回路８４の出力信号及び遅延回路８５の出力信号が入力される片側反転入力のＡＮＤ回路８６とを、ブロックの数だけ含んでいる。これらの回路は、ブロック（ｍ，ｎ）が選択された際に、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて、選択されたブロック（ｍ，ｎ）のための読出し制御信号ＲＥを生成する。
【００８５】
表示系制御回路は、ＣＰＵ１０からの要求に基づくデータの書込み又は読出しが行われているブロックにおいては、タイミング発生回路２５からの読出し要求に基づくデータの読出しが行われないように、メモリセルアレイを複数のブロックに分割して制御すると共に、ＣＰＵ１０からの要求に基づくデータの書込み及び読出しのいずれも行われていないブロックにおいては、ＬＣＤパネル３０に供給すべきデータの読出しが行われるように、メモリセルアレイを複数のブロックに分割して制御する。
【００８６】
次に、本発明の第５の実施形態に係る半導体集積回路における読出し制御動作について説明する。
図１７は、本発明の第５の実施形態に用いられる表示系制御回路における読出し制御動作を説明するためのタイミングチャートである。
【００８７】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルになると、選択されたブロック（ｍ，ｎ）のための書込み制御信号ＷＥ又は読出し制御信号ＲＥが順次ハイレベルとなる。これにより、ブロック（ｍ，ｎ）毎に、ＣＰＵ１０からの要求に基づくデータの書込み又は読出しが順次行われる。
【００８８】
書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがローレベルとなっている間に表示データ読出し要求信号ＬＲバーが立下がると、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーがハイレベルとなった後で、ブロック（ｍ，ｎ）毎の表示データ読出し制御信号ＬＲＥが順次ハイレベルとなる。これにより、ブロック（ｍ，ｎ）毎に、ＬＣＤパネル３０に供給すべきデータの読出しが順次行われる。ただし、ＣＰＵ１０からの要求に基づいて選択されているブロックについては、書込み制御信号ＷＥ又は読出し制御信号ＲＥがハイレベルである期間において表示データ読出し制御信号ＬＲＥがローレベルとされ、ＣＰＵ１０からの要求に基づくデータの書込み又は読出しが優先して行われる。
【００８９】
なお、本実施形態においては、ＣＰＵ１０から送信された書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されている期間において、タイミング発生回路２５から送信された表示データ読出し要求信号ＬＲバーに基づく表示データ読出し制御信号ＬＲＥの活性化の開始が禁止される。ただし、書込み要求信号ＷＲバー又は読出し要求信号ＲＤバーが活性化されていても、書込み制御信号ＷＥ及び読出し制御信号ＲＥのいずれも活性化されていなければ、ＬＣＤパネル３０に画像を表示するためのデータの読出し動作を継続して行うことができる。
【００９０】
本実施形態によれば、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とを、１つのメモリセルアレイにおける異なるブロックにおいて同時に行うことができる。従って、データの書込み又は読出し動作のサイクルタイムをさらに短縮することが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】 本発明の第１の実施形態において用いられるメモリセルアレイを示す図。
【図３】 本発明の第１の実施形態において用いられるＣＰＵ系制御回路の構成を示す図。
【図４】 本発明の第１の実施形態において用いられる表示系制御回路の構成を示す図。
【図５】 図３に示すＣＰＵ系制御回路における動作を説明するためのタイミング図。
【図６】 図３に示すＣＰＵ系制御回路における動作を説明するためのタイミング図。
【図７】 図４に示す表示系制御回路における動作を説明するためのタイミング図。
【図８】 本発明の第２の実施形態において用いられる表示系制御回路の構成を示す図。
【図９】 図８に示す表示系制御回路における動作を説明するためのタイミング図。
【図１０】 本発明の第３の実施形態において用いられるＣＰＵ系制御回路の構成を示す図。
【図１１】 本発明の第３の実施形態において用いられる表示系制御回路の構成を示す図。
【図１２】 図１１に示す表示系制御回路における動作を説明するためのタイミング図。
【図１３】 図１１に示す表示系制御回路における動作を説明するためのタイミング図。
【図１４】 本発明の第４の実施形態において用いられる表示系制御回路の構成を示す図。
【図１５】 本発明の第５の実施形態において用いられるメモリセルアレイを示す図。
【図１６】 本発明の第５の実施形態において用いられるＣＰＵ系制御回路の構成を示す図。
【図１７】 本発明の第５の実施形態に用いられる表示系制御回路における動作を説明するためのタイミング図。
【図１８】 従来の２ポートメモリセルの構成を示す図。
【符号の説明】
１０ ＣＰＵ、 ２０ ＬＣＤドライバＩＣ、 ２１ ＣＰＵインターフェース、 ２２ メモリセルアレイ、 ２３ ＬＣＤインターフェース、 ２４ ＣＰＵ系制御回路、 ２５ タイミング発生回路、 ２６ 表示系制御回路、 ３０ ＬＣＤパネル、 ４１ メモリセル、 ４２ 書込み／読出し回路、 ４３読出し回路、 ４４ ワードライン駆動回路、 ５１、５３、５４、５６、６２、６４、６６、６８、７０、７４、７６、７８、８０、８１、８３、８４、８６ ＡＮＤ回路、 ５２、５５、６１、６５、６９、７１、７２、７３、７５、７９、８２、８５ 遅延回路、 ６３ フリップフロップ、 ６７ ＮＯＲ回路、 ７７ ＯＲ回路、 ＢＬａ、ＢＬｂ ビットライン、 ＷＬ ワードライン、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ、 ＩＮＶ１、ＩＮＶ２ 反転回路、 Ｎ１、Ｎ２ ストアノード
Claims (4)
- データの入出力を行うポートを有するメモリセルと、
前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
ＣＰＵから送信される書込み要求信号に基づいて書込み制御信号を活性化する第１の回路、及び、前記ＣＰＵから送信される読出し要求信号に基づいて読出し制御信号を活性化する第２の回路を含み、前記ＣＰＵからの書込み要求又は読出し要求に基づいてデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
所定のフレームレートに従って、表示パネルに供給すべきデータの読出しを要求する表示データ読出し要求信号を生成するタイミング発生回路と、
前記タイミング発生回路からの読出し要求に基づいてデータの読出しが行われるように表示データ読出し制御信号を生成して前記読出し回路を制御する表示系制御回路と、
を具備し、
前記表示系制御回路が、前記タイミング発生回路によって生成される表示データ読出し要求信号に基づいて、前記ＣＰＵから送信される書込み要求信号及び読出し要求信号のいずれも活性化されておらず、かつ、前記ＣＰＵ系制御回路によって生成される書込み制御信号及び読出し制御信号のいずれも活性化されていないときに、表示データ読出し制御信号の活性化を開始し、その後に前記ＣＰＵからの書込み要求信号又は読出し要求信号が活性化されても、表示データ読出し制御信号の活性化を所定の期間継続する、半導体集積回路。 - データの入出力を行うポートを有するメモリセルと、
前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
ＣＰＵから送信される書込み要求信号に基づいて書込み制御信号を活性化する第１の回路、及び、前記ＣＰＵから送信される読出し要求信号に基づいて読出し制御信号を活性化する第２の回路を含み、前記ＣＰＵからの書込み要求又は読出し要求に基づいてデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
所定のフレームレートに従って、表示パネルに供給すべきデータの読出しを要求する表示データ読出し要求信号を生成するタイミング発生回路と、
前記タイミング発生回路からの読出し要求に基づいてデータの読出しが行われるように表示データ読出し制御信号を生成して前記読出し回路を制御する表示系制御回路と、
を具備し、
前記表示系制御回路が、前記ＣＰＵから送信される書込み要求信号の活性化の終了から前記第１の回路によって生成される書込み制御信号の活性化の終了までの期間、及び、前記ＣＰＵから送信される読出し要求信号の活性化の終了から前記第２の回路によって生成される読出し制御信号の活性化の終了までの期間、を除く期間に、前記タイミング発生回路によって生成される表示データ読出し要求信号に基づいて表示データ読出し制御信号の活性化を開始し、その後に表示データ読出し制御信号の活性化を所定の期間継続すると共に、前記第１の回路が、書込み要求信号の活性化の終了から前記所定の期間以上の期間が経過した後に書込み制御信号の活性化を開始し、前記第２の回路が、読出し要求信号の活性化の終了から前記所定の期間以上の期間が経過した後に読出し制御信号の活性化を開始する、半導体集積回路。 - 前記メモリセルがＳＲＡＭのメモリセルである、請求項１又は２記載の半導体集積回路。
- データの入出力を行うポートを有するメモリセルと、
前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す第１の制御回路と、
前記ポートに接続され、前記メモリセルからデータを読み出す第２の制御回路と、
を具備し、
前記第１の制御回路は、第１の書込み要求信号又は第１の読出し要求信号を受信し、第１の書込み制御信号又は第１の読出し制御信号を出力して、前記メモリセルに対してデータの書込み又は読出しを行い、
前記第２の制御回路は、第２の読出し要求信号を受信し、第２の読出し制御信号を出力して、前記メモリセルに対してデータの読出しを行い、
前記第１の制御回路は、第１の書込み要求信号又は第１の読出し要求信号を受信した場合に、第１の書込み制御信号又は第１の読出し制御信号を、前記第２の制御回路によるデータの読出しを実行するのに必要な所定の期間だけ遅延して前記第１の書込み制御信号又は前記第１の読出し制御信号を有効にし、
前記第２の制御回路は、前記所定の期間、及び、前記第１の書込み制御信号又は前記第１の読出し制御信号が有効な期間は、前記第２の読出し要求信号に基づく第２の読出し制御信号の活性化を禁止する、
ことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003189485A JP4052192B2 (ja) | 2003-03-14 | 2003-07-01 | 半導体集積回路 |
| US10/798,977 US7173876B2 (en) | 2003-03-14 | 2004-03-11 | Semiconductor integrated circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003069014 | 2003-03-14 | ||
| JP2003189485A JP4052192B2 (ja) | 2003-03-14 | 2003-07-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004342285A JP2004342285A (ja) | 2004-12-02 |
| JP4052192B2 true JP4052192B2 (ja) | 2008-02-27 |
Family
ID=33421656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003189485A Expired - Fee Related JP4052192B2 (ja) | 2003-03-14 | 2003-07-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7173876B2 (ja) |
| JP (1) | JP4052192B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003216636A1 (en) * | 2002-04-22 | 2003-11-03 | Koninklijke Philips Electronics N.V. | Method of performing access to a single-port memory device, memory access device, integrated circuit device and method of use of an integrated circuit device |
| JP2006163124A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体集積回路 |
| WO2006073060A1 (ja) * | 2004-12-16 | 2006-07-13 | Nec Corporation | 半導体記憶装置 |
| JP4916684B2 (ja) * | 2005-08-04 | 2012-04-18 | ローム株式会社 | 画像処理回路およびそれを用いた電子機器 |
| KR101243245B1 (ko) * | 2006-08-03 | 2013-03-14 | 삼성디스플레이 주식회사 | 신호입출력장치 및 이를 가지는 액정표시장치 |
| CN101727801B (zh) * | 2008-10-31 | 2012-04-11 | 扬智科技股份有限公司 | 用共享接脚控制显示模块及第一电路模块运作的集成电路 |
| JP5549079B2 (ja) * | 2009-01-14 | 2014-07-16 | セイコーエプソン株式会社 | 半導体集積回路 |
| JP5648460B2 (ja) * | 2010-12-15 | 2015-01-07 | セイコーエプソン株式会社 | 記憶装置、集積回路装置、及び電子機器 |
| KR20200131047A (ko) * | 2019-05-13 | 2020-11-23 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3844947B2 (ja) * | 2000-06-29 | 2006-11-15 | 株式会社東芝 | 液晶駆動用半導体装置および液晶表示装置 |
| JP3687550B2 (ja) * | 2001-02-19 | 2005-08-24 | セイコーエプソン株式会社 | 表示ドライバ、それを用いた表示ユニット及び電子機器 |
| JP3755585B2 (ja) | 2001-05-11 | 2006-03-15 | セイコーエプソン株式会社 | 表示コントローラ、表示ユニット及び電子機器 |
| ATE350752T1 (de) * | 2002-10-02 | 2007-01-15 | Dialog Semiconductor Gmbh | Verfahren und vorrichtung zur vermeidung von speicherzugriffskonflikten |
-
2003
- 2003-07-01 JP JP2003189485A patent/JP4052192B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-11 US US10/798,977 patent/US7173876B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7173876B2 (en) | 2007-02-06 |
| JP2004342285A (ja) | 2004-12-02 |
| US20040228199A1 (en) | 2004-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5260511B2 (ja) | シングルポートメモリセルを用いたデュアルポートｓｒａｍメモリ | |
| US20090154257A1 (en) | Memory system and control method for memory | |
| JP4139734B2 (ja) | 擬似スタティックメモリ装置および電子機器 | |
| JP5038657B2 (ja) | 半導体集積回路装置 | |
| JP4052192B2 (ja) | 半導体集積回路 | |
| KR20080114406A (ko) | 컬럼 어드레스 제어 회로 | |
| JP3844947B2 (ja) | 液晶駆動用半導体装置および液晶表示装置 | |
| JP4407972B2 (ja) | 非同期式半導体記憶装置 | |
| US8374042B2 (en) | Command decoder and a semiconductor memory device including the same | |
| JP2002133860A (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
| TW200837712A (en) | Semiconductor integrated circuit for display control | |
| JP2004342219A (ja) | 半導体メモリ装置および電子機器 | |
| JP3915711B2 (ja) | 半導体メモリ装置 | |
| JP2004342223A (ja) | 半導体メモリ装置および電子機器 | |
| JP3624811B2 (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
| US20060056263A1 (en) | Semiconductor memory device and electronic apparatus | |
| JP4327482B2 (ja) | 同期型半導体記憶装置 | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| JP2004220697A (ja) | 半導体メモリ装置のリフレッシュ制御 | |
| JP2004342222A (ja) | 半導体メモリ装置および電子機器 | |
| JP2006163124A (ja) | 半導体集積回路 | |
| JP3624849B2 (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
| JPH09219090A (ja) | 順次アクセス用メモリ装置 | |
| JP2005024915A (ja) | 半導体集積回路 | |
| JP2004227624A (ja) | 半導体メモリ装置のパーシャルリフレッシュ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071019 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4052192 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |