JP5549079B2

JP5549079B2 - 半導体集積回路

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Publication number: JP5549079B2
Application number: JP2009005877A
Authority: JP
Inventors: 泰信徳田; 進赤石; 悟植松; 登井富
Original assignee: Seiko Epson Corp
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Priority date: 2009-01-14
Filing date: 2009-01-14
Publication date: 2014-07-16
Anticipated expiration: 2029-01-14
Also published as: JP2010165791A

Description

本発明は、一般に、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）を内蔵した半導体集積回路に関し、特に、各メモリセルに、データの書き込み及び読み出しが可能な第１のポートと、データの読み出し専用の第２のポートとが設けられたデュアルポートＳＲＡＭを内蔵した半導体集積回路に関する。

複数のアドレスに対して読み書きのアクセスが可能なマルチポートＳＲＡＭの一種として、各メモリセルに２つのポートが設けられたデュアルポートＳＲＡＭが知られている。しかしながら、一般的なデュアルポートＳＲＡＭにおいては、２つのポートを介して同一のメモリセルに対して同時に読み書きを行うことはできない。従って、一般的なデュアルポートＳＲＡＭは、ＣＰＵからＳＲＡＭにデータを書き込み、ＳＲＡＭからデータを読み出して表示パネルに画像を表示させる液晶ドライバ等に使用するには、使用方法に制限が生じるので不向きである。そのため、２つのポートを介して同一のメモリセルに対して同時に読み書きが可能なデュアルポートＳＲＡＭも開発されている。

２つのポートを介して同一のメモリセルに対して同時に読み書きを行うために、１つのメモリセルに含まれている２つのストアノードの内の片方のストアノードの電位をＭＯＳトランジスタのゲートで受けて読み出し専用ポートを設けることが行われている。そのような構成は、いわゆる「片持ち型デュアルポートＳＲＡＭ」と呼ばれている。しかしながら、大容量のメモリに対して高速読み出し動作を要求する場合には、従来の片持ち型デュアルポートＳＲＡＭでは特性面で問題があった。

関連する技術として、特許文献１には、メモリセルより読み出されたデータが誤検出することなく、データ読み出し線とデータ書き込み線との容量カップリングを低減させることを目的とした半導体装置が開示されている。この半導体装置は、列方向に沿って配列された複数のメモリセルと、行方向に沿って延び、前記複数のメモリセルの中から任意の２つを非同期で選択可能な複数のワード線と、前記列方向に沿って延びて前記複数のメモリセルに共用され、選択された一つのメモリセルに接続される第１のデータ線と、前記列方向に沿って延びて前記複数のメモリセルに共用され、選択された他の一つのメモリセルに接続される第２のデータ線とを有し、前記第１のデータ線と前記第２のデータ線とが、層間絶縁膜を介して互いに異なる層に形成されていることを特徴とする。

また、特許文献２には、メモリセル面積を増大させることなく、配線間のカップリングノイズを低減することを目的とする半導体記憶装置が開示されている。この半導体記憶装置は、マルチポートメモリを有する半導体記憶装置であって、複数のメモリセルと、複数の第１のワード線と、複数の第２のワード線とを備えている。複数のメモリセルは、行列状に配置されている。複数の第１のワード線の各々は、各行に対応して配置され、メモリセルに接続され、かつ、第１のポートからのアクセス時に第１のポートからのアドレス信号にしたがって選択される。複数の第２のワード線の各々は、各行に対応して配置され、メモリセルに接続され、かつ、第２のポートからのアクセス時に前記第２のポートからのアドレス信号にしたがって選択される。複数の第１のワード線の各々と複数の第２のワード線の各々とが平面レイアウトにおいて交互に配置されている。

さらに、特許文献３には、読み出し速度を早くすることを目的とする半導体記憶装置が開示されている。この半導体記憶装置は、共通の第１のビット線対と共通の第２のビット線対と複数のワード線の間に設けられ、個々に対応する該ワード線が選択されて活性化したときに該第１のビット線対又は第２のビット線対にそれぞれ接続される複数のメモリセルを備え、前記活性化したワード線に接続された前記メモリセルに対して、前記第１又は第２のビット線対を介してデータの書き込み及び読み出しを行う半導体記憶装置であって、前記第１のビット線対と第２のビット線対との内のいずれか一方が鎖交部分を有し、前記複数のメモリセルの内の一部において書き込みデータ又は読み出しデータのレベルが反転する構成とし、前記複数のワード線のレベルに基づいて前記メモリセルに書き込むデータを予め反転させる書き込み反転手段、又は、該メモリセルから読み出したデータのレベルを反転させる読み出し反転手段を設けたことを特徴とする。

しかしながら、特許文献１−３には、２つのポートを介して同一のメモリセルに対して同時に読み書きが可能なデュアルポートＳＲＡＭにおいて、データの読み出し速度を改善することは開示されていない。
特開２００２−１５８２９５号公報（第３頁、図２、図５）特開２００４−３３５５３５号公報（第３頁、図２）特開平９−７３７３号公報（第２頁、図１）

そこで、上記の点に鑑み、本発明は、２つのポートを介して同一のメモリセルに対して同時に読み書きが可能なデュアルポートＳＲＡＭを内蔵した半導体集積回路において、データの読み出し速度を改善することを目的とする。さらに、本発明は、そのような半導体集積回路において、メモリセル等のレイアウト面積を低減することを目的とする。

以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、複数のメモリセルが複数の行及び複数の列に配置されたメモリセルアレイを含むＳＲＡＭを内蔵した半導体集積回路であって、各々のメモリセルが、第１のストアノードに出力端子が接続され、第２のストアノードに入力端子が接続された第１のインバータと、第２のストアノードに出力端子が接続され、第１のストアノードに入力端子が接続された第２のインバータと、第１のビット線対の内の一方のビット線と第１のストアノードとの間にソース・ドレイン経路が接続され、第１のワード線にゲートが接続された第１のＮチャネルトランジスタ、及び、第１のビット線対の内の他方のビット線と第２のストアノードとの間にソース・ドレイン経路が接続され、第１のワード線にゲートが接続された第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、電源電位にソースが接続され、第１のストアノードにゲートが接続された第１のＰチャネルトランジスタ、及び、第２のビット線対の内の一方のビット線と第１のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第２のワード線にゲートが接続された第２のＰチャネルトランジスタ、及び、電源電位にソースが接続され、第２のストアノードにゲートが接続された第３のＰチャネルトランジスタ、及び、第２のビット線対の内の他方のビット線と第３のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第２のワード線にゲートが接続された第４のＰチャネルトランジスタによって構成される読み出しポートとを具備し、メモリセルアレイの列方向に隣接する第１のメモリセル及び第２のメモリセルにおいて、第１のビット線対の内の一方のビット線と第１のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、第１のビット線対の内の他方のビット線と第２のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されており、メモリセルアレイの列方向に隣接する第２のメモリセル及び第３のメモリセルにおいて、第２のビット線対の内の一方のビット線と第２のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、第２のビット線対の内の他方のビット線と第４のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されており、第１及び第２のインバータが、第５のＰチャネルトランジスタ及び第６のＰチャネルトランジスタをそれぞれ含み、メモリセルアレイの行方向に隣接する２つのメモリセルにおいて、一方のメモリセルにおける第１のＰチャネルトランジスタのソース及び第６のＰチャネルトランジスタのソースと、他方のメモリセルにおける第３のＰチャネルトランジスタのソース及び第５のＰチャネルトランジスタのソースとが、電源電位に接続された共通の不純物拡散領域を用いて構成されている。

また、本発明の第２の観点に係る半導体集積回路は、複数のメモリセルが複数の行及び複数の列に配置されたメモリセルアレイを含むＳＲＡＭを内蔵した半導体集積回路であって、各々のメモリセルが、第１のストアノードに出力端子が接続され、第２のストアノードに入力端子が接続された第１のインバータと、第２のストアノードに出力端子が接続され、第１のストアノードに入力端子が接続された第２のインバータと、第１のビット線対の内の一方のビット線と第１のストアノードとの間にソース・ドレイン経路が接続され、第１のワード線にゲートが接続された第１のＮチャネルトランジスタ、及び、第１のビット線対の内の他方のビット線と第２のストアノードとの間にソース・ドレイン経路が接続され、第１のワード線にゲートが接続された第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、電源電位にソースが接続され、第１のストアノードにゲートが接続された第１のＰチャネルトランジスタ、及び、第２のビット線対の内の一方のビット線と第１のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第２のワード線にゲートが接続された第２のＰチャネルトランジスタ、及び、電源電位にソースが接続され、第２のストアノードにゲートが接続された第３のＰチャネルトランジスタ、及び、第２のビット線対の内の他方のビット線と第３のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第２のワード線にゲートが接続された第４のＰチャネルトランジスタによって構成される読み出しポートとを具備し、半導体基板において各行のメモリセルが配置される領域に、メモリセルアレイの行方向に連続するＰウエル及びＮウエルが平行して形成されており、Ｐウエルに形成された第１及び第２のＮチャネルトランジスタのゲートがメモリセルアレイの行方向に延在すると共に、Ｎウエルに形成された第２及び第４のＰチャネルトランジスタのゲートがメモリセルアレイの行方向に延在することにより、複数の列のメモリセルにおいて、第１のワード線と第１及び第２のＮチャネルトランジスタのゲートとを電気的に接続するコンタクト、及び、第２のワード線と第２及び第４のＰチャネルトランジスタのゲートとを電気的に接続するコンタクトが存在しない。
ここで、メモリセルアレイの列方向に隣接する第１のメモリセル及び第２のメモリセルにおいて、第１のビット線対の内の一方のビット線と第１のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されると共に、第１のビット線対の内の他方のビット線と第２のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用され、メモリセルアレイの列方向に隣接する第２のメモリセル及び第３のメモリセルにおいて、第２のビット線対の内の一方のビット線と第２のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されると共に、第２のビット線対の内の他方のビット線と第４のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されることが望ましい。

また、メモリセルアレイの列方向に隣接する第１のメモリセル及び第２のメモリセルにおいて、Ｐウエルが共用され、メモリセルアレイの列方向に隣接する第２のメモリセル及び第３のメモリセルにおいて、Ｎウエルが共用されることが望ましい。

さらに、第１のビット線対が、第１のメタル配線層に形成され、第２のビット線対が、第１のメタル配線層とは異なる第２のメタル配線層に形成されるようにしても良い。その場合に、第２のメタル配線層が、第１のメタル配線層よりも下層に位置することが望ましい。また、第２のメタル配線層に形成されている第２のビット線対の少なくとも一部が、第１のメタル配線層に形成されている第１のビット線対よりも内側に配置されることが望ましい。

以上において、第２のビット線対が、Ｎウエルの上層に位置するメタル配線層の所定の領域において立体的にクロスしていることが望ましい。

また、メモリセルアレイが配置された第１の領域に隣接する第２の領域に、複数のメモリセルの読み出しポートを介してデータの読み出しを行う読み出し回路が配置され、第２の領域に隣接する第３の領域に、複数のメモリセルの書き込み／読み出しポートを介してデータの書き込み及び読み出しを行う書き込み／読み出し回路が配置され、第１のビット線対が、読み出し回路の上層を通過して、書き込み／読み出し回路に接続されるようにしても良い。さらに、上記のＳＲＡＭが、選択されたメモリセルアレイの読み出しポートから出力される相補的な信号を差動増幅することによりデータの読み出しを行う読み出し回路をさらに含むようにしても良い。

本発明の第１又は第２の観点によれば、第１のストアノードに第１のＰチャネルトランジスタのゲートを接続し、第２のビット線対の内の一方のビット線と第１のＰチャネルトランジスタのドレインとの間に第２のＰチャネルトランジスタを接続すると共に、第２のストアノードに第３のＰチャネルトランジスタのゲートを接続し、第２のビット線対の内の他方のビット線と第３のＰチャネルトランジスタのドレインとの間に第４のＰチャネルトランジスタを接続して読み出しポートを構成することにより、書き込み／読み出しポートを介して書き込み中のメモリセルに対しても、読み出しポートを介して第１及び第２のストアノードのレベルを差動増幅して読み取り動作を行うことが可能となるので、データの読み出し速度を改善することができる。

また、隣接する２つのメモリセルにおいて、ビット線とトランジスタのソース又はドレインとを接続するコンタクトを共用したり、Ｐウエル及びＮウエルを共用したりすることにより、メモリセル等のレイアウト面積を低減することができる。

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されているデュアルポートＳＲＡＭの構成を示すブロック図である。このデュアルポートＳＲＡＭは、複数のメモリセルが配置された少なくとも１列のメモリセルアレイを含んでいる。図１には、第１列におけるＮ個のメモリセルＭＣ_１〜ＭＣ_Ｎが示されている。各メモリセルは、書き込み及び読み出し用の第１ポートと、読み出し専用の第２ポートとを有している。

図１に示すように、デュアルポートＳＲＡＭは、複数のメモリセルＭＣ_１、ＭＣ_２、・・・と、第１ポート用デコーダ１０と、第２ポート用デコーダ２０と、第１ポート用書き込み／読み出し回路３０と、第２ポート用読み出し回路４０と、第１ポート用書き込み／読み出し回路３０の制御を行う制御回路５０と、第２ポート用読み出し回路４０の制御を行う制御回路６０と、Ｉ／Ｏ回路７０とを含んでいる。

第１列におけるＮ個のメモリセルＭＣ_１〜ＭＣ_Ｎは、第１ポート用デコーダ１０の出力側に設けられたＮ本のワード線ＷＬ１にそれぞれ接続されると共に、第２ポート用デコーダ２０の出力側に設けられたＮ本のワード線ＷＬ２にそれぞれ接続されている。

メモリセルＭＣ_１〜ＭＣ_Ｎの両側には、第１ポート用の第１のビット線対を構成するビット線ＢＬＬ１及びＢＬＲ１と、第２ポート用の第２のビット線対を構成するビット線ＢＬＬ２及びＢＬＲ２とが平行に配置され、それらのビット線は、メモリセルＭＣ_１〜ＭＣ_Ｎの各々に接続されている。また、ビット線ＢＬＬ１及びＢＬＲ１は、第１ポート用書き込み／読み出し回路３０に接続されており、ビット線ＢＬＬ２及びＢＬＲ２は、第２ポート用読み出し回路４０に接続されている。

第１ポート用デコーダ１０は、入力された第１のアドレスを解読し、Ｎ本のワード線ＷＬ１の内の第１のアドレスに対応する１本のみを活性化して、第１のアドレスによって指定されたメモリセルの第１ポートを有効にする。第１ポート用書き込み／読み出し回路３０は、第１のアドレスによって指定されたメモリセルにデータ（書き込みデータ）を書き込み、第１のアドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号（読み出しデータ）を出力する。

第２ポート用デコーダ２０は、入力された第２のアドレスを解読し、Ｎ本のワード線ＷＬ２の内の第２のアドレスに対応する１本のみを活性化して、第２のアドレスによって指定されたメモリセルの第２ポートを有効にする。第２ポート用読み出し回路４０は、第２のアドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号（読み出しデータ）を出力する。

第１ポート用書き込み／読み出し回路３０は、第１のバスラインを介してＩ／Ｏ回路７０に接続されており、第２ポート用読み出し回路４０は、第２のバスラインを介してＩ／Ｏ回路７０に接続されている。Ｉ／Ｏ回路７０は、外部回路から入力される書き込みデータを第１ポート用書き込み／読み出し回路３０に出力すると共に、第１ポート用書き込み／読み出し回路３０又は第２ポート用読み出し回路４０から入力される読み出しデータを外部回路に出力する。

図２は、図１に示すデュアルポートＳＲＡＭに含まれているメモリセル及びその周辺部の構成を示す回路図である。図２においては、２つのメモリセルＭＣ_１及びＭＣ_２が示されている。メモリセルＭＣ_１は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２と、第１ポートを構成するＮチャネルＭＯＳトランジスタＱＮ１３及びＱＮ１４と、第２ポートを構成するＰチャネルＭＯＳトランジスタＱＰ１３〜ＱＰ１６とを含んでいる。

第１のインバータは、第１のストアノードＮ１に出力端子が接続されており、第２のストアノードＮ２に入力端子が接続されている。また、第２のインバータは、第２のストアノードＮ２に出力端子が接続されており、第１のストアノードＮ１に入力端子が接続されている。第１及び第２のインバータは、電源電位Ｖ_ＤＤ及びＶ_ＳＳが供給されて動作する。電源電位Ｖ_ＳＳは、接地電位としても良い。

トランジスタＱＮ１３のソース・ドレイン経路は、ビット線ＢＬＬ１と第１のストアノードＮ１との間に接続されており、トランジスタＱＮ１３のゲートは、ワード線ＷＬ１に接続されている。また、トランジスタＱＮ１４のソース・ドレイン経路は、ビット線ＢＬＲ１と第２のストアノードＮ２との間に接続されており、トランジスタＱＮ１４のゲートは、ワード線ＷＬ１に接続されている。

トランジスタＱＰ１３のソースは、電源電位Ｖ_ＤＤに接続されており、トランジスタＱＰ１３のゲートは、第２のストアノードＮ２に接続されている。トランジスタＱＰ１４のソース・ドレイン経路は、ビット線ＢＬＬ２とトランジスタＱＰ１３のドレインとの間に接続されており、トランジスタＱＰ１４のゲートは、ワード線ＷＬ２に接続されている。

また、トランジスタＱＰ１５のソースは、電源電位Ｖ_ＤＤに接続されており、トランジスタＱＰ１５のゲートは、第１のストアノードＮ１に接続されている。トランジスタＱＰ１６のソース・ドレイン経路は、ビット線ＢＬＲ２とトランジスタＱＰ１５のドレインとの間に接続されており、トランジスタＱＰ１６のゲートは、ワード線ＷＬ２に接続されている。

同様に、メモリセルＭＣ_２は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２２と、第１ポートを構成するＮチャネルＭＯＳトランジスタＱＮ２３及びＱＮ２４と、第２ポートを構成するＰチャネルＭＯＳトランジスタＱＰ２３〜ＱＰ２６とを含んでいる。

トランジスタＱＮ２３のソース・ドレイン経路は、ビット線ＢＬＬ１と第１のストアノードＮ１との間に接続されており、トランジスタＱＮ２３のゲートは、ワード線ＷＬ１に接続されている。また、トランジスタＱＮ２４のソース・ドレイン経路は、ビット線ＢＬＲ１と第２のストアノードＮ２との間に接続されており、トランジスタＱＮ２４のゲートは、ワード線ＷＬ１に接続されている。

トランジスタＱＰ２３のソースは、電源電位Ｖ_ＤＤに接続されており、トランジスタＱＰ２３のゲートは、第２のストアノードＮ２に接続されている。トランジスタＱＰ２４のソース・ドレイン経路は、ビット線ＢＬＬ２とトランジスタＱＰ２３のドレインとの間に接続されており、トランジスタＱＰ２４のゲートは、ワード線ＷＬ２に接続されている。

また、トランジスタＱＰ２５のソースは、電源電位Ｖ_ＤＤに接続されており、トランジスタＱＰ２５のゲートは、第１のストアノードＮ１に接続されている。トランジスタＱＰ２６のソース・ドレイン経路は、ビット線ＢＬＲ２とトランジスタＱＰ２５のドレインとの間に接続されており、トランジスタＱＰ２６のゲートは、ワード線ＷＬ２に接続されている。

次に、図１及び図２を参照しながら、メモリセルへのデータの書き込み動作について説明する。
第１ポートを介してメモリセルＭＣ_１にデータを書き込む際には、第１ポート用書き込み／読み出し回路３０から、例えば、ビット線ＢＬＬ１にハイレベルの信号が供給され、ビット線ＢＬＲ１にローレベルの信号が供給される。また、第１ポート用デコーダ１０から、メモリセルＭＣ_１のワード線ＷＬ１にハイレベルの信号が供給され、トランジスタＱＮ１３及びＱＮ１４がオン状態となる。これにより、ストアノードＮ１がビット線ＢＬＬ１と同じハイレベルとなり、ストアノードＮ２がビット線ＢＬＲ１と同じローレベルとなる。第１及び第２のインバータがこの状態を維持することにより、メモリセルＭＣ_１に１ビットのデータが保持される。

次に、メモリセルからのデータの読み出し動作について説明する。
第１ポートを介してメモリセルＭＣ_１からデータを読み出す際には、第１ポート用デコーダ１０から、メモリセルＭＣ_１のワード線ＷＬ１にハイレベルの信号が供給され、トランジスタＱＮ１３及びＱＮ１４がオン状態となる。これにより、ビット線ＢＬＬ１がストアノードＮ１のレベルと同一となり、ビット線ＢＬＲ１がストアノードＮ２のレベルと同一となる。第１ポート用書き込み／読み出し回路３０が、ビット線ＢＬＬ１及びＢＬＲ１のレベルを差動増幅することにより、メモリセルＭＣ_１に保持されている１ビットのデータが読み出される。

第２ポートを介してメモリセルＭＣ_１からデータを読み出す際には、第２ポート用デコーダ２０から、メモリセルＭＣ_１のワード線ＷＬ２にローレベルの信号が供給され、トランジスタＱＰ１４及びＱＰ１６がオン状態となる。トランジスタＱＰ１３は、ストアノードＮ２のレベルを反転してドレインから出力し、トランジスタＱＰ１４を介してビット線ＢＬＬ２に供給する。また、トランジスタＱＰ１５は、ストアノードＮ１のレベルを反転してドレインから出力し、トランジスタＱＰ１６を介してビット線ＢＬＲ２に供給する。第２ポート用読み出し回路４０が、ビット線ＢＬＬ２及びＢＬＲ２のレベルを差動増幅することにより、メモリセルＭＣ_１に保持されている１ビットのデータが読み出される。

図３は、図１に示すデュアルポートＳＲＡＭに含まれている第１ポート用書き込み／読み出し回路の構成を示す回路図である。図３に示すように、第１ポート用書き込み／読み出し回路３０は、第１列第１ポート選択信号がハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、第１のバスラインから供給される書き込みデータを反転するインバータ３１と、書き込み制御信号に同期して書き込みデータをラッチしてビット線ＢＬＬ１に供給するラッチ回路３２と、書き込み制御信号に同期して反転書き込みデータをラッチしてビット線ＢＬＲ１に出力するラッチ回路３３とを含んでいる。

また、第１ポート用書き込み／読み出し回路３０は、第１列第１ポート選択信号がハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４と、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ５〜ＱＮ７によって構成される差動アンプ（センスアンプ）とを含んでいる。このセンスアンプは、読み出し制御信号がハイレベルに活性化されたときに動作し、ビット線ＢＬＬ１及びＢＬＲ１のレベルを差動増幅することにより読み出しデータを生成して、生成された読み出しデータを第１のバスラインに出力する。

図４は、図１に示すデュアルポートＳＲＡＭに含まれている第２ポート用読み出し回路の構成を示す回路図である。図４に示すように、第２ポート用読み出し回路４０は、第２ポート用プリチャージ制御信号がゲートに印加されてビット線ＢＬＬ２及びＢＬＲ２を電源電位Ｖ_ＳＳにプリチャージするＮチャネルＭＯＳトランジスタＱＮ８ａ及びＱＮ８ｂと、第１列第２ポート選択信号がローレベルに活性化されたときにオン状態となるＰチャネルＭＯＳトランジスタＱＰ３及びＱＰ４と、ＰチャネルＭＯＳトランジスタＱＰ５〜ＱＰ７及びＮチャネルＭＯＳトランジスタＱＮ９〜ＱＮ１０によって構成される差動アンプ（センスアンプ）とを含んでいる。このセンスアンプは、読み出し制御信号がローレベルに活性化されたときに動作し、ビット線ＢＬＬ２及びＢＬＲ２のレベルを差動増幅することにより読み出しデータを生成して、生成された読み出しデータを第２のバスラインに出力する。

本実施形態によれば、読み出し専用の第２ポートから相補的な信号をビット線ＢＬＬ２及びＢＬＲ２に出力し、その相補的な信号を動作速度の速い差動アンプで差動増幅することにより、データの高速な読み出し動作が可能となる。メモリセルの構造上、第２ポートからのデータの読み出しは、ビット線ＢＬＬ２及びＢＬＲ２を電源電位Ｖ_ＳＳにプリチャージした後、ワード線ＷＬ２を選択することにより行われる。このような構造において差動動作を行うために、ＰチャネルＭＯＳトランジスタＱＰ６及びＱＰ７でビット線ＢＬＬ２及びＢＬＲ２からの相補的な信号を受ける構成を用いて、センスアンプを実現することができる。従来は、１本のビット線からの信号をインバータ等によって増幅していたが、本実施形態におけるように差動アンプを用いる方が、速度特性において優れている。

次に、本発明の一実施形態に係る半導体集積回路に内蔵されているデュアルポートＳＲＡＭのレイアウトについて説明する。図５〜図９は、図２に示すメモリセル及びその周辺部のレイアウトを示す図である。図５は、不純物拡散領域とポリシリコン層のレイアウトを示す図であり、図６は、第１層目のメタル配線層のレイアウトを示す図であり、図７は、第２層目のメタル配線層のレイアウトを示す図であり、図８は、第３層目のメタル配線層のレイアウトを示す図であり、図９は、第４層目のメタル配線層のレイアウトを示す図である。図５〜図９において、正方形内に×印が表されたマークは、層間絶縁膜に形成されるビアホール内に充填されるコンタクト（上層又は下層と電気的に接続するための導電材料）の位置を示している。また、メモリセルＭＣ_１及びＭＣ_２のレイアウト領域が破線で示されており、以下、同様のレイアウトが繰り返される。

図５を参照すると、半導体基板内には、Ｎウエル及びＰウエルが形成されており、半導体基板上には、ゲート絶縁膜を介して、複数のトランジスタのゲート電極を含むポリシリコン層が形成されている。Ｎウエル内において、ＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ２６のゲート電極の両側に、それぞれのトランジスタのソース及びドレインとなるＰ型の不純物拡散領域が形成されている。また、Ｐウエル内において、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ２４のゲート電極の両側に、それぞれのトランジスタのソース及びドレインとなるＮ型の不純物拡散領域が形成されている。

ここで、メモリセルアレイの列方向に隣接する２つのメモリセルＭＣ_１及びＭＣ_２において、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ２４の不純物拡散領域が形成されるＰウエルが共用されており、メモリセルアレイの列方向に隣接する２つのメモリセルＭＣ_２及びＭＣ_３（メモリセルＭＣ_１と同様のレイアウト）において、ＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ２６の不純物拡散領域が形成されるＮウエルが共用されている。これにより、メモリセルのレイアウト面積を低減することができる。

図６〜図９に示すように、ポリシリコン層が形成された半導体基板上には、それぞれ層間絶縁膜を介して、第１層目のメタル配線層〜第４層目のメタル配線層が形成されている。図７に示す第２層目の配線層には、ワード線ＷＬ１及びＷＬ２が形成されている。図８に示す第３層目のメタル配線層には、第２ポート用の第２のビット線対を構成するビット線ＢＬＬ２及びＢＬＲ２が形成されている。図９に示す第４層目のメタル配線層には、第１ポート用の第１のビット線対を構成するビット線ＢＬＬ１及びＢＬＲ１が形成されている。

ここで、トランジスタＱＮ１３及びＱＮ２３のソース又はドレインを、ビット線ＢＬＬ２及びＢＬＲ２の間を通してビット線ＢＬＬ１に中継すると共に、トランジスタＱＮ１４及びＱＮ２４のソース又はドレインを、ビット線ＢＬＬ２及びＢＬＲ２の間を通してビット線ＢＬＲ１に中継するために、図７に示す第２層目の配線層において、２つのＬ字状パターンが形成されている。一方、トランジスタＱＰ１４及びＱＰ２４のソース又はドレインは、直上に設けられたビアホール内のコンタクト及び配線パターンを介してビット線ＢＬＬ２に中継されると共に、トランジスタＱＰ１６及びＱＰ２６のソース又はドレインは、直上に設けられたビアホール内のコンタクト及び配線パターンを介してビット線ＢＬＲ２に中継されている。

このように、第１のビット線対と第２のビット線対とが異なるメタル配線層に形成されていることにより、メモリセルのレイアウト面積を小さくすることができる。ここで、第２のビット線対が形成されている第３層目のメタル配線層は、第１のビット線対が形成されている第４層目のメタル配線層よりも下層に位置している。また、図８及び図９に示すように、第３層目のメタル配線層に形成されている第２のビット線対の少なくとも一部が、第４層目のメタル配線層に形成されている第１のビット線対よりも内側に配置されている。これらにより、第２のビット線対を構成するビット線ＢＬＬ２及びＢＬＲ２が、第２ポートから最短距離で第２ポート用読み出し回路４０（図４）に接続されて、ビット線ＢＬＬ２及びＢＬＲ２の配線容量が最適化されるので、第２ポートを利用した高速読み取り速度を可能とすることができる。

再び図５を参照すると、メモリセルＭＣ_１に含まれているトランジスタＱＮ１３のソース又はドレイン（ビット線ＢＬＬ１に接続される方）と、メモリセルアレイの列方向に隣接するメモリセルＭＣ_２に含まれているトランジスタＱＮ２３のソース又はドレイン（ビット線ＢＬＬ１に接続される方）とが、共通の不純物拡散領域を用いて構成されるので、１つのトランジスタ当りに負荷されるソース又はドレイン容量が約半分となり、高速動作が可能になる。また、メモリセルＭＣ_１に含まれているトランジスタＱＮ１４のソース又はドレイン（ビット線ＢＬＲ１に接続される方）と、メモリセルアレイの列方向に隣接するメモリセルＭＣ_２に含まれているトランジスタＱＮ２４のソース又はドレイン（ビット線ＢＬＲ１に接続される方）とが、共通の不純物拡散領域を用いて構成される。

これにより、メモリセルアレイの列方向に隣接する２つのメモリセルＭＣ_１及びＭＣ_２において、第１のビット線対の内の一方のビット線ＢＬＬ１とトランジスタＱＮ１３及びＱＮ２３のソース又はドレインとを接続するコンタクトが共用されると共に、第１のビット線対の内の他方のビット線ＢＬＲ１とトランジスタＱＮ１４及びＱＮ２４のソース又はドレインとを接続するコンタクトが共用されて、メモリセルのレイアウト面積が低減される。

さらに、メモリセルＭＣ_２に含まれているトランジスタＱＰ２４のソース又はドレイン（ビット線ＢＬＬ２に接続される方）と、メモリセルアレイの列方向に隣接するメモリセルＭＣ_３（メモリセルＭＣ_１と同様のレイアウト）に含まれているトランジスタＱＰ１４のソース又はドレイン（ビット線ＢＬＬ２に接続される方）とが、共通の不純物拡散領域を用いて構成される。また、メモリセルＭＣ_２に含まれているトランジスタＱＰ２６のソース又はドレイン（ビット線ＢＬＲ２に接続される方）と、メモリセルアレイの列方向に隣接するメモリセルＭＣ_３に含まれているトランジスタＱＰ１６のソース又はドレイン（ビット線ＢＬＲ２に接続される方）とが、共通の不純物拡散領域を用いて構成される。

これにより、メモリセルアレイの列方向に隣接する２つのメモリセルＭＣ_２及びＭＣ_３において、第２のビット線対の内の一方のビット線ＢＬＬ２とトランジスタＱＰ２４及びＱＰ１４のソース又はドレインとを接続するコンタクトが共用されると共に、第２のビット線対の内の他方のビット線ＢＬＲ２とトランジスタＱＰ２６及びＱＰ１６のソース又はドレインとを接続するコンタクトが共用されて、メモリセルのレイアウト面積が低減される。

加えて、メモリセルＭＣ_１において、トランジスタＱＰ１１のソースとトランジスタＱＰ１３のソースとが、共通の不純物拡散領域を用いて構成されており、トランジスタＱＰ１２のソースとトランジスタＱＰ１５のソースとが、共通の不純物拡散領域を用いて構成されている。また、メモリセルＭＣ_２において、トランジスタＱＰ２１のソースとトランジスタＱＰ２３のソースとが、共通の不純物拡散領域を用いて構成されており、トランジスタＱＰ２２のソースとトランジスタＱＰ２５のソースとが、共通の不純物拡散領域を用いて構成されている。

図１に示すように、第２ポート用の第２のビット線対を構成するビット線ＢＬＬ２とビット線ＢＬＲ２とは、メモリセルアレイの１列において隣接する２つのメモリセルの間（好ましくは、１列のほぼ中央）でクロス（交差）している。これにより、第１ポートと第２ポートとの間のクロストークノイズを低減することができる。図１には、第１列におけるＮ個のメモリセルＭＣ_１〜ＭＣ_Ｎが示されている。ここでは、Ｎが偶数であるとして、Ｎ／２番目のメモリセルＭＣ_Ｎ／２と（Ｎ／２＋１）番目のメモリセルＭＣ_{Ｎ／２＋１}との間で、ビット線ＢＬＬ２とビット線ＢＬＲ２とがクロスしている。

図１０は、メタル配線層においてビット線がクロスするレイアウトを示す図である。図１０に示すように、メモリセルＭＣ_Ｎ／２及びＭＣ_{Ｎ／２＋１}のＰチャネルＭＯＳトランジスタの不純物拡散領域が形成されているＮウエルの上層に位置する第３層目のメタル配線層の所定の領域（クロス領域）において、ビット線ＢＬＬ２の配線パターン８１が途切れ、ビット線ＢＬＲ２の配線パターン８２が図中右側から左側にシフトしている。また、途切れた後のビット線ＢＬＬ２の配線パターン８３は、図中右側に形成される。配線パターン８１と配線パターン８３とは、例えば、第２層目又は第４層目のメタル配線層において電気的に接続される。このようにして、ビット線ＢＬＬ２とビット線ＢＬＲ２とが立体的にクロスしている。

ビット線のクロスがＮウエルの上層において行われる理由は、第２ポートが、直列に接続された２組のＰチャネルＭＯＳトランジスタによって構成されるので、図７に示すように、Ｎウエルの上層における配線パターンがＰウエルの上層における配線パターンよりもシンプルだからである。なお、上記クロス領域の下層に位置するポリシリコン層に、メモリセル領域における配線パターンと同様のダミーパターンを設けることにより、メタル配線層に凹凸が生じることが防止される。

図１１は、図１に示すデュアルポートＳＲＡＭ全体のレイアウトを示す図である。図１１に示すように、第１のレイアウト領域９１に、メモリセルアレイが配置されており、第１のレイアウト領域９１に隣接する第２のレイアウト領域９２に、複数のメモリセルの第２ポートを介してデータの読み出しを行う第２ポート用読み出し回路が配置されている。また、第２のレイアウト領域９２に隣接する第３のレイアウト領域９３に、複数のメモリセルの第１ポートを介してデータの書き込み及び読み出しを行う第１ポート用書き込み／読み出し回路が配置されており、第３のレイアウト領域９３に隣接する第４のレイアウト領域９４に、第１ポート用デコーダ、第２ポート用デコーダ、及び、Ｉ／Ｏ回路が配置されている。

本実施形態においては、第１のレイアウト領域９１に配置されたメモリセルアレイに含まれている複数のメモリセルから引き出される第１のビット線対を構成するビット線ＢＬＬ１及びＢＬＲ１が第４層目のメタル配線層に形成されるので（図１０参照）、それらのビット線ＢＬＬ１及びＢＬＲ１が、第２のレイアウト領域９２に配置された第２ポート用読み出し回路の上層を通過して、第３のレイアウト領域９３に配置された第１ポート用書き込み／読み出し回路に接続されている。このようなレイアウトを行うことにより、メモリセルアレイと第２ポート用読み出し回路との間の距離を短くして、データの読み出し速度を改善することが可能となる。

本発明の一実施形態におけるデュアルポートＳＲＡＭを示すブロック図。図１に示すデュアルポートＳＲＡＭのメモリセルの構成を示す回路図。図１に示す第１ポート用書き込み／読み出し回路の構成を示す回路図。図１に示す第２ポート用読み出し回路の構成を示す回路図。不純物拡散領域とポリシリコン層のレイアウトを示す図。第１層目のメタル配線層のレイアウトを示す図。第２層目のメタル配線層のレイアウトを示す図。第３層目のメタル配線層のレイアウトを示す図。第４層目のメタル配線層のレイアウトを示す図。メタル配線層においてビット線がクロスするレイアウトを示す図。図１に示すデュアルポートＳＲＡＭ全体のレイアウトを示す図。

１０第１ポート用デコーダ、２０第２ポート用デコーダ、３０第１ポート用書き込み／読み出し回路、３１インバータ、３２、３３ラッチ回路、４０第２ポート用読み出し回路、５０、６０制御回路、７０Ｉ／Ｏ回路、８１〜８３配線パターン、９１〜９４レイアウト領域、ＭＣ_１〜ＭＣ_Ｎメモリセル、ＷＬ１、ＷＬ２ワード線、ＢＬＬ１、ＢＬＲ１、ＢＬＬ２、ＢＬＲ２ビット線、ＱＰ１〜ＱＰ２６ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ２４ＮチャネルＭＯＳトランジスタ

Claims

複数のメモリセルが複数の行及び複数の列に配置されたメモリセルアレイを含むＳＲＡＭを内蔵した半導体集積回路であって、各々のメモリセルが、
第１のストアノードに出力端子が接続され、第２のストアノードに入力端子が接続された第１のインバータと、
前記第２のストアノードに出力端子が接続され、前記第１のストアノードに入力端子が接続された第２のインバータと、
第１のビット線対の内の一方のビット線と前記第１のストアノードとの間にソース・ドレイン経路が接続され、第１のワード線にゲートが接続された第１のＮチャネルトランジスタ、及び、前記第１のビット線対の内の他方のビット線と前記第２のストアノードとの間にソース・ドレイン経路が接続され、前記第１のワード線にゲートが接続された第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、
電源電位にソースが接続され、前記第１のストアノードにゲートが接続された第１のＰチャネルトランジスタ、及び、第２のビット線対の内の一方のビット線と前記第１のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第２のワード線にゲートが接続された第２のＰチャネルトランジスタ、及び、電源電位にソースが接続され、前記第２のストアノードにゲートが接続された第３のＰチャネルトランジスタ、及び、前記第２のビット線対の内の他方のビット線と前記第３のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、前記第２のワード線にゲートが接続された第４のＰチャネルトランジスタによって構成される読み出しポートと、
を具備し、
前記メモリセルアレイの列方向に隣接する第１のメモリセル及び第２のメモリセルにおいて、前記第１のビット線対の内の前記一方のビット線と前記第１のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、前記第１のビット線対の内の前記他方のビット線と前記第２のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されており、
前記メモリセルアレイの列方向に隣接する第２のメモリセル及び第３のメモリセルにおいて、前記第２のビット線対の内の前記一方のビット線と前記第２のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、前記第２のビット線対の内の前記他方のビット線と前記第４のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されており、
前記第１及び第２のインバータが、第５のＰチャネルトランジスタ及び第６のＰチャネルトランジスタをそれぞれ含み、前記メモリセルアレイの行方向に隣接する２つのメモリセルにおいて、一方のメモリセルにおける前記第１のＰチャネルトランジスタのソース及び前記第６のＰチャネルトランジスタのソースと、他方のメモリセルにおける前記第３のＰチャネルトランジスタのソース及び前記第５のＰチャネルトランジスタのソースとが、電源電位に接続された共通の不純物拡散領域を用いて構成されている、
半導体集積回路。
複数のメモリセルが複数の行及び複数の列に配置されたメモリセルアレイを含むＳＲＡＭを内蔵した半導体集積回路であって、各々のメモリセルが、
第１のストアノードに出力端子が接続され、第２のストアノードに入力端子が接続された第１のインバータと、
前記第２のストアノードに出力端子が接続され、前記第１のストアノードに入力端子が接続された第２のインバータと、
第１のビット線対の内の一方のビット線と前記第１のストアノードとの間にソース・ドレイン経路が接続され、第１のワード線にゲートが接続された第１のＮチャネルトランジスタ、及び、前記第１のビット線対の内の他方のビット線と前記第２のストアノードとの間にソース・ドレイン経路が接続され、前記第１のワード線にゲートが接続された第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、
電源電位にソースが接続され、前記第１のストアノードにゲートが接続された第１のＰチャネルトランジスタ、及び、第２のビット線対の内の一方のビット線と前記第１のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第２のワード線にゲートが接続された第２のＰチャネルトランジスタ、及び、電源電位にソースが接続され、前記第２のストアノードにゲートが接続された第３のＰチャネルトランジスタ、及び、前記第２のビット線対の内の他方のビット線と前記第３のＰチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、前記第２のワード線にゲートが接続された第４のＰチャネルトランジスタによって構成される読み出しポートと、
を具備し、半導体基板において各行のメモリセルが配置される領域に、前記メモリセルアレイの行方向に連続するＰウエル及びＮウエルが平行して形成されており、前記Ｐウエルに形成された前記第１及び第２のＮチャネルトランジスタのゲートが前記メモリセルアレイの行方向に延在すると共に、前記Ｎウエルに形成された前記第２及び第４のＰチャネルトランジスタのゲートが前記メモリセルアレイの行方向に延在することにより、複数の列のメモリセルにおいて、前記第１のワード線と前記第１及び第２のＮチャネルトランジスタのゲートとを電気的に接続するコンタクト、及び、前記第２のワード線と前記第２及び第４のＰチャネルトランジスタのゲートとを電気的に接続するコンタクトが存在しない、半導体集積回路。
前記メモリセルアレイの列方向に隣接する第１のメモリセル及び第２のメモリセルにおいて、前記第１のビット線対の内の前記一方のビット線と前記第１のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、前記第１のビット線対の内の前記他方のビット線と前記第２のＮチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されており、
前記メモリセルアレイの列方向に隣接する第２のメモリセル及び第３のメモリセルにおいて、前記第２のビット線対の内の前記一方のビット線と前記第２のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、前記第２のビット線対の内の前記他方のビット線と前記第４のＰチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されている、
請求項２記載の半導体集積回路。
前記メモリセルアレイの列方向に隣接する第１のメモリセル及び第２のメモリセルにおいて、Ｐウエルが共用されており、
前記メモリセルアレイの列方向に隣接する第２のメモリセル及び第３のメモリセルにおいて、Ｎウエルが共用されている、
請求項１〜３のいずれか１項記載の半導体集積回路。
前記第１のビット線対が、第１のメタル配線層に形成されており、前記第２のビット線対が、前記第１のメタル配線層とは異なる第２のメタル配線層に形成されている、請求項１〜４のいずれか１項記載の半導体集積回路。
前記第２のメタル配線層が、前記第１のメタル配線層よりも下層に位置する、請求項５記載の半導体集積回路。
前記第２のメタル配線層に形成されている前記第２のビット線対の少なくとも一部が、前記第１のメタル配線層に形成されている前記第１のビット線対よりも内側に配置されている、請求項５又は６記載の半導体集積回路。
前記第２のビット線対が、Ｎウエルの上層に位置するメタル配線層の所定の領域において立体的にクロスしている、請求項１〜７のいずれか１項記載の半導体集積回路。
前記メモリセルアレイが配置された第１の領域に隣接する第２の領域に、前記複数のメモリセルの読み出しポートを介してデータの読み出しを行う読み出し回路が配置されており、
前記第２の領域に隣接する第３の領域に、前記複数のメモリセルの書き込み／読み出しポートを介してデータの書き込み及び読み出しを行う書き込み／読み出し回路が配置されており、
前記第１のビット線対が、前記読み出し回路の上層を通過して、前記書き込み／読み出し回路に接続されている、
請求項１〜８のいずれか１項記載の半導体集積回路。
前記ＳＲＡＭが、選択されたメモリセルアレイの読み出しポートから出力される相補的な信号を差動増幅することによりデータの読み出しを行う読み出し回路をさらに含む、請求項１〜８のいずれか１項記載の半導体集積回路。