JPH0529564A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0529564A JPH0529564A JP3178157A JP17815791A JPH0529564A JP H0529564 A JPH0529564 A JP H0529564A JP 3178157 A JP3178157 A JP 3178157A JP 17815791 A JP17815791 A JP 17815791A JP H0529564 A JPH0529564 A JP H0529564A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transistors
- writing
- data
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】簡単な回路構成で書き込み容易性とデータ保持
安定性との両立を図ることを目的とする。 【構成】インバータの入出力端子をたすき掛けに接続す
る記憶セルと、前記インバータの入力端子と一方のビッ
ト線との間に介在する第１のトランスファトランジスタ
と、前記インバータの出力端子と他方のビット線との間
に介在する第２のトランスファトランジスタと、を備え
る半導体記憶装置において、各々２個のトランジスタを
並列接続して前記第１のトランスファトランジスタ及び
第２のトランスファトランジスタを構成し、該並列トラ
ンジスタの一方のゲート電極を第１のワード線に接続す
ると共に、他方のゲート電極を第２のワード線に接続
し、前記記憶セルに対するデータの書き込みあるいはデ
ータの読み出しに応じて第１のワード線あるいは第２の
ワード線を択一的に選択レベルにすることを特徴とす
る。
安定性との両立を図ることを目的とする。 【構成】インバータの入出力端子をたすき掛けに接続す
る記憶セルと、前記インバータの入力端子と一方のビッ
ト線との間に介在する第１のトランスファトランジスタ
と、前記インバータの出力端子と他方のビット線との間
に介在する第２のトランスファトランジスタと、を備え
る半導体記憶装置において、各々２個のトランジスタを
並列接続して前記第１のトランスファトランジスタ及び
第２のトランスファトランジスタを構成し、該並列トラ
ンジスタの一方のゲート電極を第１のワード線に接続す
ると共に、他方のゲート電極を第２のワード線に接続
し、前記記憶セルに対するデータの書き込みあるいはデ
ータの読み出しに応じて第１のワード線あるいは第２の
ワード線を択一的に選択レベルにすることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
スタティクＲＡＭ（random access memory）に関する。
近年、ブックタイプやノート型のパソコンに、カード型
のＲＡＭディスクが広く用いられるようになってきた。
ＲＡＭディスクはフロッピィと同様な感覚で取り扱うこ
とができ、しかも読み書き速度がフロッピィに比べて格
段に早いという優れた特長を持っている。
スタティクＲＡＭ（random access memory）に関する。
近年、ブックタイプやノート型のパソコンに、カード型
のＲＡＭディスクが広く用いられるようになってきた。
ＲＡＭディスクはフロッピィと同様な感覚で取り扱うこ
とができ、しかも読み書き速度がフロッピィに比べて格
段に早いという優れた特長を持っている。
【０００２】ところで、こうしたＲＡＭディスクのデー
タ保持は、一般にカード内のバッテリによって賄われて
おり、かかる内蔵型バッテリの電力容量はきわめて少な
いものであるから、より低電力型のＲＡＭディバイスが
要求される。
タ保持は、一般にカード内のバッテリによって賄われて
おり、かかる内蔵型バッテリの電力容量はきわめて少な
いものであるから、より低電力型のＲＡＭディバイスが
要求される。
【０００３】
【従来の技術】一般に、低電力型スタティクＲＡＭ（以
下、ＳＲＡＭ）の記憶セルは、図５に示すような構造を
有している。この図において、ＢＬａ、ＢＬｂは相補ビ
ット線、ＷＬはワード線、Ｍはインバータ１、２の入出
力端子をたすき掛けに接続してフリップフロップを構成
する記憶セル、３、４はトランスファトランジスタであ
る。
下、ＳＲＡＭ）の記憶セルは、図５に示すような構造を
有している。この図において、ＢＬａ、ＢＬｂは相補ビ
ット線、ＷＬはワード線、Ｍはインバータ１、２の入出
力端子をたすき掛けに接続してフリップフロップを構成
する記憶セル、３、４はトランスファトランジスタであ
る。
【０００４】記憶セルＭへのデータ書き込みは、ＢＬａ
に例えば高電位レベル、ＢＬｂに例えば低電位レベルを
与えてＷＬを所定の選択レベルにすることにより行われ
る。すなわちＷＬの電位によって２つのトランスファト
ランジスタ３、４が導通し、一方のトランスファトラン
ジスタ３を介してＢＬａの高電位レベルがフリップフロ
ップの端子Ｐ1に与えられると同時に、他方のトランス
ファトランジスタ４を介してＢＬｂの低電位レベルが端
子Ｐ2に与えられる。フリップフロップは、両端子Ｐ1、
Ｐ2の電位レベルを維持するようにその状態を決定して
データを保持する。他方、記憶セルＭからのデータ読み
出しは、ＢＬａ、ＢＬｂを例えば中間電位にしてＷＬを
所定の選択レベルにすることにより行われる。ＷＬの電
位によって２つのトランスファトランジスタ３、４が導
通し、これらのトランスファトランジスタを通してフリ
ップフロップに保持された電位レベルがＢＬａ、ＢＬｂ
に取り出される。
に例えば高電位レベル、ＢＬｂに例えば低電位レベルを
与えてＷＬを所定の選択レベルにすることにより行われ
る。すなわちＷＬの電位によって２つのトランスファト
ランジスタ３、４が導通し、一方のトランスファトラン
ジスタ３を介してＢＬａの高電位レベルがフリップフロ
ップの端子Ｐ1に与えられると同時に、他方のトランス
ファトランジスタ４を介してＢＬｂの低電位レベルが端
子Ｐ2に与えられる。フリップフロップは、両端子Ｐ1、
Ｐ2の電位レベルを維持するようにその状態を決定して
データを保持する。他方、記憶セルＭからのデータ読み
出しは、ＢＬａ、ＢＬｂを例えば中間電位にしてＷＬを
所定の選択レベルにすることにより行われる。ＷＬの電
位によって２つのトランスファトランジスタ３、４が導
通し、これらのトランスファトランジスタを通してフリ
ップフロップに保持された電位レベルがＢＬａ、ＢＬｂ
に取り出される。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、書き込みと読み出し
の双方で共通のトランスファトランジスタを使用する構
成となっていたため、例えばトランスファトランジスタ
のチャネル幅を大きく（チャネル抵抗を小さく）した場
合には、書き込みが容易（高速化できる）になって好ま
しい反面、読み出しの際にフリップフロップが誤って反
転することがあり、データ保持の安定性が悪化するとい
った問題点があった。また、この逆に、トランスファト
ランジスタのチャネル幅を小さく（チャネル抵抗を大き
く）した場合には、データ保持の安定性を向上できる反
面、書き込みがしずらくなる（高速化の障害）といった
問題点があった。
従来の半導体記憶装置にあっては、書き込みと読み出し
の双方で共通のトランスファトランジスタを使用する構
成となっていたため、例えばトランスファトランジスタ
のチャネル幅を大きく（チャネル抵抗を小さく）した場
合には、書き込みが容易（高速化できる）になって好ま
しい反面、読み出しの際にフリップフロップが誤って反
転することがあり、データ保持の安定性が悪化するとい
った問題点があった。また、この逆に、トランスファト
ランジスタのチャネル幅を小さく（チャネル抵抗を大き
く）した場合には、データ保持の安定性を向上できる反
面、書き込みがしずらくなる（高速化の障害）といった
問題点があった。
【０００６】なお、かかる問題点を生じない記憶セル構
造として、図６あるいは図７に示すものが知られてい
る。図６において、ＷＢＬａ、ＷＢＬｂは書き込み用の
相補ビット線、ＲＢＬａ、ＲＢＬｂは読み出し用の相補
ビット線、ＷＷＬは書き込み用のワード線、ＲＷＬは読
み出し用のワード線である。メモリセルＭはトランスフ
ァトランジスタ５、６を介してＷＢＬａ、ＷＢＬｂに接
続されると共に、バッファ７、８及びトランスファトラ
ンジスタ９、１０を介してＲＢＬａ、ＲＢＬｂに接続さ
れる。バッファ７、８によって読み出し時のデータ反転
を回避でき、書き込み容易性とデータ保持安定性とを両
立できる。
造として、図６あるいは図７に示すものが知られてい
る。図６において、ＷＢＬａ、ＷＢＬｂは書き込み用の
相補ビット線、ＲＢＬａ、ＲＢＬｂは読み出し用の相補
ビット線、ＷＷＬは書き込み用のワード線、ＲＷＬは読
み出し用のワード線である。メモリセルＭはトランスフ
ァトランジスタ５、６を介してＷＢＬａ、ＷＢＬｂに接
続されると共に、バッファ７、８及びトランスファトラ
ンジスタ９、１０を介してＲＢＬａ、ＲＢＬｂに接続さ
れる。バッファ７、８によって読み出し時のデータ反転
を回避でき、書き込み容易性とデータ保持安定性とを両
立できる。
【０００７】図７において、ＷＢＬａ、ＷＢＬｂは書き
込み用の相補ビット線、ＲＢＬａ1、ＲＢＬｂ1は第１ポ
ート読み出し用の相補ビット線、ＲＢＬａ2、ＲＢＬｂ2
は第２ポート読み出し用の相補ビット線、ＷＷＬは書き
込み用のワード線、ＲＷＬ 1は第１ポート読み出し用の
ワード線、ＲＷＬ2は第２ポート読み出し用のワード線
であり、記憶セルＭは、バッファ１１、１２及びトラン
スファトランジスタ１３、１４（または１５、１６）を
介してＲＢＬａ1、ＲＢＬｂ1（またはＲＢＬａ 2、ＲＢ
Ｌｂ2）に接続される。図６と同様に、バッファ１１、
１２によって読み出し時のデータ反転を回避でき、書き
込み容易性とデータ保持安定性とを両立できる。
込み用の相補ビット線、ＲＢＬａ1、ＲＢＬｂ1は第１ポ
ート読み出し用の相補ビット線、ＲＢＬａ2、ＲＢＬｂ2
は第２ポート読み出し用の相補ビット線、ＷＷＬは書き
込み用のワード線、ＲＷＬ 1は第１ポート読み出し用の
ワード線、ＲＷＬ2は第２ポート読み出し用のワード線
であり、記憶セルＭは、バッファ１１、１２及びトラン
スファトランジスタ１３、１４（または１５、１６）を
介してＲＢＬａ1、ＲＢＬｂ1（またはＲＢＬａ 2、ＲＢ
Ｌｂ2）に接続される。図６と同様に、バッファ１１、
１２によって読み出し時のデータ反転を回避でき、書き
込み容易性とデータ保持安定性とを両立できる。
【０００８】しかしながら、これら図６及び図７の従来
例にあっては、ポート数の増加とバッファによって読み
出し時のデータ反転を回避するものであったため、バッ
ファ用のゲートが別途に必要であり、回路構成が複雑化
するといった問題点がある。そこで、本発明は、簡単な
回路構成で書き込み容易性とデータ保持安定性との両立
を図ることを目的とする。
例にあっては、ポート数の増加とバッファによって読み
出し時のデータ反転を回避するものであったため、バッ
ファ用のゲートが別途に必要であり、回路構成が複雑化
するといった問題点がある。そこで、本発明は、簡単な
回路構成で書き込み容易性とデータ保持安定性との両立
を図ることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、インバータの入出力端子をたすき掛けに
接続する記憶セルと、前記インバータの入力端子と一方
のビット線との間に介在する第１のトランスファトラン
ジスタと、前記インバータの出力端子と他方のビット線
との間に介在する第２のトランスファトランジスタと、
を備える半導体記憶装置において、各々２個のトランジ
スタを並列接続して前記第１のトランスファトランジス
タ及び第２のトランスファトランジスタを構成し、該並
列トランジスタの一方のゲート電極を第１のワード線に
接続すると共に、他方のゲート電極を第２のワード線に
接続し、前記記憶セルに対するデータの書き込みあるい
はデータの読み出しに応じて第１のワード線あるいは第
２のワード線を択一的に選択レベルにすることを特徴と
する。
成するために、インバータの入出力端子をたすき掛けに
接続する記憶セルと、前記インバータの入力端子と一方
のビット線との間に介在する第１のトランスファトラン
ジスタと、前記インバータの出力端子と他方のビット線
との間に介在する第２のトランスファトランジスタと、
を備える半導体記憶装置において、各々２個のトランジ
スタを並列接続して前記第１のトランスファトランジス
タ及び第２のトランスファトランジスタを構成し、該並
列トランジスタの一方のゲート電極を第１のワード線に
接続すると共に、他方のゲート電極を第２のワード線に
接続し、前記記憶セルに対するデータの書き込みあるい
はデータの読み出しに応じて第１のワード線あるいは第
２のワード線を択一的に選択レベルにすることを特徴と
する。
【００１０】
【作用】本発明では、相補ビット線の各々と記憶セルの
間に並列トランジスタが接続され、書き込み時には並列
トランジスタの一方が導通し、あるいは読み出し時には
並列トランジスタの他方が導通する。したがって、並列
トランジスタのチャネル幅を調節したりあるいはトラン
ジスタの半導体タイプ（Ｐ型、Ｎ型）を選択したりする
だけで、回路構成を複雑化することなく、書き込み容易
性とデータ保持安定性との両立を図ることができる。
間に並列トランジスタが接続され、書き込み時には並列
トランジスタの一方が導通し、あるいは読み出し時には
並列トランジスタの他方が導通する。したがって、並列
トランジスタのチャネル幅を調節したりあるいはトラン
ジスタの半導体タイプ（Ｐ型、Ｎ型）を選択したりする
だけで、回路構成を複雑化することなく、書き込み容易
性とデータ保持安定性との両立を図ることができる。
【００１１】なお、データの書き込み時に第１及び第２
のワード線を共に選択レベルにすると、並列トランジス
タが両方とも導通して記憶セルとビット線間が低抵抗で
接続され、書き込み容易性が図られる一方、読み出し時
に第２のワード線だけを選択レベルにすると、記憶セル
とビット線間が高抵抗で接続され、データ保持安定性が
図られる。
のワード線を共に選択レベルにすると、並列トランジス
タが両方とも導通して記憶セルとビット線間が低抵抗で
接続され、書き込み容易性が図られる一方、読み出し時
に第２のワード線だけを選択レベルにすると、記憶セル
とビット線間が高抵抗で接続され、データ保持安定性が
図られる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る半導体記憶装置の一実
施例を示す図である。図１において、２０は２個のイン
バータ２０ａ、２０ｂの入出力端子Ｐi、Ｐoをたすき掛
けに接続する例えば全ＣＭＯＳタイプの記憶セルであ
る。入力端子Ｐ iは、Ｐ型のＭＯＳトランジスタＴP21と
Ｎ型のＭＯＳトランジスタＴN21を並列に接続した第１
のトランスファトランジスタ２１を介して相補ビット線
の一方ＢＬａに接続され、また、出力端子Ｐoは、Ｐ型
のＭＯＳトランジスタＴP22とＮ型のＭＯＳトランジス
タＴN22を並列に接続した第２のトランスファトランジ
スタ２２を介して相補ビット線の他方ＢＬｂに接続され
ている。
する。図１〜図４は本発明に係る半導体記憶装置の一実
施例を示す図である。図１において、２０は２個のイン
バータ２０ａ、２０ｂの入出力端子Ｐi、Ｐoをたすき掛
けに接続する例えば全ＣＭＯＳタイプの記憶セルであ
る。入力端子Ｐ iは、Ｐ型のＭＯＳトランジスタＴP21と
Ｎ型のＭＯＳトランジスタＴN21を並列に接続した第１
のトランスファトランジスタ２１を介して相補ビット線
の一方ＢＬａに接続され、また、出力端子Ｐoは、Ｐ型
のＭＯＳトランジスタＴP22とＮ型のＭＯＳトランジス
タＴN22を並列に接続した第２のトランスファトランジ
スタ２２を介して相補ビット線の他方ＢＬｂに接続され
ている。
【００１３】ＴP21及びＴP22のゲートは共に第１のワー
ド線ＲＷＬ（Read Word Lineの略）に接続され、ＴN21
及びＴN22のゲートは共に第２のワード線ＷＷＬ（WritW
ordLineの略）に接続されている。このような構成にお
いて、ＢＬａとＢＬｂに所定の書き込み電位を与えてＷ
ＷＬを所定の選択レベルにすると、ＷＷＬの選択レベル
によって「ＴN21及びＴN22」が導通し、ＢＬａ及びＢＬ
ｂ上の書き込み電位が記憶セル２０に移動して書き込み
が行われる。
ド線ＲＷＬ（Read Word Lineの略）に接続され、ＴN21
及びＴN22のゲートは共に第２のワード線ＷＷＬ（WritW
ordLineの略）に接続されている。このような構成にお
いて、ＢＬａとＢＬｂに所定の書き込み電位を与えてＷ
ＷＬを所定の選択レベルにすると、ＷＷＬの選択レベル
によって「ＴN21及びＴN22」が導通し、ＢＬａ及びＢＬ
ｂ上の書き込み電位が記憶セル２０に移動して書き込み
が行われる。
【００１４】一方、ＢＬａとＢＬｂにゼロ電位を与えて
ＲＷＬを所定の選択レベルにすると、ＲＷＬの選択レベ
ルによって「ＴP21及びＴP22」が導通し、記憶セル２０
の保持電位に応答してＢＬａ及びＢＬｂ上の電位が変化
し読み出しが行われる。ここで、書き込みと読み出しで
は、導通するトランジスタが異なる。すなわち書き込み
では「ＴN21及びＴN22」が導通し、読み出しでは「Ｔ
P21及びＴP22」が導通する。したがって、ＴN21及びＴ
N22は書き込み専用、ＴP21及びＴP22は読み出し専用と
して動作し、一般にＮ型ＭＯＳトランジスタのチャネル
抵抗よりもＰ型ＭＯＳトランジスタのチャネル抵抗の方
が大きい（但し同一サイズでの比較）から、書き込み時
の抵抗を小さくできると共に、読み出し時の抵抗を大き
くでき、簡単な回路構成で書き込み容易性（書き込み速
度）とデータ保持安定性との両立を図ることができる。
因みに、ＴP21、ＴP22、ＴN21、ＴN22の好ましいチャネ
ル幅は、インバータ２０ａ、２０ｂを構成するトランジ
スタのチャネル幅を「１．０」とすると、「１．０から
０．５程度」が適当である。
ＲＷＬを所定の選択レベルにすると、ＲＷＬの選択レベ
ルによって「ＴP21及びＴP22」が導通し、記憶セル２０
の保持電位に応答してＢＬａ及びＢＬｂ上の電位が変化
し読み出しが行われる。ここで、書き込みと読み出しで
は、導通するトランジスタが異なる。すなわち書き込み
では「ＴN21及びＴN22」が導通し、読み出しでは「Ｔ
P21及びＴP22」が導通する。したがって、ＴN21及びＴ
N22は書き込み専用、ＴP21及びＴP22は読み出し専用と
して動作し、一般にＮ型ＭＯＳトランジスタのチャネル
抵抗よりもＰ型ＭＯＳトランジスタのチャネル抵抗の方
が大きい（但し同一サイズでの比較）から、書き込み時
の抵抗を小さくできると共に、読み出し時の抵抗を大き
くでき、簡単な回路構成で書き込み容易性（書き込み速
度）とデータ保持安定性との両立を図ることができる。
因みに、ＴP21、ＴP22、ＴN21、ＴN22の好ましいチャネ
ル幅は、インバータ２０ａ、２０ｂを構成するトランジ
スタのチャネル幅を「１．０」とすると、「１．０から
０．５程度」が適当である。
【００１５】なお、書き込み時には、ＴN21及びＴN22に
加えて、ＴP21及びＴP22も導通させるようにすれば、よ
り一層抵抗を小さくすることができ、書き込み容易性を
さらに改善できるので好ましい。また、第１のトランス
ファトランジスタと第２のトランスファトランジスタと
を同じタイプのトランジスタで構成することもできる。
図２はその構成図であり、２個のＮ型ＭＯＳトランジス
タＴN31a、ＴN31bを並列接続して第１のトランスファト
ランジスタ３１を構成すると共に、２個のＮ型ＭＯＳト
ランジスタＴN32a、ＴN32bを並列接続して第２のトラン
スファトランジスタ３２を構成するようにしたものであ
る。
加えて、ＴP21及びＴP22も導通させるようにすれば、よ
り一層抵抗を小さくすることができ、書き込み容易性を
さらに改善できるので好ましい。また、第１のトランス
ファトランジスタと第２のトランスファトランジスタと
を同じタイプのトランジスタで構成することもできる。
図２はその構成図であり、２個のＮ型ＭＯＳトランジス
タＴN31a、ＴN31bを並列接続して第１のトランスファト
ランジスタ３１を構成すると共に、２個のＮ型ＭＯＳト
ランジスタＴN32a、ＴN32bを並列接続して第２のトラン
スファトランジスタ３２を構成するようにしたものであ
る。
【００１６】このようにした場合には、ＴN31a及びＴ
N32aのチャネル幅とＴN32b及びＴN32bのチャネル幅に差
をつけるか、あるいは書き込み時に全てのトランジスタ
を導通させるようにするのが望ましい。好ましいチャネ
ル幅は、インバータ２０ａ、２０ｂを構成するトランジ
スタのチャネル幅を「１．０」とすると、書き込み側の
ＴN31b及びＴN32bで「１．０から０．５程度」、読み出
し側のＴN31a及びＴN32aで「０．５から０．２５程度」
が適当である。
N32aのチャネル幅とＴN32b及びＴN32bのチャネル幅に差
をつけるか、あるいは書き込み時に全てのトランジスタ
を導通させるようにするのが望ましい。好ましいチャネ
ル幅は、インバータ２０ａ、２０ｂを構成するトランジ
スタのチャネル幅を「１．０」とすると、書き込み側の
ＴN31b及びＴN32bで「１．０から０．５程度」、読み出
し側のＴN31a及びＴN32aで「０．５から０．２５程度」
が適当である。
【００１７】図３は、上記実施例のレイアウト図であ
り、４０はＮ型ＭＯＳトランジスタの形成領域、４１は
Ｐ型ＭＯＳトランジスタの形成領域である。領域４０の
トランジスタを図１のＴN22及びＴN21として使用し、領
域４１のトランジスタをＴP21及びＴP22として使用する
と共に、これら領域４０、４１内のトランジスタを使用
してインバータ２０ａ、２０ｂを構成する。
り、４０はＮ型ＭＯＳトランジスタの形成領域、４１は
Ｐ型ＭＯＳトランジスタの形成領域である。領域４０の
トランジスタを図１のＴN22及びＴN21として使用し、領
域４１のトランジスタをＴP21及びＴP22として使用する
と共に、これら領域４０、４１内のトランジスタを使用
してインバータ２０ａ、２０ｂを構成する。
【００１８】また、図４も上記実施例のレイアウト図で
あり、５０はＮ型ＭＯＳトランジスタの形成領域、５１
はＰ型ＭＯＳトランジスタの形成領域、５２はＮ型ＭＯ
Ｓトランジスタの形成領域である。領域５０、５１内の
トランジスタをインバータに使用するとともに、領域５
２内のトランジスタをトランスファトランジスタに使用
する。
あり、５０はＮ型ＭＯＳトランジスタの形成領域、５１
はＰ型ＭＯＳトランジスタの形成領域、５２はＮ型ＭＯ
Ｓトランジスタの形成領域である。領域５０、５１内の
トランジスタをインバータに使用するとともに、領域５
２内のトランジスタをトランスファトランジスタに使用
する。
【００１９】なお、図３、図４において、右下がりのハ
ッチングはアルミ第１層、左下がりハッチングはアルミ
第２層、黒丸（●）はバルクとアルミ第１層とのコンタ
クトビア、黒四角（■）はアルミ第１層とアルミ第２層
とのコンタクトビアを表している。
ッチングはアルミ第１層、左下がりハッチングはアルミ
第２層、黒丸（●）はバルクとアルミ第１層とのコンタ
クトビア、黒四角（■）はアルミ第１層とアルミ第２層
とのコンタクトビアを表している。
【００２０】
【発明の効果】本発明によれば、簡単な回路構成で書き
込み容易性とデータ保持安定性との両立を図ることで
き、書き込み速度が優れ、かつ信頼性の高い低電力型の
半導体記憶装置を提供することができる。
込み容易性とデータ保持安定性との両立を図ることで
き、書き込み速度が優れ、かつ信頼性の高い低電力型の
半導体記憶装置を提供することができる。
【図１】一実施例の構成図である。
【図２】一実施例の他の構成図である。
【図３】一実施例のレイアウト図である。
【図４】一実施例の他のレイアウト図である。
【図５】従来例の構成図である。
【図６】従来例の他の構成図である。
【図７】従来例のさらに他の構成図である。
２０ａ、２０ｂ：インバータ
Ｐi、Ｐo：入出力端子
２０：記憶セル
ＢＬａ、ＢＬｂ：ビット線
２１：第１のトランスファトランジスタ
ＴP21及びＴP22：並列トランジスタ
２２：第２のトランスファトランジスタ
ＴN21及びＴN22：並列トランジスタ
ＲＷＬ：第１のワード線
ＷＷＬ：第２のワード線
３１：第１のトランスファトランジスタ
ＴN31a、ＴN31b：並列トランジスタ
３２：第２のトランスファトランジスタ
ＴN32a、ＴN32b：並列トランジスタ
Claims (2)
- 【請求項１】インバータの入出力端子をたすき掛けに接
続する記憶セルと、 前記インバータの入力端子と一方のビット線との間に介
在する第１のトランスファトランジスタと、 前記インバータの出力端子と他方のビット線との間に介
在する第２のトランスファトランジスタと、を備える半
導体記憶装置において、 各々２個のトランジスタを並列接続して前記第１のトラ
ンスファトランジスタ及び第２のトランスファトランジ
スタを構成し、 該並列トランジスタの一方のゲート電極を第１のワード
線に接続すると共に、他方のゲート電極を第２のワード
線に接続し、 前記記憶セルに対するデータの書き込みあるいはデータ
の読み出しに応じて第１のワード線あるいは第２のワー
ド線を択一的に選択レベルにすることを特徴とする半導
体記憶装置。 - 【請求項２】前記記憶セルに対するデータの書き込み時
に、第１のワード線と第２のワード線を共に選択レベル
とすることを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178157A JPH0529564A (ja) | 1991-07-18 | 1991-07-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178157A JPH0529564A (ja) | 1991-07-18 | 1991-07-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529564A true JPH0529564A (ja) | 1993-02-05 |
Family
ID=16043630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178157A Withdrawn JPH0529564A (ja) | 1991-07-18 | 1991-07-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165791A (ja) * | 2009-01-14 | 2010-07-29 | Seiko Epson Corp | 半導体集積回路 |
| US8175315B2 (en) | 2007-08-08 | 2012-05-08 | Victor Company Of Japan, Ltd. | Headphone set and method of producing the same |
-
1991
- 1991-07-18 JP JP3178157A patent/JPH0529564A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8175315B2 (en) | 2007-08-08 | 2012-05-08 | Victor Company Of Japan, Ltd. | Headphone set and method of producing the same |
| JP2010165791A (ja) * | 2009-01-14 | 2010-07-29 | Seiko Epson Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2987193B2 (ja) | 半導体記憶装置 | |
| US7440313B2 (en) | Two-port SRAM having improved write operation | |
| US7710763B2 (en) | SRAM cell using separate read and write circuitry | |
| US20210043252A1 (en) | Low voltage memory device | |
| JP3983032B2 (ja) | 半導体記憶装置 | |
| CN101923893B (zh) | 静态随机存取存储器阵列 | |
| JP4416428B2 (ja) | 半導体記憶装置 | |
| US20210050053A1 (en) | Low Voltage Bit-Cell | |
| US9627021B2 (en) | 8-transistor dual-ported static random access memory | |
| JPH05307887A (ja) | 二重ポートランダムアクセスメモリセル | |
| US11657870B2 (en) | Method and system to balance ground bounce | |
| US8223579B2 (en) | Semiconductor storage device | |
| US6765817B2 (en) | Semiconductor memory | |
| US6091627A (en) | Message box memory cell for two-side asynchronous access | |
| JPH06162784A (ja) | 半導体集積回路装置 | |
| CN112687308A (zh) | 低功耗静态随机存储器单元以及存储器 | |
| Mohammed et al. | A disturb free read port 8T SRAM bitcell circuit design with virtual ground scheme | |
| JPH0485788A (ja) | 多ポートキャッシュメモリ | |
| US6999372B2 (en) | Multi-ported memory cell | |
| JPH0529564A (ja) | 半導体記憶装置 | |
| JPH04205787A (ja) | マルチポートメモリ | |
| JP2009026376A (ja) | 記憶回路 | |
| US20240055048A1 (en) | Low voltage memory device | |
| EP4362017A1 (en) | Memory with fly-bitlines that work with single-ended sensing and associated memory access method | |
| JP2953547B2 (ja) | 半導体集積装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |