JPH05307887A - 二重ポートランダムアクセスメモリセル - Google Patents

二重ポートランダムアクセスメモリセル

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JPH05307887A
JPH05307887A JP4233790A JP23379092A JPH05307887A JP H05307887 A JPH05307887 A JP H05307887A JP 4233790 A JP4233790 A JP 4233790A JP 23379092 A JP23379092 A JP 23379092A JP H05307887 A JPH05307887 A JP H05307887A
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JP
Japan
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transistor
memory cell
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access memory
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Withdrawn
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JP4233790A
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Thomas J Runaldue
トーマス・ジェファーソン・ルナルデュー
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Advanced Micro Devices Inc
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Advanced Micro Devices Inc
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 （修正有） 【目的】高いレイアウトパッキング密度のＣＭＯＳ二重
ポートランダムアクセスメモリセル１０Ｃの提供。 【構成】メモリセル１０Ｃは４−トランジスタフリップ
フロップコアメモリ形成用の交差結合の２−トラジスタ
インバータ３６と３８からなり、「読出／書込」又は
「書込専用」ポートＥを規定する第１と第２の相補の読
出／書込又は書込専用データビット線ＢＬＡと がＮ−チャネルパストラジスタ４４と４６を経てそれぞ
れの入力／出力ノード４０と４２でコアメモリに結合さ
れる。分離トランジスタ４８と５０のソース／ドレイン
の１つはそれぞれ＋５．０ボルトの上位電源電位ＶＣＣ
と０ボルトの下位電源電位ＶＳＳとに接続され、他方の
１つは共通ノード５４に接続される。パストランジスタ
５２のノード／ドレインの１つは共通ノード５４に接続
され、他方の１つは「読出専用」ポートＦを規定する読
出専用データビット線に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般にＣＭＯＳ技術で実現化
される二重ポートランダムメモリセルに関し、より特定
的に読出専用分離を与えるが、伝統的に利用可能であっ
たより高いレイアウトパッキング密度を有するＣＭＯＳ
二重ポートメモリセルに関する。
【０００２】当該技術分野で一般に既知であるように、
メモリセルへの二重ポートランダムアクセスはランダム
アクセスメモリセルがメモリセルにアクセスするために
配列されかつ相互接続される２つの独立データおよびア
ドレスラインを有することを意味する。この二重性は動
作が同時にまたは任意の所望のタイミング関係でかつお
互いから独立して（つまり異なるデータ速度で非同期
に）達成されることを可能にする。かかる二重ポートラ
ンダムアクセスメモリ（ＲＡＭ）セルの１つの用途は、
より速いプロセッサをスローダウンさせるハンドシェイ
クモデルを確立することなく非同期のマイクロプロセッ
サ間でデータが送られることを許容することである。か
かる二重ポートＲＡＭセルを使って、より速いプロセッ
サは第１の「Ａ」ポートを経てデータを二重ポートＲＡ
Ｍセルに記憶することが可能であり、そこでかかるデー
タはより遅い速度で動作されるより遅いプロセッサによ
って第２の「Ｂ」ポートを介して後にアクセスされ得
る。
【０００３】ＣＭＯＳ二重ポートランダムアクセスメモ
リセル１０の先行技術例は図１に例示される。メモリセ
ル１０はフリップフロップコアメモリを規定する２つの
ＣＭＯＳ交差結合されたインバータ１２および１４（各
々Ｐ−チャネルトランジスタおよびＮ−チャネルトラン
ジスタからなる）から形成され、かつ２つの独立した組
の異なるデータビット線に結合される。第１の「Ａ」ポ
ートを規定する第１の組のビット線ＢＬＡおよび／ＢＬ
Ａ（注：この明細書においてＢＬＡの上に否定を表わす
バー記号を記す代わりにＢＬＡの前に／記号を記すこと
にする。）は、２つのＮ−チャネルパストランジスタ１
６および１８を経てコアメモリに結合される。第２の
「Ｂ」ポートを規定する第２の組のビット線ＢＬＢおよ
び／ＢＬＢ（注：この明細書においてＢＬＢの上に否定
を表わすバー記号を記す代わりにＢＬＡの前に／記号を
記すことにする。）は、２つのＮチャネルパストランジ
スタ２０および２２を経てコアメモリにやはり結合され
る。全体のメモリセル１０はこのように８つのトランジ
スタからなり、かつ時々８−トランジスタ二重ポートＲ
ＡＭセルと呼ばれる。ポートＡ上の読出／書込アクセス
能力を与えるために、ワード線ＲＯＷ ＳＥＬＡはハイ
または論理「１」レベルをとる。ポートＢ上の読出／書
込アクセス能力を与えるために、ワード線ＲＯＷ ＳＥ
ＬＢはハイまたは論理「１」レベルをとる。
【０００４】図１のこの先行技術のメモリセル１０が遭
遇した主要な問題は「読出妨害」現象であり、読出動作
が実行されている場合、コアメモリは妨害され、結果と
してメモリ損失をもたらし得る。このメモリセル１０に
おいて、この問題は２つの可能性のある読出ポートとい
う事実のために大きくなる。この問題を避けて設計する
ために、４つのＮ−チャネルパストランジスタ１６−２
２がコアメモリセルインバータ１２および１４から対応
するビット線対へのより低いインピダンス経路を与える
ようにサイズを低減することが必要とされる。しかしな
がら、これらのパストランジスタのサイズダウンは回路
が読出アクセスモードでの性能を失うことを引起こす。
クロック動作技術を使用することによって喪失されたこ
の性能を取り戻す試みが先行技術において行なわれてき
たが、これは付加的なプリチャージ／評価回路ならびに
チップ面積および製造コストを上昇させる差動センスア
ンプを必要とするという不利益を被る。
【０００５】さらに、各ポートで読出／書込アクセス能
力の真の二重ポートの機能性を必要としない多くの二重
ポートメモリシステムが今日設計されている。しばし
ば、各ポートは「読出専用」または「書込専用」動作の
ような専用機能を有し得る。「読出専用」ポートとして
示されるポートＢを有するＣＭＯＳ二重ポートＲＡＭセ
ル１０ａの先行技術例が図２で描かれる。見てわかるよ
うに、このメモリセル１０ａは９個のトランジスタを有
し、それは図１の従来の８−トランジスタ二重ポートＲ
ＡＭセルより１つ多い。メモリセル１０ａは２つの交差
結合されたインバータ２４および２６が、ポートＢの読
出アクセスがコアメモリを妨害しないのでサイズダウン
され得るという点で利点を有する。
【０００６】特に、メモリセル１０ａはフリップフロッ
プコアメモリを規定する２つのＣＭＯＳ交差結合された
インバータ２４および２６（各々Ｐ−チャネルトランジ
スタおよびＮ−チャネルトランジスタからなる）から形
成され、かつ第１および第２の相補の書込専用データビ
ット線ＢＬＡおよび／ＢＬＡに結合される。第１および
第２の書込専用データビット線は第１の「Ｃ」ポートを
規定し、かつ２つのＮ−チャネルパストランジスタ２８
および３０を経てコアメモリに結合される。第２の
「Ｄ」ポートを規定する読出専用データビット線／ＢＬ
Ｂは、分離インバータ３２および第３のパストランジス
タ３４を経てコアメモリに結合される。このメモリセル
１０ａは９個のトランジスタからなり、それは従来の８
−トランジスタ二重ポートのＲＡＭセルより１つ多い。
ポートＣ上の「書込専用」アクセス能力を与えるため
に、書込専用アドレス線を規定するワード線ＲＯＷ Ｓ
ＥＬＡはハイまたは論理「１」レベルをとる。ポートＤ
上の「読出専用」アクセス能力を与えるために、読出専
用アドレス線を規定するワード線ＲＯＷ ＳＥＬＢはハ
イまたは論理「１」レベルをとる。
【０００７】図２のメモリセル１０ａが被る不利益は物
理的なレイアウトが図１の回路ほど最適化されないこと
である。図１および図２の２つの異なるメモリセルを比
較することによって、図１の２つのウェル交差に対立す
るものとして図２には３つの相互接続ウェル交差がある
ことが注意されるであろう。ウェル交差は相互接続がＮ
−チャネル装置をＰ−チャネル装置に接続させるために
使用されるときはいつでも必要とされる。当業者に一般
に既知であるように、使用されるウェル交差の数は全体
のコアセル面積を決定する際の重要なファクタである。
【０００８】半導体メモリ装置の記憶容量が最近の開発
でますます大きくなっているので、チップ面積を増大す
ることなく集積回路チップの集積度を増大させる技術の
１つはメモリセルの物理的レイアウトの間にウェル交差
の数を低減することによる。したがって、改良されたレ
イアウトパッキング密度を有するＣＭＯＳ二重ポートメ
モリセルを提供することは望ましい。この発明のＣＭＯ
Ｓ二重ポートメモリセルは図１および図２の先行技術の
メモリセルに比べて第２の改良点を表わす。
【０００９】
【発明の概要】したがって、この発明の一般的な目的は
製造およびアセンブリが比較的単純でかつ経済的ではあ
るが、それにもかかわらず先行技術の二重ポートメモリ
セルの不利益を克服する読出専用ポートを有する改良さ
れたＣＭＯＳ二重ポートメモリセルを提供することであ
る。
【００１０】この発明の目的は読出ポート分離を与える
が、それにもかかわらず伝統的に利用可能であったもの
より高いレイアウトパッキング密度を有するＣＭＯＳ二
重ポートメモリセルを提供することである。
【００１１】この発明の目的は２つの２−トランジスタ
インバータ、第１ないし第３のパストランジスタならび
に第１および第２の分離トランジスタを含むＣＭＯＳ二
重ポートメモリセルを提供することである。
【００１２】これらの狙いおよび目的に従って、この発
明は第１および第２の相補の読出／書込データビット
線、読出専用データビット線、読出／書込アドレス線お
よび読出専用アドレス線に結合される二重ポートランダ
ムアクセスメモリセルを提供することに関する。メモリ
セルは４−トランジスタフリップフロップコアメモリを
形成するように交差結合された２つの２−トランジスタ
インバータを含む。コアメモリは第１および第２の相補
の入力／出力ノードに結合される。第５のトランジスタ
の主要電極は第１の入力／出力ノードと第１の読出／書
込データビット線との間に接続され、かつそのゲート電
極は読出／書込アドレス線に接続される。第６のトラン
ジスタの主要電極は第２の入力／出力ノードと第２の読
出／書込データビット線との間に接続され、かつそのゲ
ート電極は読出／書込アドレス線に接続される。
【００１３】第７のトランジスタの主要電極は上位電源
電位と共通ノードとの間に接続され、かつそのゲート電
極は第２の入力／出力ノードに接続される。第８のトラ
ンジスタの主要電極は共通ノードと下位電源電位との間
に結合され、かつそのゲート電極は第１の入力／出力ノ
ードに接続される。第９のトランジスタの主要電極は共
通ノードと読出専用データビット線との間に接続され、
かつそのゲート電極は読出専用アドレス線に接続され
る。
【００１４】この発明のこれらのおよび他の目的および
利点は添付の図面に関連して読まれる以下の詳細な説明
からより完全に明らかになり、図面全体にわたって類似
の参照番号は対応する部分を示す。
【００１５】
【好ましい実施例の説明】ここで図面を詳細に参照し
て、図３にはこの発明の原理に従って構成されるＣＭＯ
Ｓ二重ポートランダムアクセスメモリセル１０ｃが示さ
れる。メモリセル１０ｃは４−トランジスタフリップフ
ロップコアメモリを形成するように交差結合された２つ
の２−トランジスタインバータ３６および３８からな
る。「読出／書込」または「書込専用」ポートＥを規定
する１対の第１および第２の相補の読出／書込または書
込専用データビット線ＢＬＡおよび／ＢＬＡが、２つの
Ｎ−チャネルパストランジスタ４４および４６を経てそ
れぞれの入力／出力ノード４０および４２でコアメモリ
に結合される。
【００１６】メモリセル１０ｃはさらに２つのＮ−チャ
ネル分離トランジスタ４８、５０およびＮ−チャネルパ
ストランジスタ５２を含む。第１の分離トランジスタ４
８の主要なまたは導電経路電極（ソース／ドレイン）の
１つは、典型的に＋５．０ボルトである上位電源電位Ｖ
ＣＣに接続され、かつその導電経路電極（ソース／ドレ
イン）の他方の１つは共通ノード５４に接続される。第
２の分離トランジスタ５０の主要なまたは導電経路電極
の１つは、典型的に０ボルトである下位電源電位ＶＳＳ
に接続され、かつその導電経路電極の他方の１つは共通
ノード５４に接続される。分離トランジスタ４８および
５０のゲートはそれぞれのノード４２および４０でコア
メモリに接続される。パストランジスタ５２の主要なま
たは導電経路電極の１つは共通ノード５４に接続され、
かつ導電経路電極の他方の１つは「読出専用」ポートＦ
を規定する読出専用データビット線に接続される。
【００１７】メモリセル１０ｃは読出／書込または書込
専用アドレス線を規定するワード線ＲＯＷ ＳＥＬＡ上
のハイまたは論理「１」レベルを適用することによって
「読出／書込」または「書込専用」ポートＥ上で独立し
てアドレス指定される。メモリセル１０ｃは読出専用ア
ドレス線を規定するワード線ＲＯＷ ＳＥＬＢ上のハイ
または論理「１」レベルを適用することによって「読出
専用」ポートＦ上で付加的に独立してアドレス指定され
る。図２の分離インバータ３２はチップ面積の大幅な節
約を得るように、しかし回路性能は何も喪失することな
くコアメモリに接続された２つのＮ−チャネル分離トラ
ンジスタ４８および５０と置換されたことは注意される
であろう。これは図３のウェル交差の数が２つに低減さ
れたからであり、それは図１の回路と同じ数である。
【００１８】Ｎ−チャネル装置はそのより高いコンダク
タンスのためにパストランジスタ４４および４６として
の使用に一般に好ましいが、Ｐ−チャネル装置がその代
わりに使用され得るある型の応用があり、たとえばそれ
は読出アクセス速度が絶対的に重要ではない場合または
読出アクセスが全く必要とされない場合などである。か
かる応用の場合、Ｐ−チャネル装置はよりバランスのと
れたコンパクトなメモリセルを与えるであろう。
【００１９】この目的のために、図４にこの発明のＣＭ
ＯＳ二重ポートＲＡＭセルの第２の実施例が示される。
図４において、そのメモリセル１０ｄは図３のメモリセ
ル１０ｃに非常に類似している。特に、図３のＮ−チャ
ネルパストランジスタ４４および４６はＰ−チャネルパ
ストランジスタ５６および５８と置換された。「読出／
書込」または「書込専用」ポートＧを規定する第１およ
び第２の相補の書込専用データビット線ＢＬＡおよび／
ＢＬＡは図３のワード線ＲＯＷ ＳＥＬＡまたは／ＲＯ
Ｗ ＳＥＬＡ（注：この明細書においてＲＯＷ ＳＥＬ
Ａの上に否定を表わすバー記号を記す代わりにＲＯＷ
ＳＥＬＡの前に／記号記すことにする。）の補数上のロ
ーレベルを適用することによって独立してアドレス指定
される。これらの違いを除いては、図４のメモリセル１
０ｄは図３のそれと構成および動作において同一であ
る。
【００２０】前述の詳細な説明から、この発明は読出ポ
ート分離を与えるが、しかしながら伝統的に利用可能で
あったものより高いレイアウトパッキング密度を有する
改良されたＣＭＯＳ二重ポートメモリセルを提供するこ
とが理解される。この発明の二重ポートメモリセルは２
つの２−トランジスタインバータ、第１ないし第３のパ
ストランジスタならびに第１および第２の分離トランジ
スタを含む。
【００２１】この発明の好ましい実施例であると現在考
えられるものを例示しかつ説明してきたが、様々な変化
および変更が行なわれ、均等物はこの発明の真の範囲か
ら逸脱することなくその要素の代わりをし得ることが当
業者には理解されるであろう。加えて、多くの変更がそ
の中心の範囲から逸脱することなく特定の状況または材
料をこの発明の教示に適合させるように行なわれ得る。
したがって、この発明はこの発明を実行するために考え
られるベストモードとして開示された特定の実施例に制
限されるのではなく、この発明の前掲の特許請求の範囲
にあるすべての実施例を含むことが意図される。
【図面の簡単な説明】
【図１】先行技術の従来の二重ポートランダムアクセス
メモリセルを示す図である。
【図２】先行技術の「読出専用」ポートＢを有する従来
の二重ポートランダムアクセスメモリセルを示す図であ
る。
【図３】この発明の原理に従って構成されるＣＭＯＳ二
重ポートランダムアクセスメモリセルを示す図である。
【図４】この発明のＣＭＯＳ二重ポートランダムアクセ
スメモリの第２の実施例を示す図である。
【符号の説明】
１０ メモリセル ３６ トランジスタインバータ ３８ トランジスタインバータ ４０ 第１の入力／出力ノード ４２ 第２の入力／出力ノード ５４ 共通ノード

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の相補の読出／書込デー
    タビット線、読出専用データビット線、読出／書込アド
    レス線および読出専用アドレス線に結合された二重ポー
    トランダムアクセスメモリセルであって、 ４トランジスタフリップフロップコアメモリを形成する
    ように交差結合された２つの２−トランジスタインバー
    タ（３６、３８）を含み、前記コアメモリは第１および
    第２の相補の入力／出力ノード（３０、４２）に結合さ
    れ、 その主要電極が前記第１の入力／出力ノード（４０）と
    前記第１の読出／書込データビット線（ＢＬＡ）との間
    に接続され、かつそのゲート電極が前記読出／書込アド
    レス線（ＲＯＷ ＳＥＬＡまたは／ＲＯＷ ＳＥＬＡ）
    に接続される第５のトランジスタ（４４または５６）
    と、 その主要電極が前記第２の入力／出力ノード（４２）と
    前記第２の読出／書込データビット線（／ＢＬＡ）との
    間に接続され、かつそのゲート電極が前記読出／書込ア
    ドレス線（ＲＯＷ ＳＥＬＡまたは／ＲＯＷ ＳＥＬ
    Ａ）に接続される第６のトランジスタ（４６または５
    ８）と、 その主要電極が上位電源電位（ＶＣＣ）と共通ノード
    （５４）との間に接続され、かつそのゲート電極が前記
    第２の入力／出力ノード（４２）に接続される第７のト
    ランジスタ（４８）と、 その主要電極が共通ノード（５４）と下位電源電位（Ｖ
    ＳＳ）との間に接続され、かつそのゲート電極が前記第
    １の入力／出力ノード（４０）に接続される第８のトラ
    ンジスタ（５０）と、さらにその主要電極が共通ノード
    （５４）と前記読出専用データビット線（／ＢＬＢ）と
    の間に接続され、かつそのゲート電極が前記読出専用ア
    ドレス線（ＲＯＷＳＥＬＢ）に接続される第９のトラン
    ジスタ（５２）とを含む、二重ポートランダムアクセス
    メモリセル。
  2. 【請求項２】 前記メモリセルは相補の金属酸化物半導
    体（ＣＭＯＳ）技術で実現化される、請求項１に記載の
    二重ポートランダムアクセスメモリセル。
  3. 【請求項３】 前記２つの２−トランジスタインバータ
    の各々は直列のＰ−導電型トランジスタとＮ−導電型ト
    ランジスタとを含む、請求項２に記載の二重ポートラン
    ダムアクセスメモリセル。
  4. 【請求項４】 前記第５および第６のトランジスタはＮ
    −導電型トランジスタ（４４、４６）からなる、請求項
    ３に記載の二重ポートランダムアクセスメモリセル。
  5. 【請求項５】 前記第５および第６のトランジスタはＰ
    −導電型トランジスタ（５６、５８）からなる、請求項
    ３に記載の二重ポートランダムアクセスメモリセル。
  6. 【請求項６】 前記第７および第８のトランジスタはＮ
    −導電型トランジスタからなる、請求項４に記載の二重
    ポートランダムアクセスメモリセル。
  7. 【請求項７】 前記第７および第８のトランジスタはＮ
    −導電型トランジスタからなる、請求項５に記載の二重
    ポートランダムアクセスメモリセル。
  8. 【請求項８】 前記第９のトランジスタはＮ−導電型ト
    ランジスタからなる、請求項６に記載の二重ポートラン
    ダムアクセスメモリセル。
  9. 【請求項９】 前記第９のトランジスタはＮ−導電型ト
    ランジスタからなる、請求項７に記載の二重ポートラン
    ダムアクセスメモリセル。
  10. 【請求項１０】 第１および第２の相補の読出／書込デ
    ータビット線、読出専用データビット線、読出／書込ア
    ドレス線および読出専用アドレス線に結合された二重ポ
    ートランダムアクセスメモリセルであって、 ４トランジスタフリップフロップコアメモリを形成する
    ように交差結合された２つの２−トランジスタインバー
    タ（３６、３８）を含み、前記コアメモリは第１および
    第２の相補の入力／出力ノード（３０、４２）に結合さ
    れ、 その主要電極が前記第１の入力／出力ノード（４０）と
    前記第１の読出／書込データビット線（ＢＬＡ）との間
    に接続され、かつそのゲート電極が前記読出／書込アド
    レス線（ＲＯＷ ＳＥＬＡまたは／ＲＯＷ ＳＥＬＡ）
    に接続される第１のパストランジスタ（４４または５
    ６）と、 その主要電極が前記第２の入力／出力ノード（４２）と
    前記第２の読出／書込データビット線（／ＢＬＡ）との
    間に接続され、かつそのゲート電極が前記読出／書込ア
    ドレス線（ＲＯＷ ＳＥＬＡ または／ＲＯＷ ＳＥＬ
    Ａ）に接続される第２のパストランジスタ（４６または
    ５８）と、 その主要電極が上位電源電位（ＶＣＣ）と共通ノード
    （５４）との間に接続され、かつそのゲート電極が前記
    第２の入力／出力ノード（４２）に接続される第１の分
    離トランジスタ（４８）と、 その主要電極が共通ノード（５４）と下位電源電位（Ｖ
    ＳＳ）との間に接続され、かつそのゲート電極が前記第
    １の入力／出力ノード（４０）に接続される第２の分離
    トランジスタ（５０）と、さらにその主要電極が共通ノ
    ード（５４）と前記読出専用データビット線（／ＢＬ
    Ｂ）との間に接続され、かつそのゲート電極が前記読出
    専用アドレス線（ＲＯＷＳＥＬＢ）に接続される第３の
    パストランジスタ（５２）とを含む、二重ポートランダ
    ムアクセスメモリセル。
  11. 【請求項１１】 前記第１および第２のパストランジス
    タはＮ−導電型トランジスタ（４４、４６）からなる、
    請求項１０に記載の二重ポートランダムアクセスメモリ
    セル。
  12. 【請求項１２】 前記第１および第２のパストランジス
    タはＰ−導電型トランジスタ（５６、５８）からなる、
    請求項１０に記載の二重ポートランダムアクセスメモリ
    セル。
JP4233790A 1991-09-16 1992-09-01 二重ポートランダムアクセスメモリセル Withdrawn JPH05307887A (ja)

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Application Number Priority Date Filing Date Title
US760655 1991-09-16
US07/760,655 US5216636A (en) 1991-09-16 1991-09-16 Cmos memory cell

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