DE69223711T2 - Speicherzelle - Google Patents
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Description
- Die Erfindung betrifft generell Dual-Port-Direktzugriffsspeicherzellen, wie z.B. eine CMOS-Dual-Port-Speicherzelle, die eine Nurlese-Isolation gewährleistet und dennoch eine höhere Layout-Packungsdichte aufweist, als sie bisher verfügbar ist.
- Wie auf dem Gebiet generell bekannt ist, bedeutet ein Dual- Port-Direktzugriff auf eine Speicherzelle, daß die Direktzugriffsspeicherzelle zwei unabhängige Daten- und Adress-Leitungen aufweist, die zum Zugriff auf die Speicherzelle angeordnet und miteinander verbunden sind. Diese Dualität macht es möglich, Operationen gleichzeitig oder in jeder gewünschten zeitlichen Beziehung und unabhängig voneinander (d.h. asynchron mit unterschiedlichen Daten-Raten) durchzuführen. Eine Verwendung für solche Dual-Port-Direktzugriffsspeicher-(RAM-)Zellen besteht in der Ermöglichung einer Übertragung von Daten zwischen asynchronen Mikroprozessoren ohne die Erstellung eines Handshake-Modells, das den schnelleren Prozessor verlangsamt. Bei Verwendung derartiger Dual-Port-RAM-Zellen kann der schnellere Prozessor über einen ersten "A"-Port Daten in die Dual-Port-RAM-Zellen speichern, in denen später durch den mit einer niedrigeren Rate betriebenen langsameren Prozessor über einen zweiten "B"-Port auf diese Daten zugegriffen werden kann.
- In Fig. 1 ist ein herkömmliches Beispiel einer CMOS-Dual-Port- Speicherzelle 10 gezeigt. Die Speicherzelle 10 besteht aus zwei kreuzgekoppelten CMOS-Invertern 12 und 14 (von denen jede aus einem P-Kanal-Transistor und einem N-Kanal-Transistor besteht), die einen Flip-flop-Kernspeicher bilden, und ist mit zwei unabhängigen Sets unterschiedlicher Daten-Bit-Leitungen verbunden. Das erste Set von Bit-Leitungen BLA und , die einen ersten "A"-Port bilden, ist mit dem Kernspeicher durch zwei N-Kanal-Schalttransistoren 16 und 18 verbunden. Auch das zweite Set von Bit-Leitungen BLB und , die einen zweiten "B"-Port bilden, ist mit dem Kernspeicher durch zwei N-Kanal- Schalttransistoren 20 und 22 verbunden. Somit besteht die gesamte Speicherzelle 10 aus acht Transistoren, und sie wird manchmal als 8-Transistor-Dual-Port-RAM-Zelle bezeichnet. Um an dem Port A eine Lese-/Schreib-Zugriffsmöglichkeit zu schaffen, nimmt eine Wort-Leitung ROW SELA einen Hoch- oder "1"- Logik-Pegel an. Um an dem Port B eine Lese-/ Schreib-Zugriffsmöglichkeit zu schaffen, nimmt eine Wort-Leitung ROW SELB einen Hoch- oder "1"-Logik-Pegel an.
- Das Hauptproblem, das man bei dieser herkömmlichen Speicherzelle 10 gemäß Fig. 1 antrifft, ist das "Lese-Störungs"-Phänomen, das darin besteht, daß während der Durchführung einer Lese-Operation der Kernspeicher gestört werden kann und somit ein Speicherverlust verursacht wird. Bei diesey Speicherzelle 10 wird das Problem aufgrund der zwei möglichen Lese-Ports verstärkt. Um dieses Problem vom Design her zu beseitigen, muß die Größe der vier N-Kanal-Schalttransistoren 16-22 reduziert werden, um einen Weg mit niedrigerer Impedanz von den Kernspeicherzellen-Invertern 12 und 14 zu den entsprechenden Bit- Leitungs-Paaren zu schaffen. Die Reduzierung der Größe dieser Schalttransistoren hat jedoch die Auswirkung, daß die Schaltung in der Lese-Zugriffs-Betriebsart an Leistung verliert. Obwohl im Stand der Technik Versuche unternommen worden sind, diesen Verlust an Leistung durch Verwendung von Takt-Techniken auszugleichen, leiden diese Versuche unter den Nachteilen, daß zusätzliche Vorlade-/Evaluierungs-Schaltungen und ein Differentialerkennungsverstärker erforderlich sind, so daß der Chip-Bereich und die Herstellungskosten vergrößern.
- Ferner sind derzeit zahlreiche Dual-Port-Speichersysteme konzipiert worden, bei denen keine echte Dual-Port-Funktionsweise für eine Lese-/Schreib-Zugriffsmöglichkeit an jedem Port erforderlich ist. Häufig hat jeder Port eine ihm speziell zugeordnete Funktion, die etwa in einer "Nurlese"- oder einer "Nurschreib"-Operation besteht, wie in der Patentveröffentlichung US-A-5 003 509 beschrieben ist. Fig. 2 zeigt ein weiteres Beispiel einer CMOS-Dual-Port-RAM-Zelle 10a, bei der der Port B als "Nurlese"-Port vorgesehen ist. Wie gezeigt, weist die Speicherzelle 10a neun Transistoren auf, also einen Transistor mehr als die herkömmliche 8-Transistor-Dual-Port-RAM- Zelle gemäß Fig. 1. Die Speicherzelle 10a hat den Vorteil, daß die Größe der beiden kreuzgekoppelten Inverter 24 und 26 reduziert werden kann, da der Lese-Zugriff des Ports B den Kernspeicher nicht stört.
- Insbesondere besteht die Speicherzelle 10a gemäß Fig. 2 aus zwei kreuzgekoppelten Invertern 24 und 26 (von denen jede aus einem P-Kanal-Transistor und einem N-Kanal-Transistor besteht), die einen Flip-flop-Kernspeicher bilden, und ist mit ersten und zweiten komplementären Nurschreib-Daten-Bit-Leitungen BLA und verbunden. Die ersten und zweiten Nurschreib-Daten-Bit-Leitungen bilden einen ersten "C"-Port und sind über zwei N-Kanal-Schalttransistoren 28 und 30 mit dem Kernspeicher verbunden. Eine Nurlese-Daten-Bit-Leitung , die eine zweiten Port "D" bildet, ist über einen Isolations- Inverter 32 und einen dritten Schalttransistor 34 mit dem Kernspeicher verbunden. Diese Speicherzelle 10a besteht aus neun Transistoren, weist also einen Transistor mehr auf als die herkömmliche 8-Transistor-Dual-Port-RAM-Zelle. Um an dem Port C die "Nurlese-"Zugriffsmöglichkeit zu schaffen, nimmt eine Wort-Leitung ROW SELA, die eine Nurschreib-Adress-Leitung bildet, einen Hoch- oder "1"-Logik-Pegel an. Um an dem Port D eine "Nurlese"-Zugriffsmöglichkeit zu schaffen, nimmt eine Wort-Leitung ROW SELB, die eine Nurlese-Adress-Leitung bildet, einen Hoch- oder "1"-Logik-Pegel an.
- Die Speicherzelle 10a gemäß Fig. 2 leidet unter dem Nachteil, daß das physikalische Layout nicht so optimiert ist wie bei der Schaltung gemäß Fig. 1. Aus einem Vergleich der beiden unterschiedlichen Speicherzellen gemäß Fign. 1 und 2 wird ersichtlich, daß in Fig. 2 drei Zwischenverbindungs-Mulden- Kreuzungen vorhanden sind, während in Fig. 1 zwei Mulden-Kreuzungen vorhanden sind. Eine Mulden-Kreuzung ist immer dann erforderlich, wenn eine Zwischenverbindung verwendet wird, um eine N-Kanal-Einrichtung mit einer P-Kanal-Einrichtung zu verbinden. Wie Fachleuten generell bekannt ist, ist die Anzahl der verwendeten Mulden-Kreuzungen ein wichtiger Faktor bei der Bestimmung des Gesamt-Kernzellenbereiches.
- Da im Zuge neuerer Entwicklungen die Speicherkapazität von Halbleiter-Speichereinrichtungen immer größer wird, besteht eine der Techniken zum vergrößern der Integrationsdichte des IC-Chips ohne Erweiterung des Chip-Bereiches darin, während des physikalischen Layouts der Speicherzelle die Anzahl der Mulden-Kreuzungen zu reduzieren. Deshalb wäre es wünschenswert, eine CMOS-Dual-Port-Speicherzelle zu schaffen, die eine verbesserte Layout-Packungsdichte aufweist.
- Somit wird im folgenden eine verbesserte CMOS-Dual-Port-Speicherzelle mit einem Nurlese-Port beschrieben, die relativ einfach und kostengünstig in Herstellung und Zusammenbau ist, bei der jedoch die Nachteile der herkömmlichen Dual-Port-Speicherzellen beseitigt sind.
- Es wird eine CMOS-Dual-Port-Speicherzelle beschrieben ist, die eine Lese-Port-Isolation bietet und die dennoch eine höhere Layout-Packungsdichte aufweist als herkömmlichersweise verfügbar.
- Es wird eine CMOS-Dual-Port-Speicherzelle beschrieben, die zwei Zwei-Transistor-Inverter, erste bis dritte Schalttransistoren und erste bis dritte Isolationstransistoren aufweist.
- Die Erfindung schafft eine Dual-Port-Direktzugriffsspeicherzelle, die mit ersten und zweiten komplementären Lese-/ Schreib-Daten-Bit-Leitungen, einer Nurlese-Daten-Bit-Leitung, einer Lese-/Schreib-Adress-Leitung und einer Nurlese-Adress- Leitung verbunden ist. Die Speicherzellen enthält zwei Zwei- Transistor-Inverter, die zur Bildung eines Vier-Transistor- Flip-flop-Kernspeichers kreuzgekoppelt sind. Der Kernspeicher ist mit ersten und zweiten komplementären Eingangs-/Ausgangs- Knotenpunkten verbunden. Ein fünfter Transistor ist mit seinen Haupt-Elektroden zwischen den ersten Eingangs-/Ausgangs-Knotenpunkt und die erste Lese-/Schreib-Daten-Bit-Leitung geschaltet sind und mit seiner Gate-Elektrode mit einer Lese- Ischreib-Adress-Leitung verbunden. Ein sechster Transistor ist mit seinen Haupt-Elektroden zwischen den zweiten Eingangs-/Ausgangs-Knotenpunkt und die zweite Lese-/Schreib-Daten-Bit- Leitung geschaltet und ist mit seiner Gate-Elektrode mit der Lese-/Schreib-Adress-Leitung verbunden.
- Ein siebter Transistor ist mit seinen Haupt-Elektroden zwischen ein oberes Stromversorgungspotential und einen gemeinsamen Knotenpunkt geschaltet und mit seiner Gate-Elektrode mit dem zweiten Eingangs-/Ausgangs-Knotenpunkt verbunden. Ein achter Transistor ist mit seinen Haupt-Elektroden zwischen den gemeinsamen Knotenpunkt und ein unteres Stromversorgungspotential geschaltet und mit seiner Gate-Elektrode mit dem ersten Eingangs-/Ausgangs-Knotenpunkt verbunden. Ein neunter Transistor ist mit seinen Haupt-Elektroden zwischen den gemeinsamen Knotenpunkt und die Nurlese-Daten-Bit-Leitung geschaltet und mit seiner Gate-Elektrode mit der Nurlese-Adress-Leitung verbunden.
- Diese und weitere Aufgaben und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung im Zusammenhang mit den zugehörigen Zeichnungen, in denen einander entsprechende Teile durchgehend mit gleichen Bezugszeichen bezeichnet sind, deutlicher ersichtlich.
- Fig. 1 zeigt eine herkömmliche Dual-Port-Direktzugriffsspeicherzelle gemäß dem Stand der Technik;
- Fig. 2 zeigt eine herkömmliche Dual-Port-Direktzugriffsspeicherzelle gemäß dem Stand der Technik mit einem "Nurlese"-Port B;
- Fig. 3 zeigt eine gemäß den Prinzipien der Erfindung ausgebildete CMOS-Dual-Port-Direktzugriffsspeicherzelle; und
- Fig. 4 zeigt eine zweite Ausführungsform der CMOS-Dual-Port- Direktzugriffsspeicherzelle gemäß der Erfindung.
- In den Zeichnungen, die nun detailliert erläutert werden, zeigt Fig. 3 eine gemäß den Prinzipien der Erfindung ausgebildete CMOS-Dual-Port-Direktzugriffsspeicherzelle 10c. Die Speicherzelle 10c weist zwei Zwei-Transistor-Inverter 36 und 38 auf, die zur Bildung eines Vier-Transistor-Flip-flop-Kernspeichers kreuzgekpppelt sind. Ein Paar aus ersten und zweiten komplementären Lese-/Schreib- oder Schreib-Lese-Daten-Bit-Leitungen BLA und , die einen "Lese-/Schreib"- oder "Schreib- Lese"-Port E bilden, sind über zwei N-Kanal-Schalttransistoren 44 und 46 an jeweiligen Eingangs-/Ausgangs-Knotenpunkten 40 und 42 mit dem Kernspeicher verbunden.
- Die Speicherzelle 10c weist ferner zwei N-Kanal-Isolationstransistoren 48,50 und einen N-Kanal-Schalttransistor 52 auf. Der erste Isolationstransistor 48 ist mit einer seiner Hauptoder Leitpfad-Elektroden (Drain/Source) mit einem oberen Stromversorgungspotential VCC, das typischerweise +5,0 Volt beträgt, und mit dem anderen seiner Leitpfad-Elektroden (Source/Drain) mit einem gemeinsamen Knotenpunkt 54 verbunden. Der zweite Isolationstransistor so ist mit einer seiner Hauptoder Leitpfad-Elektroden mit einem unteren Stromversorgungspotential VSS, das typischerweise 0 Volt beträgt, und mit dem anderen seiner Leitpfad-Elektroden mit dem gemeinsamen Knotenpunkt 54 verbunden. Die Gates der Isolationstransistoren 48 und 50 sind an den entsprechenden Knotenpunkten 42 und 40 mit dem Kernspeicher verbunden. Der Schalttransistor 52 ist mit einer seiner Haupt- oder Leitpfad-Elektroden mit dem gemeinsamen Knotenpunkt 54 und mit dem anderen seiner Leitpfad-Elektroden mit der Nurlese-Daten-Bit-Leitung verbunden, die einen "Nurlese"-Port F bildet.
- Die Speicherzelle 10c wird auf dem "Lese-/Schreib"- oder "Nurschreib"-Port E unabhängig adressiert, indem auf eine Wort- Leitung ROW SELA, die eine Lese-/Schreib- oder Nurschreib- Adress-Leitung bildet, ein Hoch- oder "1"-Logik-Pegel angelegt wird. Die Speicherzelle 10c wird ferner auf dem "Nurlese"-Port F unabhängig adressiert, indem auf eine Wort-Leitung ROW SELB, die eine Nurlese-Adress-Leitung bildet, ein Hoch- oder "1"- Logik-Pegel angelegt wird. Es ist anzumerken, daß der Isolations-Inverter 32 von Fig. 2 durch zwei mit dem Kernspeicher verbundene N-Kanal-Isolationstransistoren 48 und 50 ersetzt worden ist, so daß beträchtliche Einsparungen an Chip-Bereich erzielt werden, ohne daß jedoch irgendwelche Verluste in der Schaltungsleistung auftreten. Dies ist der Fall, weil die Anzahl der Mulden-Kreuzungen in Fig. 3 auf zwei reduziert worden ist, wobei es sich um die gleiche Anzahl handelt wie bei der Schaltung gemäß Fig. 1.
- Obwohl die N-Kanal-Einrichtungen aufgrund ihrer höheren Leitfähigkeit generell zur Verwendung als Schalttransistoren 44 und 46 bevorzugt werden, existieren bestimmte Typen von Anwendungsfällen, bei denen stattdessen auch P-Kanal-Einrichtungen verwendet werden können, z.B. wenn die Lesezugriffsgeschwindigkeit nicht von absoluter Wichtigkeit ist oder wenn ein Lesezugriff überhaupt nicht erforderlich ist. Bei solchen Anwendungsfällen ermöglichen die P-Kanal-Einrichtungen eine ausgewogenere und kompaktere Speicherzelle.
- Zu diesen Zweck dient die in Fig. 4 gezeigte zweite Ausführungsform der CMOS-Dual-Port-RAM-Zelle gemäß der Erfindung. In Die erfindungsgemäße Speicherzelle bd in Fig. 4 ist der Speicherzelle 10c gemäß Fig. 3 weitgehend ähnlich. Im einzelnen sind die N-Kanal-Schalttransistoren 44 und 46 von Fig. 3 durch P-Kanal-Schalttransistoren 56 und 58 ersetzt worden. Fachleuten wird ersichtlich sein, daß die ersten und zweiten komplementären Nurschreib-Daten-Bit-Leitungen BLA und , die einen "Lese-/Schreib"- oder "Nurschreib"-Port G bilden, unabhängig adressiert werden, indem auf dem Komplement der Wort-Leitung ROW SELA von Fig. 3 oder ein Niedrig-Pegel angelegt wird. Mit Ausnahme dieser Unterschiede ist die Speicherzelle 10d gemäß Fig. 4 in ihrem Aufbau und ihrer Arbeitsweise identisch mit derjenigen gemäß Fig. 3.
- Aus der vorstehenden detaillierten Beschreibung ist somit ersichtlich, daß die Erfindung eine verbesserte CMOS-Dual- Port-Speicherzelle schafft, die eine Lese-Port-Isolation gewährleistet und dennoch eine höhere Layout-Packungsdichte aufweist als herkömmlicherweise verfügbar. Die Dual-Port-Speicherzelle gemäß der Erfindung weist zwei Zwei-Transistor-Inverter, erste bis dritte Schalttransistoren und erste und zweite Isolationstransistoren auf.
- Es wurde eine nach derzeitigem Ermessen bevorzugte Ausführungsform der Erfindung gezeigt und beschrieben, wobei Fachleuten auf dem Gebiet jedoch ersichtlich sein wird, daß vielfältige Änderungen und Modifikationen vorgenommen werden können und Elemente der Ausführungsform durch äquivalente Elemente ersetzt werden können, ohne von dem wahren Umfang der Erfindung abzuweichen. Ferner können, ohne den zentralen Umfang der Erfindung zu verlassen, zahlreiche Modifikationen vorgenommen werden, um die Lehren der Erfindung an eine bestimmte Situation oder ein bestimmtes Material anzupassen. Somit ist die Erfindung nicht auf die bestimmte Ausführungsform beschränkt, die als beste Art der Ausführung der Erfindung gilt, sondern umfaßt sämtliche Ausführungsformen, die unter den Umfang der zugehörigen Ansprüche fallen.
Claims (10)
1. Dual-Port-Direktzugriffsspeicherzelle mit:
zwei Zwei-Transistor-Invertern (36,38), die zur Bildung
eines Vier-Transistor-Flip-flop-Kernspeichers
kreuzgekoppelt sind, wobei der Kernspeicher mit ersten und zweiten
komplementären Eingangs-/Ausgangs-Knotenpunkten (40, 42)
verbunden ist;
einem fünften Transistor (44 oder 56), dessen
Haupt-Elektroden zwischen den ersten Eingangs-/Ausgangs-Knotenpunkt
(40) und eine erste Daten-Bit-Leitung (BLA) geschaltet
sind und dessen Gate-Elektrode mit einer Adress-Leitung
(ROW SELA oder ) verbunden ist;
einem sechsten Transistor (46 oder 58), dessen
Haupt-Elektroden zwischen den zweiten Eingangs-/Ausgangs-Knotenpunkt
(42) und die zweite Daten-Bit-Leitung ( ) geschaltet
sind und dessen Gate-Elektrode mit der Adress-Leitung (ROW
SELA oder ) verbunden ist;
gekennzeichnet durch
einen siebten Transistor (48), dessen Haupt-Elektroden
zwischen ein oberes Stromversorgungspotential (VCC) und
einen gemeinsamen Knotenpunkt (54) geschaltet sind und
dessen Gate-Elektrode mit dem zweiten Eingangs-/Ausgangs-
Knotenpunkt (42) verbunden ist;
einen achten Transistor (50), dessen Haupt-Elektroden
zwischen den gemeinsamen Knotenpunkt (54) und ein unteres
Stromversorgungspotential (VSS) geschaltet sind und dessen
Gate-Elektrode mit dem ersten
Eingangs-/Ausgangs-Knotenpunkt (40) verbunden ist; und
einen neunten Transistor (52), dessen Haupt-Elektroden
zwischen den gemeinsamen Knotenpunkt (54) und eine
Nurlese-Daten-Bit-Leitung ( ) geschaltet ist und dessen Gate-
Elektrode mit einer Nurlese-Adress-Leitung (ROW SELB)
verbunden ist;
und ferner dadurch gekennzeichnet, daß die ersten und die
zweiten Daten-Bit-Leitungen (BLA, ) Lese-/Schreib-Daten-
Bit-Leitungen sind und
die Adress-Leitung (ROW SELA oder eine
Lese-/Schreib-Adress-Leitung ist.
2. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 1, bei
der die Speicherzelle in komplementärer
Metalloxid-Halbleiter-(CMOS-)Technologie implementiert ist.
3. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 2, bei
der jeder der beiden Zwei-Transistor-Inverter einen
Transistor vom P-leitenden Typ und einen Transistor vom N-
leitenden Typ aufweist.
4. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 3, bei
der die fünften und sechsten Transistoren aus Transistoren
(44,46) vom N-leitenden Typ bestehen.
5. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 3, bei
der die fünften und sechsten Transistoren aus Transistoren
(56,58) vom P-leitenden Typ bestehen.
6. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 4, bei
der die siebten und achten Transistoren aus Transistoren
vom N-leitenden Typ bestehen.
7. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 5, bei
der die siebten und achten Transistoren aus Transistoren
vom N-leitenden Typ bestehen.
8. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 6, bei
der der neunte Transistor aus einem Transistor vom
N-leitenden Typ besteht.
9. Dual-Port-Direktzugriffsspeicherzelle nach Anspruch 7, bei
der der neunte Transistor aus einem Transistor vom
N-leitenden Typ besteht.
10. Dual-Port-Direktzugriffsspeicherzelle nach einem der
Ansprüche 1 bis 9, bei der der fünfte Transistor einen
ersten Schalttransistor, der sechste Transistor einen
zweiten Schalttransistor, der siebte Transistor einen ersten
Isolationstransistor, der achte Transistot einen zweiten
Isolationstransistor und der neunte Transistor einen
dritten Schalttransistor aufweist.
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