DE10237292A1

DE10237292A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10237292A1
Application number: DE10237292A
Authority: DE
Inventors: Koji Nii
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-16
Filing date: 2002-08-14
Publication date: 2003-05-28
Also published as: US6868001B2; JP2003060089A; KR20030015856A; CN1187836C; JP4623885B2; TW557572B; US20030034571A1; KR100512547B1; CN1402354A

Abstract

Mit einem unterteilten P-Wannenbereich sind NMOS-Transistoren (N1, N3) in dem ersten P-Wannenbereich und NMOS-Transistoren (N2, N4) in dem zweiten P-Wannenbereich ausgebildet. Alternativ ist mit einem unterteilten N-Wannenbereich ein PMOS-Transistor (P1) in dem ersten N-Wannenbereich und ein PMOS-Transistor (P2) in dem zweiten N-Wannenbereich ausgebildet.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, welche die Speicherzelle eines statischen CMOS-RAM bildet.
Fig. 9 zeigt ein Entwurfskonfigurationsdiagramm einer bekannten Halbleiterspeichervorrichtung.
Unter Bezugnahme auf Fig. 9 bezeichnet das Bezugszeichen 1 ein Ein-Bit-SRAM, die Bezugszeichen N1, N2, N3 und N4 bezeichnen in einen P-Wannenbereich ausgebildete NMOS- Transistoren, und die Bezugszeichen P1 und P2 bezeichnen in einem N-Wannenbereich ausgebildete PMOS-Transistoren. Der NMOS-Transistor N1 und der PMOS-Transistor P1 bilden einen ersten Inverter, und der NMOS-Transistor N2 und der PMOS-Transistor P2 bilden einen zweiten Inverter.
Das Bezugszeichen a1 bezeichnet eine erste Metallleiterbahn a1, welche den Drainanschluss des NMOS- Transistors N1 mit dem des PMOS-Transistors P1 verbindet, das Bezugszeichen a2 bezeichnet eine zweite Metallleiterbahn, welche den Ausgangsanschluss des ersten Inverters mit dem Eingangsanschluss des zweiten Inverters verbindet, und die erste Metallleiterbahn a1 und die zweite Metallleiterbahn a2 bilden einen Speicherknoten. Das Bezugszeichen b1 bezeichnet eine erste Metallleiterbahn b1, welche den Drainanschluss des NMOS-Transistors N2 mit dem des PMOS-Transistors P2 verbindet, das Bezugszeichen b2 bezeichnet eine zweite Metallleiterbahn, welche den Ausgangsanschluss des zweiten Inverters mit dem Eingangsanschluss des ersten Inverters verbindet, und die erste Metallleiterbahn b1 und die zweite Metallleiterbahn b2 bilden einen Speicherknoten.
Das Bezugszeichen C bezeichnet ein Diffusionskontaktloch, das Bezugszeichen GC bezeichnet ein Gatekontakloch, das Bezugszeichen VDD bezeichnet das Energieversorgungspotential eines in dem N-Wannenbereich ausgebildeten P⁺-Diffusionsbereiches, das Bezugszeichen GND bezeichnet das Massepotential eines in dem P- Wannenbereich ausgebildeten N⁺-Diffusionsbereiches, das Bezugszeichen WL1 bezeichnet eine mit dem Gateanschluss des NMOS-Transistors N3 verbundene Wortleitung, das Bezugszeichen WL2 bezeichnet eine mit dem Gateanschluss des NMOS-Transistors N4 verbundene Wortleitung, das Bezugszeichen BL1 bezeichnet eine mit dem Drainanschluss des NMOS-Transistors N3 verbundene Bitleitung, und das Bezugszeichen BL2 bezeichnet eine mit dem Drainanschluss des NMOS-Transistors N4 verbundene Bitleitung.
Nachstehend wird die Betriebsweise beschrieben.
Wenn Teile gemäß Fig. 9 entworfen sind, kann ein SRAM in der in Fig. 2 gezeigten Schaltungskonfiguration ausgebildet werden.
Wenn eine Halbleiterspeichervorrichtung gemäß Fig. 9 ausgebildet wird, werden bspw. die NMOS-Transistoren N1, N2, N3 und N4, die PMOS-Transistoren P1 und P2, die ersten Metallleiterbahnen a1 und b1, und die Wortleitungen WL1 und WL2 in der ersten Schicht ausgebildet. Die zweiten Metallleiterbahnen b1 und b2 werden in der zweiten Schicht ausgebildet und die Bitleitungen BL1 und BL2 werden in der dritten Schicht ausgebildet.
Eine derartige Anordnung der bekannten Halbleiterspeichervorrichtung gemäß vorstehender Beschreibung trägt zur Verbesserung des Integrationsgrades des SRAM bei. Diese Anordnung erfordert jedoch eine Verlegung der zweiten Metallleiterbahn a2 und b2 in einer von den ersten Metallleiterbahnen a1 und b1 verschiedenen Schicht. Aus diesem Grund steigen die Herstellungsvorgänge proportional zu dem Anstieg bei der Anzahl von Leiterbahnschichten. Im Ergebnis bringt dies lange Herstellungszyklen und hohe Herstellungskosten mit sich.
In Ergänzung zu dem vorstehend beschriebenen Stand der Technik offenbart die Druckschrift JP-A-28401/2001 eine Technologie, bei der die zweiten Metallleiterbahnen a2 und b2 in derselben Schicht wie die ersten Metallleiterbahnen a1 und b1 verlegt sind, indem der P- Wannenbereich unterteilt wird. Da eine Wortleitung geteilt wird, muss dabei jedoch die Wortleitung in einer anderen Schicht verlegt werden.
Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, die vorstehend beschriebenen Probleme zu lösen, und eine Halbleiterspeichervorrichtung bereitzustellen, bei der ein hoher Integrationsgrad durch die Verwendung einer kleinen Anzahl von Leiterbahnschichten erzielt werden kann.
Bei der erfindungsgemäßen Halbleiterspeichervorrichtung werden ein erster PMOS-Transistor und ein zweiter PMOS-Transistor in einem N-Wannenbereich ausgebildet, ein erster NMOS-Transistor und ein dritter NMOS-Transistor werden in einem ersten P-Wannenbereich ausgebildet, und ein zweiter NMOS-Transistor und ein vierter NMOS-Transistor werden in einem zweiten P-Wannenbereich ausgebildet, und eine erste Wortleitung wird zu dem dritten NMOS-Transistor verlegt, und eine zweite Wortleitung wird zu dem vierten NMOS-Transistor verlegt.
Da die Halbleiterspeichervorrichtung derart angeordnet ist, dass der erste PMOS-Transistor und der zweite PMOS-Transistor in einem N-Wannenbereich ausgebildet sind, der erste NMOS-Transistor und der dritte NMOS-Transistor in einem ersten P-Wannenbereich ausgebildet sind, und der zweite NMOS-Transistor und der vierte NMOS-Transistor in einem zweiten P-Wannenbereich ausgebildet sind, und dass eine erste Wortleitung zu dem dritten NMOS-Transistor verlegt ist, und eine zweite Wortleitung zu dem vierten NMOS-Transistor verlegt ist, kann erfindungsgemäß ein hoher Integrationsgrad durch Verwendung einer kleinen Anzahl von Leiterbahnschichten erzielt werden.
Bei der erfindungsgemäßen Halbleiterspeichervorrichtung werden der erste bis vierte NMOS-Transistor in einem P- Wannenbereich ausgebildet, der erste PMOS-Transistor wird in einem ersten N-Wannenbereich ausgebildet, und der zweite PMOS-Transistor wird in einem zweiten N- Wannenbereich ausgebildet, und eine erste Wortleitung wird zu dem dritten NMOS-Transistor verlegt, und eine zweite Wortleitung wird zu dem vierten NMOS-Transistor verlegt.
Da der erste bis vierte NMOS-Transistor in einem P- Wannenbereich ausgebildet sind, der erste P-Transistor in einem ersten N-Wannenbereich ausgebildet ist, und der zweite PMOS-Transistor in einem zweiten N-Wannenbereich ausgebildet ist, und da eine erste Wortleitung zu dem dritten NMOS-Transistor verlegt ist, und eine zweite Wortleitung zu dem vierten NMOS-Transistor verlegt ist, kann erfindungsgemäß ein hoher Integrationsgrad durch Verwendung einer kleinen Anzahl von Leiterbahnschichten erzielt werden.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es zeigen:
Fig. 1 ein Entwurfskonfigurationsdiagramm einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2 ein Schaltungsdiagramm der in Fig. 1 gezeigten Halbleiterspeichervorrichtung,
Fig. 3 ein Entwurfskonfigurationsdiagramm einer Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Fig. 4 ein Schaltungsdiagramm der in Fig. 3 gezeigten Halbleiterspeichervorrichtung,
Fig. 5 ein Entwurfskonfigurationsdiagramm einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der Erfindung,
Fig. 6 ein Schaltungsdiagramm der in Fig. 5 gezeigten Halbleiterspeichervorrichtung,
Fig. 7 ein Entwurfskonfigurationsdiagramm einer Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung,
Fig. 8 ein Schaltungsdiagramm der in Fig. 7 gezeigten Halbleiterspeichervorrichtung, und
Fig. 9 ein Entwurfskonfigurationsdiagramm einer bekannten Halbleiterspeichervorrichtung.

Erstes Ausführungsbeispiel

Fig. 1 zeigt ein Entwurfskonfigurationsdiagramm einer Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung. Fig. 2 zeigt ein Schaltungsdiagramm der in Fig. 1 gezeigten Halbleiterspeichervorrichtung.
Unter Bezugnahme auf die Fig. 1 und 2 bezeichnet das Bezugszeichen 1 ein Ein-Bit-SRAM, das Bezugszeichen N1 bezeichnet einen in einem ersten P-Wannenbereich ausgebildeten NMOS-Transistor (ein erster NMOS-Transistor), das Bezugszeichen N2 bezeichnet einen in einem zweiten P-Wannenbereich ausgebildeten NMOS-Transistor (ein zweiter NMOS-Transistor), das Bezugzeichen N3 bezeichnet einen in dem ersten P- Wannenbereich ausgebildeten NMOS-Transistor (ein dritter NMOS-Transistor), und das Bezugszeichen N4 bezeichnet einen in dem zweiten P-Wannenbereich ausgebildeten NMOS-Transistor (ein vierter NMOS-Transistor). Das Bezugszeichen P1 bezeichnet einen in einem N- Wannenbereich ausgebildeten PMOS-Transistor (ein erster PMOS-Transistor), und das Bezugszeichen P2 bezeichnet einen in dem N-Wannenbereich ausgebildeten PMOS-Transistor (ein zweiter PMOS-Transistor). Der NMOS-Transistor N1 und der PMOS-Transistor P1 bilden einen ersten Inverter, und der NMOS-Transistor N2 und der PMOS-Transistor P2 bilden einen zweiten Inverter.
Das Bezugszeichen a1 bezeichnet eine erste Metallleiterbahn, welche den Drainanschluss des NMOS-Transistors N1 mit dem Drainanschluss des PMOS-Transistors P1 verbindet, das Bezugszeichen a3 bezeichnet eine erste Metallleiterbahn, welche den Ausgangsanschluss des ersten Inverters mit dem Eingangsanschluss des zweiten Inverters verbindet, und die ersten Metallleiterbahnen a1 und a3 bilden einen Speicherknoten. Das Bezugszeichen b1 bezeichnet eine erste Metallleiterbahn, welche den Drainanschluss des NMOS-Transistors N2 mit dem Drainanschluss des PMOS-Transistors P2 verbindet, das Bezugszeichen b3 bezeichnet eine erste Metallleiterbahn, welche den Ausgangsanschluss des zweiten Inverters mit dem Eingangsanschluss des ersten Inverters verbindet, und die ersten Metallleiterbahnen b1 und b3 bilden einen Speicherknoten.
Das Bezugszeichen C bezeichnet ein Diffusionskontaktloch, das Bezugszeichen GC bezeichnet ein Gatekontaktloch, das Bezugszeichen VDD bezeichnet das Energieversorgungspotential eines in dem N-Wannenbereich ausgebildeten P⁺-Diffusionsbereiches, und das Bezugszeichen GND bezeichnet das Massepotential eines in dem P-Wannenbereich ausgebildeten N⁺-Diffusionsbereiches. Das Bezugszeichen WL1 bezeichnet eine mit dem Gateanschluss des NMOS-Transistors N3 verbundene Wortleitung (eine erste Wortleitung). Das Bezugszeichen WL2 bezeichnet eine mit dem Gateanschluss des NMOS-Transistors N4 verbundene Wortleitung (eine zweite Wortleitung). Das Bezugszeichen BL1 bezeichnet eine mit dem Drainanschluss des NMOS-Transistors N3 verbundene Bitleitung, und das Bezugszeichen BL2 bezeichnet eine mit dem Drainanschluss des NMOS-Transistors N4 verbundene Bitleitung. Das Bezugszeichen PL1 bezeichnet eine Polysiliziumleiterbahn, welche den Gateanschluss des PMOS-Transistors P1 mit dem Gateanschluss des NMOS-Transistors N1 verbindet, das Bezugszeichen PL2 bezeichnet eine Polysiliziumleiterbahn, welche den Gateanschluss des PMOS-Transistors P2 mit dem Gateanschluss des NMOS-Transistors N2 verbindet, eine Polysiliziumleiterbahn PL3 bildet die Wortleitung WL1, und eine Polysiliziumleiterbahn PL4 bildet die Wortleitung WL2.
Nachstehend wird die Betriebsweise beschrieben.
Fig. 1 zeigt sich von der Wanne bis zu den Metallleiterbahnen erstreckende Schichten, wobei ein N- Wannenbereich und zwei P-Wannenbereiche ausgebildet sind. Der erste und der zweite P-Wannenbereich und der N- Wannenbereich sind in einer zu den Wortleitungen WL1 und WL2 orthogonalen Richtung in einer Papierstreifenform ausgebildet.
Die PMOS-Transistoren P1 und P2 sind in einem N- Wannenbereich, die NMOS-Transistoren N1 und N3 sind in dem ersten P-Wannenbereich und die NMOS-Transistoren N2 und N4 sind in dem zweiten P-Wannenbereich ausgebildet. In Fig. 1 werden die Teile, bei denen die Diffusionsschicht und die Polysiliziumschicht miteinander überlappen, zu Transistoren. Der Gateanschluss des PMOS-Transistors P1 und der Gateanschluss des NMOS-Transistors N1 sind miteinander durch die Polysiliziumleiterbahn PL1 verbunden, und die Polysiliziumleiterbahn PL1 ist mit der ersten Metallleiterbahn b3 unter Ausbildung eines Speicherknotens verbunden. In ähnlicher Weise sind der Gateanschluss des PMOS-Transistors P2 und der Gateanschluss des NMOS-Transistors N2 miteinander durch die Polysiliziumleiterbahn PL2 verbunden, und die Polysiliziumleiterbahn PL2 ist mit der ersten Metallleiterbahn a3 unter Ausbildung eines Speicherknotens verbunden.
Ein P⁺-Diffusionsbereich ist durch Injektion eines P- Dotierstoffes in dem N-Wannenbereich ausgebildet, und ein N⁺-Diffusionsbereich ist durch Injektion eines N- Dotierstoffes in dem P-Wannenbereich ausgebildet. Bei jedem der Diffusionsbereiche werden zumindest einer oder mehrere Diffusionskontaktlöcher C ausgebildet, und der Diffusionsbereich ist mit den ersten Metallleiterbahnen a1. a3, b1 und b3 durch das Diffusionskontaktloch verbunden.
Der in dem Zentrum des ersten P-Wannenbereichs angeordnete N⁺-Diffusionsbereich und der im oberen Teil des N-Wannenbereichs angeordnete P⁺-Diffusionsbereich sind durch das Diffusionskontaktloch C und die erste Metallleiterbahn a1 bei geringer Impedanz elektrisch verbunden. Sie sind zudem mit der Polysiliziumleiterbahn PL2 durch die erste Metallleiterbahn a3 und das Gatekontaktloch GC bei geringer Impedanz elektrisch verbunden. Dieser Teil bildet einen Speicherknoten (die ersten Metallleiterbahnen a1 und a3) des SRAM 1.
Der im Zentrum des zweiten P-Wannenbereichs angeordnete N⁺-Diffusionsbereich und der in dem unteren Teil des N- Wannenbereichs angeordnete P⁺-Diffusionsbereich sind durch das Diffusionskontaktloch C und die erste Metallleiterbahn b1 bei geringer Impedanz elektrisch verbunden. Sie sind ferner mit der Polysiliziumleiterbahn PL1 durch die erste Metallleiterbahn b3 und das Gatekontaktloch GC bei geringer Impedanz elektrisch verbunden. Dieser Teil bildet den anderen Speicherknoten (die ersten Metallleiterbahnen b1 und b3) des SRAM 1.
Der im Zentrum des N-Wannenbereichs angeordnete P⁺-Diffusionsbereich ist mit dem durch die zweite Metallleiterbahn verlegten VDD-Potential durch das Diffusionskontaktloch C und dergleichen verbunden. Zur Verdeutlichung sind in Fig. 1 die ersten und zweiten Metallleiterbahnen weggelassen, welche den Sourceanschlüssen der PMOS-Transistoren P1 und P2 bei dem Schaltungsdiagramm gemäß Fig. 2 entsprechen.
Der in dem unteren Teil des ersten P-Wannenbereichs angeordnete N⁺-Diffusionsbereich und der in dem oberen Teil des zweiten P-Wannenbereichs angeordnete N⁺-Diffusionsbereich sind jeweils mit dem mit der zweiten Metallleiterbahn verlegten GND-Potential durch die Diffusionskontaktlöcher C verbunden. Zur Klarstellung sind in Fig. 1 die ersten und die zweiten Metallleiterbahnen weggelassen, welche den Sourceanschlüssen der NMOS-Transistoren N1 und N2 in dem Schaltungsdiagramm gemäß Fig. 2 entsprechen.
Der in dem oberen Teil des ersten P-Wannenbereichs angeordnete N⁺-Diffusionsbereich und der in dem unteren Teil des zweiten P-Wannenbereichs angeordnete N⁺-Diffusionsbereich sind jeweils mit den mit der zweiten Metallleiterbahn durch die Diffusionskontaktlöcher C verlegten Bitleitungen BL1 und BL2 verbunden.
Die Polysiliziumleiterbahnen PL3 und PL4 sind verlängert und in horizontaler Richtung zur Ausbildung der Wortleitungen WL1 und WL2 verlegt.
Wie aus der vorstehenden Beschreibung ersichtlich ist, werden gemäß dem ersten Ausführungsbeispiel die NMOS- Transistoren N1 und N3 in dem ersten P-Wannenbereich ausgebildet, und die NMOS-Transistoren N2 und N4 werden in dem zweiten P-Wannenbereich ausgebildet, um ein wirksames Verlegen der ersten Metallleiterbahnen a3 und b3 unter wechselweiser Verbindung jedes der Speicherknoten ohne Überlappung der Metallleiterbahnen zu ermöglichen. Demzufolge können die ersten Metallleiterbahnen a3, b3 und die ersten Metallleiterbahnen a1, b1 in derselben Leiterbahnschicht verlegt werden. Dies reduziert die Anzahl von Leiterbahnschichten der Halbleiterspeichervorrichtung.
Darüber hinaus sind die Polysiliziumleiterbahnen PL1, PL2, PL3 und PL4 in derselben Richtung angeordnet. Dies erleichtert nicht nur die Einstellung der Gategröße, sondern beseitigt auch einen verschwendeten Bereich, was zur Reduktion des Bereichs der Halbleiterspeichervorrichtung führt.
Wie aus Fig. 1 ersichtlich ist, sind die PMOS-Transistoren P1 und P2 derart ausgebildet, das der Sourcebereich und der Drainbereich in einer zu der Wortleitung WL1 und WL2 orthogonalen Richtung ausgerichtet sind.
Zudem sind die NMOS-Transistoren N1 und N3 derart ausgebildet, dass der Sourcebereich und der Drainbereich in einer zu der Wortleitung WL1 orthogonalen Richtung ausgerichtet sind.
Zusätzlich sind die NMOS-Transistoren N2 und N4 derart ausgebildet, dass der Sourcebereich und der Drainbereich in einer zu der Wortleitung WL2 orthogonalen Richtung ausgerichtet sind.
Dies verschmälert die Breiten der P- und der N-Wannenbereiche.

Zweites Ausführungsbeispiel

Bei dem ersten Ausführungsbeispiel ist die aus dem Ein-Bit-SRAM gebildete Halbleiterspeichervorrichtung gezeigt. Wenn die Halbleiterspeichervorrichtung ein Viel-Bit-SRAM ist, sollte die Halbleiterspeichervorrichtung in der Entwurfskonfiguration gemäß Fig. 3 ausgebildet sein. Fig. 4 zeigt ein Schaltungsdiagram der in Fig. 3 gezeigten Halbleiterspeichervorrichtung.
Bei dem zweiten Ausführungsbeispiel ist der Sourceanschluss des NMOS-Transistors N2 einer Speicherzelle ml mit dem N⁺-Diffusionsbereich (entsprechend dem in dem unteren Teil des ersten P- Wannenbereichs gemäß Fig. 1 angeordneten N⁺-Diffusionsbereich) verbunden, mit dem der Sourceanschluss des NMOS-Transistors N1 einer Speicherzelle m0 verbunden ist, um den N⁺-Diffusionsbereich zu teilen.
In ähnlicher Weise ist der Sourceanschluss des NMOS-Transistors N1 einer Speicherzelle M2 mit dem N⁺-Diffusionbereich (entsprechend dem in dem unterem Teil des zweiten P-Wannenbereichs gemäß Fig. 1 angeordneten N⁺-Diffusionbereiches) verbunden, mit dem der Sourceanschluss des NMOS-Transistors N2 der Speicherzelle m0 verbunden ist, um den N⁺-Diffusionbereich zu teilen.
Wenn eine derartige Entwurfskonfiguration gewählt wird, kann eine Vielzahl von Speicherzellen wie Sägeblätter zusammengefügt werden. Dies beseitigt einen verschwendeten Bereich und reduziert den Bereich der Halbleitervorrichtung.
Die mit den Drainanschlüssen der NMOS-Transistoren N3 und N4 in jedem der Speicherzellen verbundenen Bitleitungen BL1 und BL2 sind derart verlegt, dass eine Energieversorgungsleitung oder eine Masseleitung gemäß Fig. 3 zwischen den Bitleitungen angeordnet ist, ohne miteinander auf der zweiten Schicht anzustoßen.
Dies schirmt die Bitleitungen durch das VDD-Potential oder das Massepotential ab, und unterdrückt daher eine durch Übersprechen und dergleichen verursachte Interferenz zwischen den Bitleitungen.

Drittes Ausführungsbeispiel

Während bei dem ersten Ausführungsbeispiel die NMOS- Transistoren N1 und N3 in dem ersten P-Wannenbereich ausgebildet sind, und die NMOS-Transistoren N2 und N4 in dem zweiten P-Wannenbereich durch Teilen eines P- Wannenbereichs ausgebildet sind, können der PMOS-Transistor P1 in dem ersten N-Wannenbereich und der PMOS-Transistor P2 in dem zweiten N-Wannenbereich durch Unterteilung eines N-Wannenbereichs gemäß den Fig. 5 und 6 ausgebildet sein. In diesem Fall kann dieselbe Wirkung wie bei dem ersten Ausführungsbeispiel erhalten werden.
Die Anordnung der anderen Teile kann leicht von der Beschreibung des ersten Ausführungsbeispiels abgeleitet werden, so dass eine nähere Beschreibung davon weggelassen wird. Die NMOS-Transistoren N1, N2, N3 und N4 sind in einem P-Wannenbereich ausgebildet. Dabei sind die NMOS-Transistoren N1, N2, N3 und N4 derart ausgebildet, dass die Sourcebereiche und Drainbereiche davon in einer zu den Wortleitungen WL1 und WL2 orthogonalen Richtung ausgerichtet sind.
Die Sourceanschlüsse der NMOS-Transistoren N1 und N2 sind mit dem Massepotential eines in einem P-Wannenbereich ausgebildeten N⁺-Diffusionsbereich verbunden.

Viertes Ausführungsbeispiel

Während bei dem dritten Ausführungsbeispiel die aus einem Ein-Bit-SRAM gebildete Halbleiterspeichervorrichtung gezeigt ist, sollte die Halbleiterspeichervorrichtung in der Entwurfskonfiguration etwa gemäß Fig. 7 ausgebildet sein, wenn die Halbleiterspeichervorrichtung eine Viel-Bit-SRAM ist. Fig. 8 zeigt ein Schaltungsdiagramm der Halbleiterspeichervorrichtung gemäß Fig. 7.
Bei dem vierten Ausführungsbeispiel ist der Sourceanschluss des PMOS-Transistors P2 der Speicherzelle ml mit dem P⁺-Diffusionsbereich verbunden, mit dem der Sourceanschluss des PMOS-Transistors P1 der Speicherzelle m0 verbunden ist, um den P⁺-Diffusionsbereich zu teilen.
In ähnlicher Weise ist der Sourceanschluss des PMOS- Transistors P1 der Speicherzelle m² mit dem P⁺-Diffusionsbereich verbunden, mit dem der Sourceanschluss des PMOS-Transistors P2 der Speicherzelle m0 verbunden ist, um den P⁺-Diffusionsbereich zu teilen.
Wenn eine derartige Entwurfskonfiguration gewählt wird, kann eine Vielzahl von Speicherzellen wie Sägeblätter zusammengefügt werden. Dies beseitigt einen verschwendeten Bereich und reduziert den Bereich der Halbleitervorrichtung.
Die mit den Drainanschlüssen der NMOS-Transistoren N3 und N4 bei jedem der Speicherzellen verbundenen Bitleitungen BL1 und BL2 sind derart verlegt, dass eine Energieversorgungsleitung oder eine Masseleitung zwischen den Bitleitungen angeordnet ist, ohne miteinander auf der zweiten Schicht anzustoßen, wie es in Fig. 7 gezeigt ist.
Dies schirmt die Bitleitungen durch das VDD-Potential oder das GND-Potential ab, und unterdrückt daher eine durch Übersprechen und dergleichen verursachte Interferenz zwischen den Bitleitungen.
Gemäß vorstehender Beschreibung sind mit einem unterteilten P-Wannenbereich NMOS-Transistoren N1, N3 in dem ersten P-Wannenbereich und NMOS-Transistoren N2, N4 in dem zweiten P-Wannenbereich ausgebildet. Alternativ sind mit einem unterteilten N-Wannenbereich ein PMOS-Transistor P1 in dem ersten N-Wannenbereich und ein PMOS-Transistor P2 in dem zweiten N-Wannenbereich ausgebildet.

Claims

1. Halbleiterspeichervorrichtung mit:
einem ersten Inverter, der einen ersten PMOS- Transistor (P1) und einen ersten NMOS-Transistor (N1) umfasst;
einem zweiten Inverter, der einen zweiten PMOS- Transistor (P2) und einen zweiten NMOS-Transistor (N2) umfasst, wobei ein Eingangsanschluss davon mit einem Ausgangsanschluss des ersten Inverters und ein Ausgangsanschluss davon mit einem Eingangsanschluss des ersten Inverters verbunden ist;
einem dritten NMOS-Transistor (N3), der mit dem Ausgangsanschluss des ersten Inverters verbunden ist; und
einem vierten NMOS-Transistor (N4), der mit dem Ausgangsanschluss des zweiten Inverters verbunden ist,
wobei der erste PMOS-Transistor (P1) und der zweite PMOS-Transistor (P1) in einem N-Wannenbereich ausgebildet sind, der erste NMOS-Transistor (N1) und der dritte NMOS- Transistor (N3) in einem ersten P-Wannenbereich ausgebildet sind, und der zweite NMOS-Transistor (N2) und der vierte NMOS-Transistor (N4) in einem zweiten P- Wannenbereich ausgebildet sind, und wobei eine erste Wortleitung (WL1) zu dem dritten NMOS-Transistor (N3) verlegt ist, und eine zweite Wortleitung (WL2) zu dem vierten NMOS-Transistor (N4) verlegt ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste PMOS-Transistor (P1) und der zweite PMOS-Transistor (P2) derart ausgebildet sind, dass der Sourcebereich und der Drainbereich in einer zu der ersten Wortleitung (WL1) und der zweiten Wortleitung (WL2) orthogonalen Richtungen ausgerichtet sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Sourceanschluss des ersten PMOS-Transistors (P1) und des zweiten PMOS-Transistors (P2) mit dem Energieversorgungspotential eines in dem N-Wannenbereich ausgebildeten P⁺-Diffusionsbereichs verbunden sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste NMOS-Transistor (N1) und der dritte NMOS-Transistor (N3) derart ausgebildet sind, dass die Sourcebereiche und die Drainbereiche dieser Transistoren (N1, N3) in einer zu der ersten Wortleitung (WL1) orthogonalen Richtung ausgerichtet sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der zweite NMOS-Transistor (N2) und der vierte NMOS-Transistor (N4) derart ausgebildet sind, dass die Sourcebereiche und die Drainbereiche dieser Transistoren (N2, N4) in einer zu der zweiten Wortleitung (WL2) orthogonalen Richtung ausgerichtet sind.

6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste P-Wannenbereich und der eine andere Speicherzelle bildende zweite P-Wannenbereich denselben P-Wannenbereich teilen, und der zweite P-Wannenbereich und der eine andere Speicherzelle bildende erste P- Wannenbereich denselben P-Wannenbereich teilen.

7. Halbleiterspeichervorrichtung nach Anspruch 6, wobei der Sourceanschluss des eine Speicherzelle bildenden ersten NMOS-Transistors (N1) und der des eine weitere Speicherzelle bildenden zweiten NMOS-Transistors (N2) mit dem Massepotential eines in einem P-Wannenbereich ausgebildeten N⁺-Diffusionsbereichs verbunden sind.

8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste P-Wannenbereich, der zweite P-Wannenbereich und der N-Wannenbereich in einer zu der ersten Wortleitung (WL1) und der zweiten Wortleitung (WL2) orthogonalen Richtung in Papierstreifenform ausgebildet sind.

9. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine Energieversorgungsleitung oder eine Masseleitung zwischen einer mit dem dritten NMOS-Transistor (N3) verbundenen Bitleitung und der mit dem vierten NMOS-Transistor (N4) verbundenen verlegt ist.

10. Halbleiterspeichervorrichtung mit:
einem ersten Inverter, der einen ersten NMOS-Transistor (N1) und einen ersten PMOS-Transistor (P1) umfasst;
einem zweiten Inverter, der einen zweiten NMOS-Transistor (N2) und einen zweiten PMOS-Transistor (P2) umfasst, wobei ein Eingangsanschluss davon mit dem Ausgangsanschluss des ersten Inverters verbunden ist, und ein Ausgangsanschluss davon mit einem Eingangsanschluss des ersten Inverters verbunden ist;
einem dritten NMOS-Transistor (N3), der mit dem Ausgangsanschluss des ersten Inverters verbunden ist; und
einem vierten NMOS-Transistor (N4), der mit dem Ausgangsanschluss des zweiten Inverters verbunden ist, wobei der erste bis vierte NMOS-Transistor (N1, N2, N3, N4) in einem P-Wannenbereich ausgebildet sind, der erste PMOS-Transistor (P1) in einem ersten N- Wannenbereich ausgebildet ist, und der zweite PMOS-Transistor (P2) in einem zweiten N-Wannenbereich ausgebildet ist, und wobei eine erste Wortleitung (WL1) zu dem dritten NMOS-Transistor (N3) verlegt ist, und eine zweite Wortleitung (WL2) zu dem vierten NMOS-Transistor (N4) verlegt ist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, wobei der erste bis vierte NMOS-Transistor (N1, N2, N3, N4) derart ausgebildet sind, dass die Sourcebereiche und die Drainbereiche dieser Transistoren (N1, N2, N3, N4) in einer zu der ersten Wortleitung (WL1) und er zweiten Wortleitung (WL2) orthogonalen Richtung ausgerichtet sind.

12. Halbleiterspeichervorrichtung nach Anspruch 10, wobei die Sourceanschlüsse des ersten NMOS-Transistors (N1) und des zweiten NMOS-Transistors (N2) mit dem Massepotential eines in dem P-Wannenbereichs ausgebildeten N⁺-Diffusionsbereichs verbunden sind.

13. Halbleiterspeichervorrichtung nach Anspruch 10, wobei der erste N-Wannenbereich und der eine andere Speicherzelle bildende zweite N-Wannenbereich denselben N-Wannenbereich teilen, und der zweite N-Wannenbereich der eine andere Speicherzelle bildende erste N- Wannenbereich denselben N-Wannenbereich teilen.

14. Halbleiterspeichervorrichtung nach Anspruch 13, wobei der Sourceanschluss des eine Speicherzelle bildenden ersten PMOS-Transistors (N1) und der des eine weitere Speicherzelle bildenden zweiten PMOS-Transistors (N2) mit dem Energieversorgungspotential eines in dem N- Wannenbereich ausgebildeten P⁺-Diffusionsbereichs verbunden sind.

15. Halbleiterspeichervorrichtung nach Anspruch 10, wobei der erste N-Wannenbereich, der zweite N-Wannenbereich und der P-Wannenbereich in einer zu der ersten Wortleitung (WL1) und der zweiten Wortleitung (WL2) orthogonalen Richtung in Papierstreifenform ausgebildet sind.

16. Halbleiterspeichervorrichtung nach Anspruch 10, wobei eine Energieversorgungsleitung oder eine Masseleitung zwischen einer mit dem dritten NMOS-Transistor (N3) verbundenen Bitleitung und der mit dem vierten NMOS-Transistor (N4) verbundenen verlegt ist.