DE10219385A1

DE10219385A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10219385A1
Application number: DE10219385A
Authority: DE
Inventors: Koji Nii; Motoshige Igarashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-31
Filing date: 2002-04-30
Publication date: 2003-05-22
Also published as: US20020181273A1; US6815839B2; US6693820B2; CN1210806C; KR20020091771A; US20040056278A1; KR100474602B1; CN1389926A; TW521428B; JP2002359298A

Abstract

Die Halbleiterspeichervorrichtung umfasst zwei PMOS-Transistoren (P11, P12), welche eine SRAM-Speicherzelle bilden. Die Gateisolationsschichten dieser PMOS-Transistoren (P11, P12) werden unter Verwendung eines Materials mit einer hohen Dielektrizitätskonstanten ausgebildet. Im Ergebnis wird die Kapazität der Speicherknoten (NA, NB) erhöht, und die Softerror-Wahrscheinlichkeit verringert.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Speicherzelle in SRAM-Bauart (static random access memory). Insbesondere betrifft die Erfindung eine Halbleiterspeichervorrichtung, deren Softerror-Widerstandsfähigkeit verbessert ist.
Während in jüngster Zeit die elektronischen Anwendungen immer leichter, dünner und kleiner werden, gibt es auch eine gesteigerte Nachfrage für die Verwirklichung der Funktionen dieser Anwendungen bei hoher Geschwindigkeit. Bei derartigen elektronischen Anwendungen ist der Mikrocomputer unentbehrlich, und es wird Speicher von großer Kapazität und hoher Geschwindigkeit in dem Mikrocomputer benötigt. Zusammen mit der raschen Verbreitung und der Ausgereiftheit von PCs (Personal Computer), sind gleichzeitig Cachespeicher von großer Kapazität zur Verwirklichung einer Hochgeschwindigkeitsverarbeitung erforderlich.
Als RAM wurden im Allgemeinen der DRAM (dynamic RAM) und der SRAM verwendet, und insbesondere der SRAM wird verwendet, wenn eine Hochgeschwindigkeitsverarbeitung erforderlich ist, wie etwa bei dem Cachespeicher. Gemäß seinem Speicherzellenaufbau ist der SRAM in der aus vier Transistoren und zwei Hochwiderstandselementen zusammengesetzten Hochwiderstandslastbauart und der aus sechs Transistoren zusammengesetzten CMOS-Bauart verfügbar. Insbesondere der SRAM in CMOS-Bauart weist eine hohe Zuverlässigkeit auf, weil der Leckstrom während dem Halten von Daten sehr gering ist, und er ist derzeit am weitesten verbreitet.
Fig. 18 zeigt ein Ersatzschaltbild einer Speicherzelle von einem bekannten SRAM in CMOS-Bauart. In Fig. 18 bilden ein PMOS-Transistor 1 (Lasttransistor) und ein NMOS-Transistor N1 (Ansteuerungstransistor) einen ersten CMOS-Inverter, und ein PMOS-Transistor P2 (Lasttransistor) und ein NMOS-Transistor N2 (Ansteuerungstransistor) bilden einen zweiten CMOS- Inverter, und Eingangs- und Ausgangsanschlüsse sind zwischen dem ersten und dem zweiten CMOS-Inverter komplementär verbunden.
Dies bedeutet, dass aus diesen NMOS-Transistoren P1, P2, N1 und N2 in Fig. 18 eine Flip-Flop-Schaltung zusammengesetzt ist, und der logische Zustand kann bei einem Speicherknoten NA geschrieben und gelesen werden, welcher der Ausgangspunkt des ersten CMOS-Inverters und außerdem der Eingangspunkt des zweiten CMOS-Inverters ist, sowie bei einem Speicherknoten NB, welcher der Ausgangspunkt des zweiten CMOS-Inverters und außerdem der Eingangspunkt des ersten CMOS-Inverters ist.
Die NMOS-Transistoren N3 und N4 arbeiten ferner als Zugriffstransistoren, und der Gateanschluss des NMOS-Transistors N3 ist mit einer Wortleitung WL verbunden, der Sourceanschluss ist mit dem Speicherknoten NA verbunden, und der Drainanschluss ist mit einer Bitleitung BL der positiven Phase verbunden. Der Gateanschluss des NMOS-Transistors N4 ist mit der Wortleitung WL verbunden, der Sourceanschluss ist mit dem Speicherknoten NB verbunden, und der Drainanschluss ist mit einer Bitleitung BLB der negativen Phase verbunden.
Dies bedeutet, dass durch die Auswahl der Wortleitung WL, der Bitleitung BL der positiven Phase, und der Bitleitung BLB der negativen Phase der in dem Speicherknoten NA oder NB gespeicherte Speicherwert ausgelesen werden kann.
Fig. 19 zeigt ein Entwurfsdiagramm einer SRAM- Speicherzelle, die der in Fig. 18 gezeigten Ersatzschaltung entspricht. Gemäß Fig. 19 ist eine SRAM- Speicherzelle auf einem N-Wannenbereich NW und einem P- Wannenbereich PW ausgebildet, die auf einem Halbleitersubstrat ausgebildet sind. Die in dem Ersatzschaltbild gezeigten PMOS-Transistoren P1 und P2 sind zudem in demselben N-Wannenbereich NW ausgebildet, und die NMOS-Transistoren N1 bis N4 sind in demselben P- Wannenbereich PW ausgebildet. Der PMOS-Transistor P1 umfasst einen Sourcebereich und einen Drainbereich, welche P⁺-Diffusionsbereiche FL100 und FL110 sind, die jeweils durch die Injektion eines P-Dotierstoffs ausgebildet werden, sowie einen zwischen den P⁺- Diffusionsbereichen FL100 und FL110 und einer Polysiliziumleiterbahnschicht PL110 ausgebildeter Gatebereich. In ähnlicher Weise umfasst der PMOS- Transistor P2 einen Sourcebereich und einen Drainbereich, welche durch Injektion eines P-Dotierstoffs jeweils ausgebildete P⁺-Diffusionsbereiche FL100 und FL120 sind, sowie einen zwischen den P⁺-Diffusionsbereichen FL100 und FL120 und einer Polysiliziumleiterbahnschicht PL120 ausgebildeten Gatebereich. Dies bedeutet, dass die PMOS- Transistoren P1 und P2 sich den P⁺-Diffusionsbereich FL100 als Sourcebereich teilen.
Der NMOS-Transistor N1 umfasst einen Sourcebereich und einen Drainbereich, welche durch Injektion eines N- Dotierstoffs ausgebildete N⁺-Diffusionsbereiche FL200 bzw. FL210 sind, sowie einen zwischen den N⁺- Diffusionsbereichen FL200 und FL210 und einer Polysiliziumleiterbahnschicht PL110 ausgebildeten Gatebereich. In ähnlicher Weise umfasst der NMOS- Transistor N2 einen Sourcebereich und einen Drainbereich, welche durch Injektion eines N-Dotierstoffs ausgebildete N⁺-Diffusionsbereiche FL200 bzw. FL220 sind, sowie einen zwischen den N⁺-Diffusionsbereichen FL200 und FL220 und einer Polysiliziumleiterbahnschicht PL120 ausgebildeten Gatebereich. Dies bedeutet, dass die NMOS-Transistoren N1 und N2 sich den N⁺-Diffusionsbereich FL200 als Sourcebereich teilen.
Der NMOS-Transistor N3 umfasst einen Sourcebereich und einen Drainbereich, welche durch Injektion eines N- Dotierstoffs ausgebildete N⁺-Diffusionsbereiche FL230 bzw. FL210 sind, sowie einen zwischen den N⁺- Diffusionsbereichen FL230 und FL210 und einer Polysiliziumleiterbahnschicht PL140 ausgebildeten Gatebereich. Dies bedeutet, dass die NMOS-Transistoren N1 und N3 sich den N⁺-Diffusionsbereich FL210 als Sourcebereich teilen.
Der NMOS-Transistor N4 umfasst einen Sourcebereich und einen Drainbereich, welche durch die Injektion eines N- Dotierstoffs ausgebildete N⁺-Diffusionsbereiche FL240 bzw. FL220 sind, sowie einen zwischen N⁺- Diffusionsbereichen FL240 und FL220 und einer Polysiliziumleiterbahnschicht PL130 ausgebildeten Gatebereich. Dies bedeutet, dass die NMOS-Transistoren N2 und N4 sich den N⁺-Diffusionsbereich FL220 als Sourcebereich teilen.
Die Polysiliziumleiterbahnschicht PL110 arbeitet außerdem als die Leiterbahn für die Verbindung zwischen den Gatebereichen des PMOS-Transistors P1 und des NMOS-Transistors N1, und die Polysiliziumleiterbahnschicht PL120 arbeitet außerdem als Leiterbahn für die Verbindung zwischen den Gatebereichen des PMOS-Transistors P2 und des NMOS-Transistors N2.
Zumindest eines oder mehrere Kontaktlöcher sind jeweils in den P⁺-Diffusionsbereichen FL100, FL110 und FL120, den N⁺-Diffusionsbereichen FL200, FL210, FL220, FL230 und FL240, sowie den Polysiliziumleiterbahnschichten PL110, PL120, PL130 und PL140 ausgebildet. Zur Verwirklichung der Verbindung und Zusammensetzung der in Fig. 18 gezeigten Ersatzschaltung sind diese Kontaktlöcher untereinander durch Metall oder andere obere Leiterbahnschichten verbunden.
Für die oberen Leiterbahnschichten zum Verbinden der Kontaktlöcher können verschiedene Strukturen in Betracht gezogen werden, aber für ein erleichtertes Verständnis sind in Fig. 19 die Verbindungsleiterbahnen der Kontaktlöcher durch dicke durchgezogene Linien schematisch angedeutet. Gemäß Fig. 19 sind der P⁺- Diffusionsbereich FL110, der N⁺-Diffusionsbereich FL210 und die Polysiliziumleiterbahnschicht PL120 durch die obere Leiterbahnschicht elektrisch verbunden, um den Speicherknoten NA zu bilden, und der P⁺-Diffusionsbereich FL120, der N⁺-Diffusionsbereich FL220 und die Polysiliziumleiterbahnschicht PL110 sind durch die obere Leiterbahnschicht elektrisch verbunden, um den Speicherknoten NB zu bilden.
Der P⁺-Diffusionsbereich FL100 ist durch das Kontaktloch und die obere Leiterbahnschicht mit einer VDD-Leitung verbunden, welche eine Energieversorgungsleitung ist, und der N⁺-Diffusionsbereich FL200 ist durch ein Kontaktloch und einer oberen Leiterbahnschicht mit einer GND-Leitung verbunden, welche eine Masseleitung ist. Die N⁺- Diffusionsbereiche FL230 und FL240 sind durch ein Kontaktloch und eine obere Leiterbahnschicht mit der Bitleitung BL der positiven Phase bzw. der Bitleitung BLB der negativen Phase elektrisch verbunden. Die Polysiliziumleiterbahnschichten PL130 und PL140 sind ferner ein Kontaktloch und eine obere Leiterbahnschicht mit der Wortleitung WL elektrisch verbunden.
Nachstehend wird der Aufbau der bekannten SRAM- Speicherzelle im Querschnitt beschrieben. Fig. 20 zeigt eine Schnittansicht des bekannten SRAN- Speicherzellenentwurfs gemäß Fig. 19 entlang der Linie A- A'. Zur Ausbildung der PMOS-Transistoren P1 und P2 werden zunächst die durch einen Elementtrennungsbereich 10 aufgeteilten P⁺-Diffusionsbereiche FL100, FL110 und FL120 auf einem N-Wannenbereich NW ausgebildet. Nach dem Schichten einer dünnen isolierten Lage 21 zwischen den P⁺-Diffusionsbereichen wird eine von dem N-Wannenbereich NW elektrisch isolierte Gateelektrode ausgebildet, indem darauf Polysiliziumleiterbahnschichten PL110 und PL120 geschichtet werden. Unterdessen ist die isolierende Schicht 21 zwischen der Gateelektrode und dem N- Wannenbereich NW die Gateisolationsschicht des PMOS- Transistors.
Folglich wird eine Zwischenschichtlage 30 ausgebildet, so dass sie die P⁺-Diffusionsbereiche FL100, FL110 und FL120, den Elementtrennungsbereich 10 sowie die Polysiliziumleiterbahnschichten PL110 und PL120 bedeckt, und Kontaktlöcher 41 werden ausgebildet, um von der Oberseite der Zwischenschichtlage 30 die P⁺- Diffusionsbereiche FL100, FL110 und FL120 zu erreichen. Schließlich wird eine Metallleiterbahn 51 aus Aluminium, Wolfram, Kupfer oder einem anderen Metall zur Bedeckung der Kontaktlöcher 41 ausgebildet, so dass die mit den P⁺- Diffusionsbereichen FL100, FL110 und FL120 elektrisch verbundenen Leiterbahnen herausgeführt sind.
Fig. 21 zeigt eine Schnittansicht des bekannte SRAM-Speicherzellenentwurfs gemäß Fig. 19 entlang der Linie B-B'. Zur Ausbildung der NMOS-Transistoren N1 bis N4 werden zunächst die N⁺-Diffusionsbereiche FL200, FL210, FL220, FL230 und FL240 auf einem P-Wannenbereich PW ausgebildet. Nach dem Schichten einer dünnen Isolationsschicht 22 zwischen den N⁺-Diffusionsbereichen wird eine von dem P-Wannenbereich PW elektrisch isolierte Gateelektrode ausgebildet, indem Polysiliziumleiterbahnschichten PL110, PL120, PL130 und PL140 darauf geschichtet werden. Unterdessen ist die isolierende Schicht 22 zwischen der Gateelektrode und dem P-Wannenbereich PW die Gateisolationsschicht des NMOS- Transistors.
Folglich wird eine Zwischenschichtlage 30 ausgebildet, so dass die N⁺-Diffusionsbereiche FL200, FL210, FL220, FL230 und FL240 sowie die Polysiliziumleiterbahnschichten PL110, PL120, PL130 und PL140 bedeckt werden, und Kontaktlöcher 42 werden ausgebildet, um von der Oberseite der Zwischenschichtlage 30 die N⁺-Diffusionsbereiche FL200, FL210, FL220, FL230 und FL240 zu erreichen. Schließlich wird eine Metallleiterbahn 52 aus Aluminium, Wolfram, Kupfer oder einem anderen Metall zur Bedeckung der Kontaktlöcher 42 ausgebildet, so dass die mit den N⁺- Diffusionsbereichen FL200, FL210, FL220, FL230 und FL240 elektrisch verbundenen Leiterbahnen herausgeführt sind. Diese NMOS-Transistoren N1 bis N4 werden gleichzeitig mit den PMOS-Transistoren P1 und P2 ausgebildet.
Nachstehend wird die Betriebsweise der bekannten SRAM-Speicherzelle beschrieben. Unter der Annahme, dass bei dem Ersatzschaltbild gemäß Fig. 18 beispielsweise der Speicherknoten A sich in den Potentialzustand des logischen Pegels "H" befindet, so befindet sich der Speicherknoten NB stabil in einem Potentialzustand des logischen Pegels "L". Wenn sich demgegenüber der Speicherknoten NA in dem Potentialzustand des logischen Pegels "L" befindet, so befindet sich der Speicherknoten NB in dem Potentialstand des logischen Pegels "H". Somit weicht die durch die komplementäre Verbindung von CMOS- Invertern zusammengesetzte Speicherzelle zwei verschiedene stabile logische Zustände in Abhängigkeit davon auf, ob sich die beiden Speicherknoten NA und NB im "H"-Zustand oder im "L"-Zustand befinden, und der logische Zustand wird als Speicherdatum von einem Bit gehalten.
Die aus CMOS-Invertern zusammengesetzte Halbleiterspeichervorrichtung ist sehr stabil und war bis jetzt frei von Problemen bei der Rauschwiderstandsfähigkeit. Da jedoch die Speicherzelle pro Bit zur Verwirklichung einer Speicherzellenanordnung von großer Kapazität durch die Integration einer Vielzahl von Speicherzellen kleiner und dünner wird, können in den Speicherknoten gehaltene Daten aufgrund von Elektronen invertiert werden, die durch von dem Gehäuse freigegebenen Alphastrahlen oder Neutronenstrahlen aus dem All erzeugt werden, und sogenannte "Softerrors" werden zu ernsten Problemen.
Das Auftreten von "Softerrors" wird insbesondere mit abnehmender Versorgungsspannung immer wahrscheinlicher, und bei den mit geringerer Versorgungsspannung angesteuerten jüngsten Halbleiterspeichervorrichtungen wird die Verbesserung der Softerror-Widerstandsfähigkeit ein wichtiges Thema.
Zur Vermeidung von "Softerrors" wurde beispielsweise versucht, die Kapazität eines Speicherknotens zu vergrößern, und die zur Invertierung der in dem Speicherknoten gehaltenen Daten nötige kritische Ladungsmenge zu erhöhen. Gemäß diesem Verfahren ist zur Invertierung der gespeicherten Daten eine größere Menge von durch Alphastrahlen oder dergleichen erzeugten Elektronen erforderlich, so dass die Wahrscheinlichkeit des Auftretens von "Softerrors" verringert sein mag.
Dabei ist zur Erhöhung der Kapazität des Speicherknotens eine Reduktion der Dicke der isolierenden Schichten 21 und 22 oder eine Erhöhung des Bereichs in Richtung von dessen Hauptebene wirkungsvoll. Von dem Standpunkt der Ausbildung von kleinen und dünnen Speicherzellen wird jedoch das Verfahren zur Erhöhung der Fläche der isolierenden Schicht nicht empfohlen, und somit ist es erforderlich, dünne isolierende Schichten für die Erhöhung der Kapazität zwischen dem Gate und dem Substrat pro Flächeneinheit auszubilden. Wenn jedoch dünne isolierende Schichten ausgebildet werden, werden neue Probleme verursacht, wie etwa ein Mangel an Zuverlässigkeit oder eine Leckstromerhöhung zwischen Gate und Substrat.
Da dünne isolierende Schichten nicht auf dünne Speicherzellen angepasst ausgebildet werden können, bedeutet dies, dass die Kapazität zwischen Gate und Substrat kleiner ist, und die Kapazität des Speicherknotens der Speicherzelle nicht erhöht werden kann, so dass "Softerrors" wahrscheinlich auftreten.
Um ferner gespeicherte Daten in der Speicherzelle mit hoher Geschwindigkeit zu lesen und zu schreiben, wird die Isolation der Zwischenschichtlage 30 verbessert, und für die Verminderung der Kopplungskapazität, welche zwischen dem Dotierstoffdiffusionsbereich und der Polysiliziumleiterbahnschicht auftritt, wird ein Material mit geringer Dielektrizitätskonstante als Zwischenschichtlage 30 verwendet. Dies bedeutet, dass die Kopplungskapazität der Speicherknoten NA, NB verringert wird, und ist es somit schwierig, die kritische Ladungsmenge der Speicherknoten NA, NB zu erhöhen, weswegen "Softerrors" wahrscheinlich auftreten.
Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung anzugeben, welche zur Verbesserung der Softerror- Widerstandsfähigkeit in der Lage ist, in dem zumindest die Gateisolationsschicht der Lasttransistoren für die Bildung der CMOS-Inverter unter Verwendung eines Materials mit hoher Dielektrizitätskonstante ausgebildet werden, so dass die Kapazität zwischen dem Gate und dem Substrat erhöht wird.
Die erfindungsgemäße Halbleiterspeichervorrichtung ist in einer Ausgestaltung versehen mit einem ersten Inverter, dessen Ausgangspunkt ein erster Speicherknoten ist und dessen Eingangspunkt ein zweiter Speicherknoten ist, der erste Inverter umfasst dabei einen ersten MOS-Transistor einer ersten Leitungsart; und einen zweiten MOS-Transistor einer von der ersten Leitungsart verschiedenen zweiten Leitungsart; einem zweiten Inverter, dessen Ausgangspunkt mit dem zweiten Speicherknoten und dessen Eingangspunkt mit dem ersten Speicherknoten verbunden ist, der zweite Inverter umfasst dabei einen dritten MOS-Transistor der ersten Leitungsart; und einen vierten MOS-Transistor der zweiten Leitungsart; einem fünften MOS-Transistor der zweiten Leitungsart, wobei die Drainelektrode mit dem ersten Speicherknoten verbunden ist, die Sourceelektrode mit einer aus einem Paar Bitleitungen verbunden ist und die Gateelektrode mit einer Wortleitung verbunden ist; und einem sechsten MOS-Transistor der zweiten Leitungsart, wobei die Drainelektrode mit dem zweiten Speicherknoten verbunden ist, die Sourceelektrode mit der anderen aus dem Paar Bitleitungen verbunden ist und die Gateelektrode mit der Wortleitung verbunden ist, wobei die dielektrische Konstante einer Gateisolationsschicht des ersten und dritten MOS-Transistors größer als die dielektrische Konstante einer Gateisolatiosschicht des fünften und sechsten MOS-Transistors ist.
Gemäß vorstehendem wird bei dem Lasttransistor zur Bildung der Transistorspeicherschaltung durch die Ausbildung der Gateisolationsschicht aus einem Material mit hoher Dielektrizitätskonstante die Kapazität des mit der Gateelektrode des Lasttransistors verbundenen Speicherknotens erhöht.
Die erfindungsgemäße Halbleiterspeichervorrichtung ist in einer anderen Ausgestaltung versehen mit vielen Transistorelementbereichen, die in einer Halbleiterschicht innerhalb desselben Chips ausgebildet sind, und einem Leiterbahnbereich, der durch die Schichtung von vielen Metallleiterbahnschichten und Zwischenschichtlagen auf der Oberseite der Transistorelementbereiche ausgebildet ist, wobei die dielektrische Konstante eines spezifizierten Abschnitts der auf den Transistorelementbereichen geschichteten Zwischenschichtlage von der dielektrischen Konstante der Zwischenschichtlage in anderen Bereichen als dem spezifizierten Abschnitt verschieden ist.
Gemäß vorstehendem kann durch die Variation der dielektrischen Konstanten des spezifizierten Abschnitts der Zwischenschichtlage auf den Transistorelementbereichen die Kopplungskapazität der Zwischenschichtlage von der Kopplungskapazität des von dem spezifizierten Abschnitts verschiedenen Abschnitts der Zwischenschichtlage verschieden sein.
Weitere Einzelheiten und Merkmale der Erfindung werden anhand der nachstehenden Beschreibung unter Bezugnahme auf die beiliegende Zeichnung ersichtlich. Es zeigen:
Fig. 1 ein Ersatzschaltbild einer Halbleiterspeichervorrichtung bei einem ersten Ausführungsbeispiel;
Fig. 2 ein Entwurfsdiagramm einer der Halbleiterspeichervorrichtung bei dem ersten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 3 eine Schnittansicht entlang Linie A-A' der der Halbleiterspeichervorrichtung bei dem ersten Ausführungsbeispiel entsprechenden Speicherzelle;
Fig. 4 ein Ersatzschaltbild einer Halbleiterspeichervorrichtung bei einem zweiten Ausführungsbeispiel;
Fig. 5 ein Entwurfsdiagramm einer der Halbleiterspeichervorrichtung bei dem zweiten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 6 eine Schnittansicht entlang Linie B-B' der der Halbleiterspeichervorrichtung bei dem zweiten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 7 ein Entwurfsdiagramm einer Halbleiterspeichervorrichtung bei einem dritten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 8 eine Schnittansicht entlang Linie A-A' einer der Halbleiterspeichervorrichtung bei dem dritten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 9 eine Schnittansicht entlang Linie C-C' der der Halbleiterspeichervorrichtung bei dem dritten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 10 ein Entwurfsdiagramm einer einer Halbleiterspeichervorrichtung bei einem vierten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 11 eine Schnittansicht entlang Linie A-A' der der Halbleiterspeichervorrichtung bei dem vierten Ausführungsbeispiel entsprechendem SRAM-Speicherzelle;
Fig. 12 eine Schnittansicht entlang Linie B-B' der der Halbleiterspeichervorrichtung bei dem vierten Ausführungsbeispiel entsprechendem SRAM-Speicherzelle;
Fig. 13 ein Ersatzschaltbild einer Halbleiterspeichervorrichtung bei einem fünften Ausführungsbeispiel;
Fig. 14 ein Entwurfsdiagramm einer der Halbleiterspeichervorrichtung bei dem fünften Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 15 eine Schnittansicht entlang Linie A-A' der der Halbleiterspeichervorrichtung bei dem fünften Ausführungsbeispiel entsprechenden SRAM-Speicherzelle;
Fig. 16 ein Ersatzschaltbild einer Halbleiterspeichervorrichtung bei einem sechsten Ausführungsbeispiel;
Fig. 17 ein Entwurfsdiagramm einer SRAM-Speicherzelle mit zwei Anschlüssen für die Bildung der Halbleiterspeichervorrichtung bei dem sechsten Ausführungsbeispiel;
Fig. 18 ein Ersatzschaltbild eines bekannten SRAM- Speichers in CMOS-Bauart;
Fig. 19 ein Entwurfsdiagramm der bekannten SRAM- Speicherzelle;
Fig. 20 eine Schnittansicht entlang Linie A-A' der bekannten SRAM-Speicherzelle; und
Fig. 21 eine Schnittansicht entlang Linie B-B' der bekannten SRAM-Speicherzelle.
Ausführungsbeispiele der erfindungsgemäßen Halbleiterspeichervorrichtung werden nachstehend unter Bezugnahme auf die Zeichnung näher beschrieben. Es wird jedoch angemerkt, dass die Erfindung nicht auf diese Ausführungsbeispiele alleine beschränkt ist.
Zunächst wird die Halbleiterspeichervorrichtung gemäß eines ersten Ausführungsbeispiels beschrieben. Bei der Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel wird ein Material mit hoher dielektrischer Konstante als Gateisolationsschicht in dem Lasttransistor zur Bildung der SRAM-Speicherzelle verwendet.
Fig. 1 zeigt ein Ersatzschaltbild der Halbleiterspeichereinrichtung gemäß dem ersten Ausführungsbeispiel. In Fig. 1 sind die mit Fig. 13 gemeinsamen Teile mit denselben Bezugszeichen bezeichnet, und ihre Beschreibung wird weggelassen. Der Unterschied bei der in Fig. 1 gezeigten Ersatzschaltung zu Fig. 13 ist, dass die Lasttransistoren der PMOS-Transistoren P1 und P2 durch PMOS-Transistoren P11 und P12 ersetzt sind, wobei die Gateisolationsschicht aus einem Material mit hoher dielektrischer Konstante ausgebildet ist. Die übrige Schaltungszusammensetzung ist wie bei dem Stand der Technik, und der Speicherbetrieb ist ebenfalls bekannt.
Wenn bei einem Kondensator der Abstand zwischen den Elektroden des Kondensators konstant ist, ist im Allgemeinen bekannt, dass die Kapazität größer wird, je höher die dielektrische Konstante des die Lücke zwischen den Elementelektroden ausfüllenden Materials ist. Dies bedeutet, dass bei dem Lasttransistor unter der Voraussetzung, dass die Dicke der Gateisolationsschicht konstant ist, die Kapazität zwischen Gate und Substrat größer wird, ja höher die dielektrische Konstante des bei dem isolierenden Material verwendeten Materials ist. Wenn die Gateisolationsschicht der PMOS-Transistoren P11 und P12 aus einem Material mit einer hohen dielektrischen Konstanten ausgebildet ist, und falls die Isolationsschicht in einer bekannten Dicke ausgebildet wird, kann somit die Kapazität zwischen den Gateelektroden der PMOS-Transistoren P11 und P12 und dem Substrat im Vergleich zu dem Stand der Technik erhöht werden.
Die dielektrische Konstante der aus einem üblichen Siliziumoxid SiO₂ ausgebildeten isolierenden Schicht beträgt etwa 3,8, aber Materialien mit einer höheren dielektrischen Konstante beinhalten beispielsweise Si₃N₄ (dielektrische Konstante 7,5), Al₂O₃ (dielektrische Konstante 9,34), Ta₂O₅ (dielektrische Konstante 11,6), ZrO₂ (dielektrische Konstante 12,5), HfO₂ (dielektrische Konstante 25 bis 40), La₂O₃ (dielektrische Konstante 27) und TiO₂ (dielektrische Konstante 85,8), und bei dem ersten Ausführungsbeispiel werden derartige Materialien mit hoher Dielektrizitätskonstante als Gateisolationsschicht verwendet. Falls die Gateisolationsschicht ausreichend dünn ist, kann dabei ihre Kapazität erhöht werden, aber umgekehrt kann der Gateleckstrom erhöht oder die Zuverlässigkeit verschlechtert werden. Diesbezüglich kann die Kapazität zwischen Gate und Substrat erhöht werden, und es kann eine hohe Zuverlässigkeit erhalten werden, während ein großer Leckstrom unterdrückt wird, indem die PMOS- Transistoren P11 und P12 unter Verwendung von Materialien mit einer hohen Dielektrizitätskonstante als Gateisolationsschicht ausgebildet werden, falls die Schichtdicke nahezu dieselbe wie im Stand der Technik ist.
Zur Beschleunigung der Fortsetzung zu An- /Aus-Veränderungen der Auswahl einer Speicherzelle durch die Wortleitung WL, d. h. der Zugriffsgeschwindigkeit, wird andererseits die Gateisolationsschicht der als Zugriffstransistoren arbeitenden NMOS-Transistoren N3 und N4 aus einem bekannten gewöhnlichen dielektrischen Material mit geringerer Dielektrizitätskonstante als die der PMOS-Transistoren P11 und P12 ausgebildet, und die Kapazität zwischen Gate und Substrat wird heruntergedrückt. Zudem wird die Gateisolationsschicht der als Ansteuerungstransistoren arbeitenden NMOS- Transistoren N3 und N4 aus einem Material mit geringer Dielektrizitätskonstante ausgebildet. Während die hohe Geschwindigkeit beibehalten wird, wird bei dieser Schaltungszusammensetzung die Kapazität der Speicherknoten NA und NB erhöht, und die Softerror- Widerstandsfähigkeit wird verbessert.
Fig. 2 zeigt ein Entwurfsdiagramm einer der in Fig. 1 gezeigten Ersatzschaltung entsprechenden SRAM- Speicherzelle. Das Entwurfsdiagramm gemäß Fig. 2 ist ähnlich zu dem Entwurfsdiagramm gemäß Fig. 19, außer dass die Gateisolationsschicht der PMOS-Transistoren P11 und P12 aus einem Material mit hoher Dielektrizitätskonstante ausgebildet ist. Das Material mit hoher Dielektrizitätskonstante wird insbesondere in dem unteren Schichtbereich des innerhalb des N-Wannenbereichs NW angeordneten Abschnitts der Zusammensetzung der Polysiliziumleiterbahnschichten PL110 und PL120 gemäß Fig. 2 verwendet.
Zur Ausbildung der Gateisolationsschicht wird zunächst eine isolierende Schicht wie etwa gewöhnliches Siliziumoxid SiO₂ in der gesamten Oberfläche des P- Wannenbereich PW des N-Wannenbereichs NW ausgebildet, und bei einem maskierten P-Wannenbereich PW wird die auf dem als dem N-Wannenbereich NW auszubildenden Bereich E1 ausgebildete isolierende Schicht durch eine Ätzvorgang entfernt. Sodann wird die isolierende Schicht aus einem Material mit hoher Dielektrizitätskonstante lediglich in dem Bereich E1 erneut ausgebildet. Der nachfolgende Ablauf ist derselbe, wie beim Stand der Technik. Darüber hinaus kann der Bereich zur Ausbildung der Isolationsschicht aus einem Material mit hoher Dielektrizitätskonstante lediglich auf den Bereich zur Ausbildung des P⁺-Diffusionsbereichs in dem N- Wannenbereich NW beschränkt sein.
Fig. 3 zeigt eine Schnittansicht entlang der Linie A-A' der in Fig. 2 gezeigten SRAM-Speicherzelle. Gemäß Fig. 3 ist die auf dem N-Wannenbereich NW ausgebildete Gateisolationsschicht 121 der PMOS-Transistoren P11 und P12 aus einem Material mit hoher Dielektrizitätskonstante ausgebildet. Die Schnittansicht entlang Linie B-B' des NMOS-Transistoren N1 bis N4 ausbildenden P-Wannenbereichs PW ist derselbe, wie der in Fig. 21 gezeigte, und seine Beschreibung wird hier weggelassen.
Nach der vorliegenden Beschreibung wird gemäß der Halbleiterspeichervorrichtung des ersten Ausführungsbeispiels lediglich bei dem Gate der Lasttransistoren zur Ausbildung der SRAM-Speicherzelle ein Material mit hoher Dielektrizitätskonstante als Gateisolationsschicht verwendet, und durch die Reduktion der Dicke der Gateisolationsschicht kann die Kapazität zwischen Gate und Substrat erhöht werden. Demzufolge wird die zur Invertierung der in den Speicherknoten NA und NB gehaltenen Daten erforderliche kritische Ladungsmenge erhöht, so dass die Softerror-Widerstandsfähigkeit verbessert werden kann.
Nachstehend wird die Halbleiterspeichervorrichtung eines zweiten Ausführungsbeispiels beschrieben. Bei der Halbleiterspeichervorrichtung gemäß dem zweiten Ausführungsbeispiel wird ein Material mit hoher Dielektrizitätskonstante als Gateisolationsschicht sowohl in den Lasttransistoren als auch in den Ansteuertransistoren zur Bildung der SRAM-Speicherzelle verwendet.
Fig. 4 zeigt ein Ersatzschaltbild der Halbleiterspeichervorrichtung gemäß dem zweiten Ausführungsbeispiel. In Fig. 4 sind die mit Fig. 1 gemeinsamen Teile mit denselben Bezugszeichen identifiziert, und ihre Beschreibung wird weggelassen. Der Unterschied der in Fig. 4 gezeigten Ersatzschaltung zu Fig. 1 ist, dass die Ansteuerungstransistoren der NMOS-Transistoren N1 und N2 durch NMOS-Transistoren N11 und N12 ersetzt werden, deren Gateisolationsschicht aus einem Material mit einer höheren Dielektrizitätskonstanten als der der NMOS-Transistoren N3 und N4 ausgebildet ist. Die übrige Schaltungszusammensetzung ist dieselbe, wie bei Fig. 1, und der Speicherbetrieb ist derselbe wie beim Stand der Technik. Das bei der Gateisolationsschicht der NMOS- Transistoren N11 und N12 verwendete Material mit hoher Dielektrizitätskonstante ist dasselbe Material, dass bei dem ersten Ausführungsbeispiel beschrieben ist.
Zusätzlich zu den PMOS-Transistoren P11 und P12 als Lasttransistoren werden die NMOS-Transistoren N11 und N12 als Ansteuerungstransistoren ausgebildet, indem ein Material mit hoher Dielektrizitätskonstante für die Gateisolationsschicht verwendet wird, wie bei dem ersten Ausführungsbeispiel, während die hohe Geschwindigkeit beibehalten wird, die Kapazität der Speicherknoten NA und NB erhöht wird, und die Softerrorwiderstandsfähigkeit verbessert wird. Im Vergleich zu dem Fall, bei dem das Material mit hoher Dielektrizitätskonstante lediglich für die Gateisolationsschicht der PMOS-Transistoren P11 und P12 als Lasttransistoren verwendet wird, kann insbesondere durch den das Material mit hoher Dielektrizitätskonstante verwendenden Anschnitt auch bei der Gateisolationsschicht der NMOS-Transistoren N11 und N12 die kritische Ladungsmenge der Speicherknoten erhöht werden, so dass die Softerror-Widerstandsfähigkeit höher als bei dem ersten Ausführungsbeispiel ist.
Fig. 5 zeigt ein Entwurfsdiagramm einer der in Fig. 4 gezeigten Ersatzschaltung entsprechenden SRAMSpeicherzelle. Das Entwurfsdiagramm gemäß Fig. 5 ist ähnlich zu dem Entwurfsdiagramm gemäß Fig. 2, außer das die Gateisolationsschicht der NMOS-Transistoren N11 und N12 aus einem Material mit hoher Dielektrizitätskonstante ausgebildet ist. Im Einzelnen wird das Material mit hoher Dielektrizitätskonstante in dem unteren Schichtbereich des innerhalb des N-Wannenbereichs NW und des P- Wannenbereichs PW der Zusammensetzung der Polysiliziumleiterbahnschichten PL110 und PL120 gemäß Fig. 5 angeordneten Abschnitts verwendet.
Zur Ausbildung der Gateisolationsschicht wird zunächst eine isolierende Schicht wie etwa ein übliches Siliziumoxid SiO₂ auf der gesamten Oberfläche des P- Wannenbereich PW und des N-Wannenbereichs NW ausgebildet, und bei einem maskierten Bereich E2 zur Ausbildung der PMOS-Transistoren P11 und P12 und der NMOS-Transistoren N11 und N12 des P-Wannenbereichs PW und des N- Wannenbereichs NW wird die auf dem Bereich E2 ausgebildete isolierende Schicht durch einen Ätzvorgang entfernt. Danach wird die isolierende Schicht aus einem Material mit hoher Dielektrizitätskonstante lediglich in dem Bereich E2 erneut ausgebildet. Der nachfolgende Ablauf ist derselbe wie im Stand der Technik. Darüber hinaus kann der Bereich zur Ausbildung der isolierenden Schicht aus einem Material mit hoher Dielektrizitätskonstante lediglich auf dem Bereich zur Ausbildung der P⁺-Diffusionsbereiche FL100 und FL110 und der N⁺-Diffusionsbereiche FL200, F1210 und 220 beschränkt sein.
Fig. 6 zeigt eine Schnittansicht entlang der Linie B-B' der in Fig. 5 gezeigten SRAM-Speicherzelle. Gemäß Fig. 6 ist die Gateisolationsschicht 122 der auf dem P- Wannenbereich PW ausgebildeten NMOS-Transistoren N11 und N12 aus einem Material mit einer hohen Dielektrizitätskonstanten ausgebildet. Die Schnittansicht entlang Linie A-A' des die PMOS-Transistoren P11 und P12 ausbildenden P-Wannenbereichs PW ist derselbe, wie der in Fig. 3 gezeigte, und seine Beschreibung wird hier weggelassen.
Die Gatebereiche der als Zugriffstransistoren arbeitenden NMOS-Transistoren N3 und N4 werden aus isolierenden Schichten ausgebildet, indem ein übliches dielektrisches Material verwendet wird, wie es bei dem ersten Ausführungsbeispiel beschrieben ist, und die Kapazität zwischen Gate und Substrat wird heruntergedrückt.
Wie vorliegend beschrieben ist, wird gemäß der Halbleiterspeichervorrichtung des zweiten Ausführungsbeispiels ein Material mit hoher Dielektrizitätskonstanten als Gateisolationsschicht in sowohl den Lasttransistoren als auch den Ansteuerungstransistoren zur Ausbildung der SRAM-Speicherzelle verwendet, ohne die Dicke der Gateisolationsschicht zu reduzieren, wobei die Kapazität zwischen Gate und Substrat noch mehr als bei dem ersten Ausführungsbeispiel erhöht werden kann. Demzufolge wird die zur Invertierung von in den Speicherknoten NA und NB gehaltenen Daten erforderliche kritische Speichermenge weiter erhöht, so dass die Softerror-Widerstandsfähigkeit stark verbessert werden kann.
Nachstehend wird eine Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel beschrieben. Es ist ein Merkmal der Halbleiterspeichervorrichtung gemäß dem dritten Ausführungsbeispiel, dass ein Material mit einer hohen Dielektrizitätskonstanten bei der Zwischenschichtlage in dem Bereich zur Ausbildung von Lasttransistoren verwendet wird.
Das Ersatzschaltbild der Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel ist dasselbe, wie bei dem in Fig. 13 gezeigten Stand der Technik, und seine Beschreibung wird weggelassen. Fig. 7 zeigt ein Entwurfsdiagramm einer der Halbleiterspeichervorrichtung gemäß dem dritten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle. Das in Fig. 7 gezeigte Entwurfsdiagramm ist dasselbe, wie das Entwurfsdiagramm gemäß Fig. 19, außer das der Zwischenschichtlageabschnitt E3 in dem Bereich zur Ausbildung der PMOS-Transistoren P1 und P2 aus einem Material mit hoher Dielektrizitätskonstanten ausgebildet ist.
Im Einzelnen wird gemäß Fig. 7 als isolierende Schicht zwischen Metallleiterbahnen auf dem Bereich zur Ausbildung der PMOS-Transistoren P1 und P2 ein Material mit hoher Dielektrizitätskonstante bei der Zwischenschichtlage auf dem N-Wannenbereich NW verwendet, und ein Material mit einer geringeren Dielektrizitätskonstante als der der Zwischenschichtlage auf dem N-Wannenbereich NW wird bei der Zwischenschichtlage auf dem P-Wannenbereich PW verwendet. Darüber hinaus kann der Bereich zur Ausbildung der Zwischenschichtlage aus einem Material mit hoher Dielektrizitätskonstanten auf den Bereich zur Ausbildung des P⁺-Diffusionsbereichs in dem N-Wannenbereich NW beschränkt sein.
Fig. 8 zeigt eine Schnittansicht entlang Linie A-A' des in Fig. 7 gezeigten SRAM-Speicherzellenentwurfs. Gemäß Fig. 8 ist eine Zwischenschichtlage 130 vollständig mit einem Material mit hoher Dielektrizitätskonstante bedeckt. Folglich ist dieser für die Erhöhung der Kopplungskapazität aufgrund der Speicherknoten NA und NB in dem Abschnitt zur Ausbildung der PMOS-Transistoren P1 und P2 als Lasttransistoren wirksam.
Da die Dielektrizitätskonstante bei der Zwischenschichtlage des Kontaktlochausbildungsbereichs der N⁺-Diffusionsbereiche FL230 und FL240 gering ist, wird andererseits die Kopplungskapazität aufgrund der Bitleitungen BL und BLB nicht erhöht. Die Schnittansicht entlang der Linie B-B' des NMOS-Transistoren N1 bis N4 ausbildenden P-Wannenbereichs PW ist dieselbe, wie die in Fig. 21 gezeigte, und der P-Wannenbereich PW ist mit einem Material mit einer relativ geringen dielektrischen Konstante bedeckt.
Fig. 9 zeigt eine Schnittansicht entlang der Linie C-C' des in Fig. 7 gezeigten SRAM-Speicherzellenentwurfs. Gemäß Fig. 9 ist der Grenzabschnitt des N-Wannenbereichs NW und des P-Wannenbereichs PW die Grenze der Zwischenschichtlage mit geringer Dielektrizitätskonstanten und der mit hoher Dielektrizitätskonstanten.
Nach vorliegender Beschreibung wird gemäß der Halbleiterspeichervorrichtung des dritten Ausführungsbeispiels ein Material mit hoher Dielektrizitätskonstanten lediglich bei der Zwischenschichtlage in dem Bereich zur Ausbildung der Lasttransistoren für die Bildung der SRAM-Speicherzelle verwendet, eine hohe Zugriffsgeschwindigkeit wird durch die Verwendung einer Zwischenschichtlage aus einem Material mit geringer Dielektrizitätskonstanten in dem Bereich zur Ausbildung der Zugriffstransistoren beibehalten, und die Kopplungskapazität aufgrund der Speicherknoten NA und NB kann erhöht werden, so dass die Softerror-Widerstandsfähigkeit verbessert werden kann.
Nachstehend wird die Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel beschrieben. Es ist ein Merkmal der Halbleiterspeichervorrichtung gemäß dem vierten Ausführungsbeispiel, dass ein Material mit hoher Dielektrizitätskonstanten bei der Zwischenschichtlage in dem Bereich zur Ausbildung von sowohl den Lasttransistoren als auch den Ansteuertransistoren zur Ausbildung der SRAM-Speicherzelle verwendet wird.
Das Ersatzschaltbild der Halbleiterspeichervorrichtung gemäß dem vierten Ausführungsbeispiel ist dasselbe, wie das in Fig. 13 gezeigte gemäß dem Stand der Technik, und deren Beschreibung wird weggelassen. Fig. 10 zeigt ein Entwurfsdiagramm einer der Halbleiterspeichervorrichtung gemäß dem vierten Ausführungsbeispiel entsprechenden SRAM-Speicherzelle. Das in Fig. 10 gezeigte Entwurfsdiagramm ist dasselbe wie das in Fig. 19 gezeigte Entwurfsdiagramm, außer dass ein Material mit einer hohen Dielektrizitätskonstanten bei jedem Zwischenschichtlageabschnitt E4 des Bereiches zur Ausbildung der PMOS-Transistoren P1 und P2 und des Bereichs zur Ausbildung der NMOS-Transistoren N1 und N2 verwendet wird.
Zusätzlich zu dem Bereich zur Ausbildung der PMOS- Transistoren P1 und P2 als Lasttransistoren wird der Bereich zur Ausbildung der NMOS-Transistoren N1 und N2 als Ansteuerungstransistoren unter Verwendung eines Materials mit hoher Dielektrizitätskonstanten für die Zwischenschichtlage ausgebildet, wie bei dem dritten Ausführungsbeispiel, während die hohe Geschwindigkeit beibehalten wird, die Kapazität der Speicherknoten NA und NB erhöht wird, und die Softerror-Widerstandsfähigkeit verbessert wird. Im Vergleich zu dem Fall, bei dem das Material mit hoher Dielektrizitätskonstanten lediglich bei der Zwischenschichtlage der PMOS-Transistoren P1 und P2 als Lasttransistoren verwendet wird, kann insbesondere durch den Abschnitt, bei dem das Material mit hoher Dielektrizitätskonstante auch bei der Zwischenschichtlage der NMOS-Transistoren N1 und N2 verwendet wird, die Kopplungskapazität erhöht werden. Folglich kann die kritische Ladungsmenge der Speicherknoten erhöht werden, so dass die Softerror-Widerstandsfähigkeit höher als bei dem dritten Ausführungsbeispiel ist.
Fig. 11 zeigt eine Schnittansicht entlang der Linie A-A' des in Fig. 10 gezeigten SRAM-Speicherzellenentwurfs. Fig. 12 zeigt eine Schnittansicht entlang Linie B-B' des in Fig. 10 gezeigten SRAM-Speicherzellenentwurfs. Gemäß den Fig. 11 und 12 ist jede Zwischenschichtlage 130 des Bereichs der Lasttransistoren P1 und P2 und des Bereichs der Ansteuerungstransistoren N1 und N2 mit einem Material mit hoher Dielektrizitätskonstanten bedeckt, während die Zwischenschichtlage der N⁺-Diffusionsbereiche FL230 und FL240 mit den Kontaktlöchern mit den Bitleitungen BL und BLB mit einem Material einer geringeren dielektrischen Konstanten als der der Zwischenschichtlage 130 bedeckt ist. Folglich wird die Kopplungskapazität aufgrund der Bitleitung BL und BLB nicht erhöht, und es wird lediglich die Kopplungskapazität aufgrund der Speicherknoten NA und NB erhöht.
Nach vorstehender Beschreibung wird gemäß der Halbleiterspeichervorrichtung des vierten Ausführungsbeispiels ein Material mit hoher Dielektrizitätskonstante lediglich zur Ausbildung der Zwischenschichtlagen von sowohl dem Bereich der Lasttransistoren als auch dem Bereich der Ansteuerungstransistoren zur Ausbildung der SRAM- Speicherzelle verwendet, eine hohe Zugriffsgeschwindigkeit wird durch die Verwendung einer Zwischenschichtlage aus einem Material mit geringer Dielektrizitätskonstanten in dem Bereich zur Ausbildung der Zugriffstransistoren aufrecht erhalten, und die Kopplungskapazität aufgrund der Speicherknoten NA und NB kann stärker erhöht werden als bei dem dritten Ausführungsbeispiel, so dass die Softerror- Widerstandsfähigkeit verbessert werden kann.
Nachstehend wird die Halbleiterspeichervorrichtung gemäß einem fünften Ausführungsbeispiel beschrieben. Die Halbleiterspeichervorrichtung gemäß dem fünften Ausführungsbeispiel ist ähnlich zu dem in den Fig. 1, 4 und 18 gezeigten Ersatzschaltbild, außer das ein nicht zu dem Speicherbetrieb der Speicherzelle beitragendender Schein-MOS-Transistor bereitgestellt wird, wobei die Gateelektrode des Schein-MOS-Transistors mit dem Speicherknoten NA und NB zur Erhöhung der Kapazität der Speicherknoten verbunden ist, und das Gateisolationsmaterial des Schein-MOS-Transistors aus einem Material mit einer hohen Dielektrizitätskonstanten ausgebildet ist.
Ein Schein-MOS-Transistor wird der Konfiguration gemäß Fig. 1 hinzugefügt, bei der die Gateisolationsschicht der zum Speicherbetrieb der Speicherzelle beitragenden PMOS-Transistoren P11 und P12 aus einem Material mit hoher Dielektrizitätskonstanten ausgebildet ist.
Fig. 13 zeigt ein Ersatzschaltbild der Halbleiterspeichervorrichtung gemäß dem fünften Ausführungsbeispiel. In Fig. 13 sind die mit Fig. 1 gemeinsamen Teile mit denselben Bezugszeichen identifiziert, und deren Beschreibung wird weggelassen.
Die Ersatzschaltung gemäß Fig. 13 umfasst zudem, zusätzlich zu der Konfiguration gemäß Fig. 1, einen PMOS-Transistor PD1, dessen Gateelektrode mit dem Speicherknoten NB verbunden ist, und dessen Drainelektrode mit dem Speicherknoten NA verbunden ist, und einen PMOS-Transistor PD2, dessen Gateelektrode mit dem Speicherknoten NA verbunden ist, und dessen Drainelektrode mit dem Speicherknoten NB verbunden ist.
Diese PMOS-Transistoren PD1 und PD2 tragen nicht zum Speicherbetrieb bei, aber sie fügen dem Speicherknoten NA und NB eine Gatekapazität und eine Drainkapazität hinzu, wodurch die kritische Ladungsmenge der Speicherknoten NA und NB erhöht und die Softerror-Widerstandsfähigkeit verbessert wird.
Bei dem Ersatzschaltbild gemäß Fig. 13 ist insbesondere die Gateisolationsschicht der Schein-PMOS-Transistoren PD1 und PD2 aus demselben Material mit hoher Dielektrizitätskonstante wie die Gateisolationsschicht der PMOS-Transistoren P11 P12 ausgebildet, und daher werden die Effekte gemäß dem ersten Ausführungsbeispiel weiter verbessert.
Fig. 14 zeigt ein Entwurfsdiagramm einer der in Fig. 13 gezeigten Ersatzschaltung entsprechenden SRAM- Speicherzelle. Das in Fig. 14 gezeigte Entwurfsdiagramm ist dasselbe, wie das in Fig. 2 gezeigte Entwurfsdiagramm, außer den nachstehend aufgeführten Punkten. Genauer teilt sich der PMOS-Transistor PD1 den P⁺-Diffusionsbereich FL110 mit dem PMOS-Transistor P11 als Drainbereich, der PMOS-Transistor PD2 teilt sich den P⁺-Diffusionsbereich FL120 mit dem PMOS-Transistor P12 als Drainbereich, der Gatebereich des PMOS-Transistors PD1 ist aus der gemeinsamen Polysiliziumleiterbahnschicht PL110 zur Ausbildung der Gatebereiche des PMOS- Transistors P11 und des NMOS-Transistors N1 ausgebildet, und der Gatebereich des PMOS-Transistors PD2 ist aus der gemeinsamen Polysiliziumleiterbahnschicht PL120 zur Ausbildung der Gatebereiche des PMOS-Transistors 12 und des NMOS-Transistors N2 ausgebildet.
Ein Material mit hoher Dielektrizitätskonstante wird in dem unteren Schichtabschnitt des innerhalb des N- Wannenbereichs NW der Zusammensetzung der Polysiliziumleiterbahnschichten PL110 und PL120 angeordneten Bereichs verwendet. Das Ausbildungsverfahren für die Gateisolationsschicht der PMOS-Transistoren PD1 und PD2 ist dasselbe wie das Ausbildungsverfahren der Gateisolationsschicht der PMOS-Transistoren P11 und P12, wie es bei dem ersten Ausführungsbeispiel beschrieben ist, und seine Erklärung wird hier weggelassen.
Fig. 15 zeigt eine Schnittansicht entlang Linie A-A' des in Fig. 14 gezeigten SRAM-Speicherzellenentwurfs. Gemäß Fig. 15 wird die Gateisolationsschicht 123 der auf dem N-Wannenbereich NW ausgebildeten Schein-PMOS-Transistoren PD1 und PD2 aus demselben Material mit hoher Dielektrizitätskonstante ausgebildet, wie die Gateisolationsschicht 121 der PMOS-Transistoren P11 und P12. Die Schnittansicht entlang Linie B-B' des die NMOS-Transistoren N1 bis N4 ausbildenden P-Wannenbereichs PW ist dieselbe, wie die in Fig. 21 gezeigte, und ihre Beschreibung wird hier weggelassen.
Nach vorliegender Beschreibung wird gemäß der Halbleiterspeichervorrichtung des fünften Ausführungsbeispiels ein Material mit hoher Dielektrizitätskonstante zur Ausbildung der Gateisolationsschichten nicht nur in den Lasttransistoren zur Bildung der SRAM-Speicherzelle sondern auch bei den Schein-PMOS-Transistoren P1 und P2 verwendet, deren Gate mit den Speicherknoten NA und NB zur Erhöhung der Kapazität der Speicherknoten NA und NB verbunden ist, und daher kann die Kapazität zwischen Gate und Substrat weiter erhöht werden. Daher wird die kritische Ladungsenge zur Invertierung der in den Speicherknoten NA und NB gehaltenen Daten weiter erhöht, so dass die Softerror-Widerstandsfähigkeit verbessert werden kann.
Bei diesem Beispiel sind die mit den Speicherknoten NA und NB verbundenen Schein-MOS-Transistoren PMOS- Transistoren PD1 und PD2, aber es kann einer von ihnen verwendet werden, oder NMOS-Transistoren können anstelle von PMOS-Transistoren verwendet werden.
Nachstehend wird die Halbleiterspeichervorrichtung gemäß einem sechsten Ausführungsbeispiel beschrieben. Bei der Halbleiterspeichervorrichtung gemäß dem sechsten Ausführungsbeispiel wird ein Material mit hoher Dielektrizitätskonstante als Gateisolationsschicht bei allen Lasttransistoren und Ansteuerungstransistoren zur Bildung einer SRAM-Speicherzelle mit zwei Anschlüssen verwendet.
Fig. 16 zeigt ein Ersatzschaltbild der Halbleiterspeichervorrichtung gemäß dem sechsten Ausführungsbeispiel, wobei eine Ersatzschaltung einer SRAM-Speicherzelle mit zwei Anschlüssen dargestellt ist. Gemäß Fig. 16 bilden ein PMOS-Transistor P11 und ein NMOS-Transistor N11 (oder N15) einen ersten CMOS-Inverter und ein PMOS-Transistor P12 und ein NMOS-Transistor N12 (oder N16) bilden einen zweiten CMOS-Inverter, und die Eingangs- und Ausgangsanschlüsse sind zwischen diesen CMOS-Invertern komplementär verbunden.
Dies bedeutet, dass durch diese MOS-Transistoren P11, P12, N11, N12, N15 und N16 eine Flip-Flop-Schaltung gebildet wird, und Daten können gemäß Fig. 16 an dem Speicherknoten NA, welcher der Ausgangspunkt des ersten CMOS-Inverters und der Eingangspunkt des zweiten CMOS- Inverters ist, und an dem Speicherknoten NB, welcher der Ausgangspunkt des zweiten CMOS-Inverters und der Eingangspunkt des ersten CMOS-Inverters ist, geschrieben und gelesen werden.
Die NMOS-Transistoren N3, N4, N7 und N8 arbeiten als Zugriffstore, und die Gateelektrode des NMOS-Transistors N3 ist mit der ersten Wortleitung WL1 verbunden, seine Sourceelektrode ist mit dem Speicherknoten NA verbunden, und seine Drainelektrode ist mit der Bitleitung BL1 der positiven Phase verbunden. Die Gateelektrode des NMOS- Transistors N7 ist mit der zweiten Wortleitung WL2 verbunden, seine Sourceelektrode ist mit dem Speicherknoten NA verbunden, und seine Drainelektrode ist mit der Bitleitung BL2 der zweiten positiven Phase verbunden.
Die Gateelektrode des NMOS-Transistors N4 ist mit der ersten Wortleitung WL1 verbunden, seine Sourceelektrode ist mit dem Speicherknoten NB verbunden, seine Drainelektrode ist mit der Bitleitung BLB1 der ersten negativen Phase verbunden. Die Gateelektrode des NMOS- Transistors N8 ist mit der zweiten Wortleitung WL2 verbunden, seine Sourceelektrode ist mit dem Speicherknoten NB verbunden, und seine Drainelektrode ist mit der Bitleitung BLB2 der zweiten negativen Phase verbunden.
Dies bedeutet, dass durch Auswahl der ersten Wortleitung WL1, der Bitleitung BL1 der ersten positiven Phase und der Bitleitung BLB1 der ersten negativen Phase die gehaltenen Daten durch den ersten Anschluss ausgelesen werden können, und dass durch Auswahl der zweiten Wortleitung WL2, der Bitleitung BL2 der zweiten positiven Phase und der Bitleitung BLB2 der zweiten negativen Phase die gehaltenen Daten durch den zweiten Anschluss ausgelesen werden können.
Die in Fig. 16 gezeigte Ersatzschaltung selbst unterscheidet sich überhaupt nicht von einer bekannten SRAM-Speicherzelle mit zwei Anschlüssen, aber die Halbleiterspeichervorrichtung gemäß dem sechsten Ausführungsbeispiel unterscheidet sich lediglich dahingehend, dass jede Gateisolationsschicht der PMOS- Transistoren P11 und P12 und der NMOS-Transistoren N11, N12, N15 und N16 zur Bildung einer SRAM-Speicherzelle mit zwei Anschlüssen aus dem Material mit hoher Dielektrizitätskonstanten ausgebildet ist, wie es in dem ersten Ausführungsbeispiel beschrieben ist.
Fig. 17 zeigt ein Entwurfsdiagramm einer SRAM- Speicherzelle mit zwei Anschlüssen zur Bildung der Halbleiterspeichervorrichtung gemäß dem sechsten Ausführungsbeispiel. Gemäß Fig. 17 wird eine SRAM-Speicherzelle mit zwei Anschlüssen auf dem N- Wannenbereich NW und dem P-Wannenbereich PW ausgebildet, welche auf einem Halbleitersubstrat ausgebildet sind. Die bei der Ersatzschaltung in Fig. 16 gezeigten PMOS- Transistoren P11 und P12 sind in demselben N- Wannenbereich NW ausgebildet, und die NMOS-Transistoren N3, N4, N7, N8, N11, N12, N15 und N16 sind in demselben P-Wannenbereich PW ausgebildet.
Bei dem Entwurfsdiagramm gemäß Fig. 17 werden in dem in Fig. 5 gezeigten P-Wannenbereich PW ferner N⁺- Diffusionsbereiche FL300, FL310, FL320, FL330 und FL340 ausgebildet, und unter Verwendung dieser N⁺- Diffusionsbereiche als Sourcebereich oder Drainbereich werden die NMOS-Transistoren N7, N8, N15 und N16 ausgebildet, aber dies ist dasselbe wie ein Entwurfsbeispiel der bekannten SRAM-Speicherzelle mit zwei Anschlüssen, und eine nähere Beschreibung wird weggelassen.
Somit wird auch gemäß Fig. 17 das Material mit hoher Dielektrizitätskonstante lediglich in dem unteren Schichtabschnitt in dem innerhalb des N-Wannenbereichs NW und des P-Wannenbereichs PW der Zusammensetzung der Polysiliziumleiterbahnschichten PL110 und PL120 angeordneten Bereichs verwendet. Das Ausbildungsverfahren für die Gateisolationsschicht ist dasselbe, wie das bei dem zweiten Ausführungsbeispiel beschriebene, und seine Beschreibung wird hier weggelassen. In Fig. 17 wird die isolierende Schicht mit dem Material mit hoher Dielektrizitätskonstante in dem Abschnittsbereich E5 ausgebildet.
Nach vorliegender Beschreibung werden gemäß der Halbleiterspeichervorrichtung des sechsten Ausführungsbeispiels auch bei der unter Verwendung von Lasttransistoren mit der mit den Speicherknoten NA und NB der SRAM-Speicherzelle verbundenen Gateelektrode gebildeten Speicherzelle mit zwei Anschlüssen bei allen Lasttransistoren und Ansteuerungstransistoren unter Verwendung des Materials mit hoher Dielektrizitätskonstante als Gateisolationsschicht dieselben Wirkungen wie bei dem zweiten Ausführungsbeispiel erhalten.
Wie vorstehend beschrieben ist, kann erfindungsgemäß durch die Verwendung eines Materials mit hoher dielektrischer Konstante bei der Gateisolationsschicht der zur Kapazität der Speicherknoten beitragenden Lasttransistoren die Kapazität der Speicherknoten erhöht werden, und die kritische Ladungsmenge wird vergrößert, so dass die Softerror-Widerstandsfähigkeit verbessert werden kann.
Weiterhin kann durch die Verwendung eines Materials mit einer hohen dielektrischen Konstanten bei der Gateisolationsschicht der zur Kapazität der Speicherknoten beitragenden Ansteuerungstransistoren in Ergänzung zu der Gateisolationsschicht der zur Kapazität der Speicherknoten beitragenden Lasttransistoren die Kapazität der Speicherknoten erhöht werden, und die kritische Ladungsmenge wird weiter vergrößert, so dass die Softerror-Widerstandsfähigkeit verbessert werden kann.
Darüber hinaus können bei dem Entwurf zur elektrischen Verbindung der Gateelektroden der Lasttransistoren und der Gateelektroden der Ansteuerungselektroden durch eine gemeinsame Elektrodenleiterbahnschicht dieselben vorstehend beschriebenen Wirkungen erhalten werden.
Weiterhin können bei der Speicherzellenkonfiguration durch die Verbindung der Gateelektroden der Schein-MOS- Transistoren mit den Speicherknoten dieselben vorstehend beschriebenen Wirkungen erhalten werden.
Darüber hinaus können bei der Speicherzellenkonfiguration durch die Verbindung der Gateelektroden der Schein-MOS- Transistoren mit den Speicherknoten bei dem Entwurf zur elektrischen Verbindung der Gateelektroden der Schein- MOS-Transistoren durch eine gemeinsame Elektrodenleiterbahnschicht zusammen mit den Gateelektroden der Lasttransistoren und den Gateelektroden der Ansteuerungstransistoren dieselben vorstehend beschriebenen Wirkungen erhalten werden.
Weiterhin wird durch die Einstellung der dielektrischen Konstante der Zwischenschichtlage des die Speicherknoten ausbildenden Bereichs auf einen von der dielektrischen Konstante der Zwischenschichtlage anderer Bereiche verschiedenen Werts die Kopplungskapazität zwischen den Speicherknoten verändert, und die Softerror-Widerstandsfähigkeit kann gesteuert werden.
Darüber hinaus wird durch Einstellung der dielektrischen Konstante der Zwischenschichtlage in dem die Speicherknoten ausbildenden Bereich auf einen größeren Wert als die dielektrische Konstante der Zwischenschichtlage von anderen Bereichen die Kopplungskapazität zwischen den Speicherknoten erhöht, und die Softerror-Widerstandsfähigkeit kann verbessert werden.
Da ein Material mit hoher dielektrischer Konstante lediglich bei der Zwischenschichtlage auf dem N- Wannenbereich zur Ausbildung der Transistorelemente außerhalb des Bereiches zur Ausbildung des Speicherknoten verwendet wird, wird weiterhin die Verwendung des relativ teuren Materials mit hoher Dielektrizitätskonstante auf einen minimalen Bereich beschränkt.
Da darüber hinaus ein Material mit hoher dielektrischer Konstante lediglich bei der Zwischenschichtlage auf dem P-Wannenbereich zur Ausbildung der Transistorelemente außerhalb des Bereiches zur Ausbildung des Speicherknoten verwendet wird, wird die Verwendung des relativ teuren Materials mit hoher Dielektrizitätskonstante auf einen minimalen Bereich beschränkt.
Da zusätzlich ein Material einer hohen Dielektrizitätskonstante lediglich bei der in dem Abschnitt von der Oberseite des Bereichs zur Ausbildung der Transistorelemente bis zu der Metallleiterbahnschicht außerhalb des Bereichs zur Ausbildung der Speicherknoten angeordneten Zwischenschichtlage verwendet wird, wird die Verwendung des relativ teuren Materials mit hoher Dielektrizitätskonstante auf einen minimalen Bereich beschränkt.

Claims

1. Halbleiterspeichervorrichtung mit:
einem ersten Inverter, dessen Ausgangspunkt ein erster Speicherknoten ist und dessen Eingangspunkt ein zweiter Speicherknoten ist, der erste Inverter umfasst dabei
einen ersten MOS-Transistor (P11) einer ersten Leitungsart; und
einen zweiten MOS-Transistor (N1) einer von der ersten Leitungsart verschiedenen zweiten Leitungsart;
einem zweiten Inverter, dessen Ausgangspunkt mit dem zweiten Speicherknoten und dessen Eingangspunkt mit dem ersten Speicherknoten verbunden ist, der zweite Inverter umfasst dabei
einen dritten MOS-Transistor (P12) der ersten Leitungsart; und
einen vierten MOS-Transistor (N2) der zweiten Leitungsart;
einem fünften MOS-Transistor (N3) der zweiten Leitungsart, wobei die Drainelektrode mit dem ersten Speicherknoten verbunden ist, die Sourceelektrode mit einer aus einem Paar Bitleitungen verbunden ist und die Gateelektrode mit einer Wortleitung verbunden ist; und
einem sechsten MOS-Transistor (N4) der zweiten Leitungsart, wobei die Drainelektrode mit dem zweiten Speicherknoten verbunden ist, die Sourceelektrode mit der anderen aus dem Paar Bitleitungen verbunden ist und die Gateelektrode mit der Wortleitung verbunden ist,
wobei die dielektrische Konstante einer Gateisolationsschicht des ersten und dritten MOS-Transistors (P11, P12) größer als die dielektrische Konstante einer Gateisolatiosschicht des fünften und sechsten MOS-Transistors (N3, N4) ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die dielektrische Konstante einer Gateisolationsschicht des zweiten und vierten MOS-Transistors (N1, N2) größer als die dielektrische Konstante der Gateisolationsschicht des fünften und sechsten MOS-Transistors (N3, N5) ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die Gateelektroden des ersten und zweiten MOS-Transistors (P11, N1) durch eine erste Elektrodenleiterbahnschicht (P12, N1) elektrisch verbunden sind, und die Gateelektroden des dritten und vierten MOS-Transistors (P12, N2) durch eine zweite Elektrodenleiterbahnschicht elektrisch verbunden sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, zudem mit einem siebten MOS-Transistor (PD1), dessen Gateelektrode mit dem ersten oder zweiten Speicherknoten verbunden ist,
wobei die dielektrische Konstante einer Gateisolationsschicht des siebten MOS-Transistors (PD1) größer als die dielektrische Konstante der Gateisolationsschicht des fünften und sechsten MOS-Transistors (N3, N4) ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die Gateelektrode des siebten MOS-Transistors (PD1) durch eine mit den Gateelektroden des ersten und des zweiten MOS-Transistors (P11, N1) gemeinsame Elektrodenleiterbahnschicht mit der Gateelektrode des dritten MOS-Transistors (P12) oder des vierten MOS-Transistors (N2) elektrisch verbunden ist.

6. Halbleiterspeichervorrichtung mit vielen Transistorelementbereichen, die in einer Halbleiterschicht innerhalb desselben Chips ausgebildet sind, und einem Leiterbahnbereich, der durch die Schichtung von vielen Metallleiterbahnschichten und Zwischenschichtlagen auf der Oberseite der Transistorelementbereiche ausgebildet ist, wobei die dielektrische Konstante eines spezifizierten Abschnitts der auf den Transistorelementbereichen geschichteten Zwischenschichtlage von der dielektrischen Konstante der Zwischenschichtlage in anderen Bereichen als dem spezifizierten Abschnitt verschieden ist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, wobei der spezifizierte Abschnitt ein Bereich auf dem Transistorelementbereich zur Bildung einer Speicherzelle aus den vielen Transistorelementbereichen ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, wobei der spezifizierte Abschnitt auf einem N-Wannenbereich zur Ausbildung des Transistorelements angeordnet ist.

9. Halbleiterspeichervorrichtung nach Anspruch 7, wobei der spezifizierte Abschnitt auf einem P-Wannenbereich zur Ausbildung des Transistorelementes angeordnet ist.

10. Halbleiterspeichervorrichtung nach Anspruch 7, wobei der spezifizierte Abschnitt in einer Schicht zwischen der höchsten Schicht zur Bildung des Transistorelementes und der Metallleiterbahnschicht zur elektrischen Verbindung mit dem Transistorelement angeordnet ist.