KR20020000621A - 에스램 제조방법 - Google Patents
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Abstract
본 발명은 소프트 에러 속도(soft error rate) 특성을 개선시킬 수 있는 에스램 제조방법에 관한 것으로, 본 발명의 에스램의 제조방법은 모스 트랜지스터 및 접지전압 라인과 같은 하부 패턴이 형성되고, 이들을 덮도록 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 절연막 상에 소정 두께로 제1폴리실리콘막을 증착하는 단계; 상기 제1폴리실리콘막 상에 게이트 형성 영역을 블로킹하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로해서 노출된 제1폴리실리콘막 부분의 일부 두께를 식각·제거하는 단계; 상기 감광막 패턴을 마스크로해서, 식각된 제1폴리실리콘막 부분에 소정 도전형의 불순물을 제1 농도로 1차 이온주입하는 단계; 상기 감광막 패턴을 제거하고, 상기 제1폴리실리콘막에 마스크의 사용없이 동일 도전형 불순물을 상기 제1농도 보다 낮은 제2농도로 2차 이온주입하는 단계; 상기 제1폴리실리콘막을 패터닝해서 상대적으로 낮은 농도로 도핑된 제1폴리실리콘막 부분으로 이루어진 부하소자용 박막 트랜지스터의 게이트를 포함하는 제1폴리 패턴을 형성하는 단계; 및 상기 결과물 상에 게이트 절연막과 제2폴리실리콘막을 증착하고, 상기 막들을 패터닝해서 채널 및 소오스/드레인 영역을 제공하는 제2폴리 패턴을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 에스램(SRAM) 제조방법에 관한 것으로, 보다 상세하게는, 소프트 에러 속도(soft error rate) 특성을 개선시킬 수 있는 에스램 제조방법에 관한 것이다.
에스램(SRAM ; Static Random Access Memory)은 빠른 스피드와 저전력 및 단순작동으로 구동되는 메모리 소자로서, 디램(DRAM)과는 달리 저장된 정보를 주기적으로 리프레시할 필요가 없을 뿐만 아니라, 설계가 용이한 장점을 갖는다.
이러한 에스램은 셀 선택을 위한 한 쌍의 억세스(access) 소자와, 구동소자로서 기능하는 두 개의 풀-다운(pull-down) 소자 및 부하소자로서 기능하는 두 개의 풀-업(pull-up) 소자로 구성된다. 여기서, 상기 풀-업 소자, 즉, 부하소자로는 완전 씨모스(CMOS)와, 고부하저항(HLR : High Load Resistor), 또는, 박막 트랜지스터(Thin Film Transistor : 이하, TFT) 등의 구조가 이용되며, 특히, 상기 TFT형의 부하소자는 온/오프 전류비(On/Off current ratio)가 높고, 반대로, 오프 전류는 낮으며, 그리고, 대기 전류값과 데이터 보존 및 유지의 안정성을 만족시킬 수 있다는 잇점이 있다.
한편, 소프트 에러 속도(Soft Error Rate : 이하, SER) 특성은 반도체 소자의 특성을 결정하는데 중요한 변수로서 기능하며, 통상의 반도체 소자에서의 SER 특성은 셀 내에서 전하를 충전하는 능력에 의존하며, 에스램의 경우에는 상기한 능력이 노드 캐패시턴스(nede capacitance)의 크기에 영향을 받게 된다.
여기서, 상기 노드 캐패시턴스는 접합 캐패시턴스, 구동 트랜지스터에서의 게이트 산화막에 의한 캐패시턴스 및 부하소자용 TFT에서의 게이트 산화막에 의한 캐패시턴스의 합으로 나타내어진다.
그러나, 노드 캐패시턴스 크기를 증가시키기 위해서, 상기한 요소들의 크기를 증가시킬 경우에는, 비록, 전체적인 노드 캐패시턴스의 크기가 증가되는 것에 의해서 SER 특성은 향상될 수 있으나, 이에 수반해서, 셀 크기가 증가되거나, 또는, 트랜지스터의 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, TFT에서의 게이트 공핍 효과를 이용하는 것에 의해서 셀 크기 및 트랜지스터 특성의 저하없이 SER 특성을 향상시킬 수 있는 에스램 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 에스램 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 절연막
3 : 제1폴리실리콘막 3a : 게이트
4 : 감광막 패턴 5 : 게이트 절연막
6 : 제2폴리실리콘막
상기와 같은 목적을 달성하기 위한 본 발명의 에스램 제조방법은, 모스 트랜지스터 및 접지전압 라인과 같은 하부 패턴이 형성되고, 이들을 덮도록 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 절연막 상에 소정 두께로 제1폴리실리콘막을 증착하는 단계; 상기 제1폴리실리콘막 상에 게이트 형성 영역을 블로킹하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로해서 노출된 제1폴리실리콘막 부분의 일부 두께를 식각·제거하는 단계; 상기 감광막 패턴을 마스크로해서, 식각된 제1폴리실리콘막 부분에 소정 도전형의 불순물을 제1 농도로 1차 이온주입하는 단계; 상기 감광막 패턴을 제거하고, 상기 제1폴리실리콘막에 마스크의 사용없이 동일 도전형 불순물을 상기 제1농도 보다 낮은 제2농도로 2차 이온주입하는 단계; 상기 제1폴리실리콘막을 패터닝해서 상대적으로 낮은 농도로 도핑된 제1폴리실리콘막 부분으로 이루어진 부하소자용 박막 트랜지스터의 게이트를 포함하는 제1폴리 패턴을 형성하는 단계; 및 상기 결과물 상에 게이트 절연막과 제2폴리실리콘막을 증착하고, 상기 막들을 패터닝해서 채널 및 소오스/드레인 영역을 제공하는 제2폴리 패턴을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 부하소자용 TFT에서의 게이트 산화막에 의한 캐패시턴스에 게이트 공핍에 의한 기생 캐패시턴스를 부가함으로써, 전체 노드 캐패시턴스의 값을 증가시킬 수 있고, 그 결과, 상기 노드 캐패시턴스 값에 의존하는 SER 특성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 에스램 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 공지된 공정을 통해 반도체 기판 상에 엔모스(NMOS) 트랜지스터와 접지전압 라인(Vss line) 등과 같은 하부 패턴을 형성한 상태에서, 상기 하부 패턴들을 덮도록, 도 1a에 도시된 바와 같이, 상기 반도체 기판(1) 상에 절연막(2)을 증착한다. 그런다음, 상기 절연막(2) 상에 후속 공정에서 TFT의 게이트용 제2폴리실리콘막(3)을 종래 보다 두껍게 증착한다.
그런다음, 공지된 공정으로 상기 제1폴리실리콘막(3) 상에 게이트 형성 영역을 한정하는 감광막 패턴(4)을 형성하고, 이어서, 상기 제1폴리실리콘막(3)이 부분적으로 상이한 두께를 갖도록, 즉, 게이트로 될 부분을 제외한 나머지 제1폴리실리콘막 부분의 두께가 통상의 부하소자용 TFT에서의 게이트의 두께가 되도록, 상기 감광막 패턴(4)을 마스크로해서 노출된 제1폴리실리콘막 부분의 일부 두께를 식각·제거하고, 그리고나서, 전도성을 부여하기 위해서, 상기 감광막 패턴(4)을 마스크로해서 식각된 제1폴리실리콘막 부분에 소정 불순물을 이온주입한다. 이때, 상기이온주입은 통상의 게이트 형성 공정에서 이용하는 불순물, 농도 및 에너지를 이용함이 바람직하다.
다음으로, 도 1b에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 부분적으로 상이한 두께를 갖는 제1폴리실리콘막에 이전 이온주입 공정에서의 불순물의 농도 보다 1오더(order) 정도 낮은 농도로 이전과 동일 도전형의 불순물을 블랭킷(Blanket) 이온주입한다. 여기서, 상기 블랭킷 이온주입의 결과, TFT의 게이트가 될 제1폴리실리콘막 부분은 그 이외 부분에 비해 상대적으로 낮은 불순물 농도를 갖게 되지만, 반면, 그 두께가 상대적으로 두껍기 때문에, 농도 저하에 따른 게이트 저항 증가는 억제된다. 계속해서, 2회의 이온주입이 수행된 제1폴리실리콘막을 공지된 공정으로 패터닝해서 상대적으로 낮은 농도로 도핑된 제1폴리실리콘막 부분으로 이루어지는 게이트(3a)를 포함한 제1폴리 패턴을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 게이트(3a)를 덜도록, 절연막(2) 상에 게이트 절연막(5)을 증착하고, 이어서, 상기 게이트 절연막(5) 상에 채널 및 소오스/드레인 영역을 형성하기 위한 제2폴리실리콘막(6)을 증착한다.
이후, 도시되지는 않았으나, 상기 제2폴리실리콘막을 패터닝하여 TFT의 채널 및 소오스/드레인 영역을 제공하는 제2폴리 패턴을 형성하고, 이어서, 절연막 증착 및 금속배선 공정을 수행하여 에스램을 완성한다.
상기와 같은 공정을 통해 제작되는 본 발명의 에스램에 있어서, 게이트의 공핍 효과에 의해서 SER 특성은 개선된다. 즉, 트랜지스터의 게이트는 주로 폴리실리콘막으로 형성되는데, 이때, 상기 폴리실리콘막에서의 도핑 농도가 낮으면, 게이트의 일부가 공핍되어 기생 캐패시턴스가 형성된다.
따라서, 본 발명의 부하소자용 TFT는 게이트 산화막에 의한 캐패시턴스 이외에, 게이트 공핍 효과에 의한 기생 캐패시턴스가 부가되기 때문에, 전체 노드 캐패시턴스의 값은 증가되고, 그래서, SER 특성은 개선된다.
한편, 게이트에서의 도핑 농도를 낮추게 되면, 게이트 저항이 증가되어 소자 특성이 저하된다. 그러나, 본 발명의 실시예에서는 게이트에서의 도핑 농도를 감소시키는 대신, 그 두께를 증가시키기 때문에, 저항 증가에 기인된 소자 특성의 저하는 초래되지 않는다.
이상에서와 같이, 본 발명은 부하소자용 TFT에서의 게이트 산화막에 의한 캐패시턴스에 게이트 공핍 현상에 의한 기생 캐패시턴스를 부가함으로써, 전체 노드 캐패시턴스의 값을 증가시킬 수 있고, 그래서, SER 특성이 우수한 에스램을 얻을 수 있다. 또한, 상기 SER 특성이 우수하기 때문에, 제조 완료된 에스램에 대한 어셈블리(assembly) 공정에서 몰딩 컴파운드의 선택시, 알파-파티클(α-particle)의 발생을 덜 고려해도 되므로, 그 만큼 선택의 폭을 넓힐 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 모스 트랜지스터 및 접지전압 라인과 같은 하부 패턴이 형성되고, 이들을 덮도록 절연막이 형성된 반도체 기판을 제공하는 단계;상기 절연막 상에 소정 두께로 제1폴리실리콘막을 증착하는 단계;상기 제1폴리실리콘막 상에 게이트 형성 영역을 블로킹(blocking)하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로해서 노출된 제1폴리실리콘막 부분의 일부 두께를 식각·제거하는 단계;상기 감광막 패턴을 마스크로해서, 식각된 제1폴리실리콘막 부분에 소정 도전형의 불순물을 제1 농도로 1차 이온주입하는 단계;상기 감광막 패턴을 제거하고, 상기 제1폴리실리콘막에 마스크의 사용없이 동일 도전형 불순물을 상기 제1농도 보다 낮은 제2농도로 2차 이온주입하는 단계;상기 제1폴리실리콘막을 패터닝해서 상대적으로 낮은 농도로 도핑된 제1폴리실리콘막 부분으로 이루어진 부하소자용 박막 트랜지스터의 게이트를 포함하는 제1폴리 패턴을 형성하는 단계; 및상기 결과물 상에 게이트 절연막과 제2폴리실리콘막을 증착하고, 상기 막들을 패터닝해서 채널 및 소오스/드레인 영역을 제공하는 제2폴리 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스램 제조방법.
- 제 1 항에 있어서, 상기 2차 이온주입은, 상기 1차 이온주입 보다 1오더 낮은 농도로 수행하는 것을 특징으로 하는 에스램 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100474602B1 (ko) * | 2001-05-31 | 2005-03-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
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2000
- 2000-06-26 KR KR1020000035445A patent/KR20020000621A/ko not_active Application Discontinuation
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