KR0151020B1 - 박막 트랜지스터 제조방법 및 그 구조 - Google Patents
박막 트랜지스터 제조방법 및 그 구조Info
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Abstract
스태틱 랜덤 억세스 메모리(SRAM) 셀의 박막 트랜지스터 제조방법 및 그 구조에 관하여 개시한다. 본 발명은 반도체 기판상에 게이트용 제1도전층을 형성하는 단계와, 상기 게이트용 제1도전층을 패터닝하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 바디용 제2도전층을 형성하는 단계와, 상기 바디용 제2도전층 및 게이트 절연막을 식각하여, 상기 게이트 절연막상의 일부에 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물상에 바디용 제3도전층을 형성하는 단계와, 상기 바디용 제3도전층의 전면에 채널이온 주입을 실시하는 단계를 포함한다. 본 발명에 의하면 게이트 절연막의 두께를 얇게 할 수 있어서 박막 트랜지스터의 온상태에서 전류구동능력을 향상시켜 셀의 안정도, 소프트 에러 내성의 강화, 노이즈(noise) 면역성, 및 저(low) 스탠드-바이 전류등의 동작 특성을 개선할 수 있다.
Description
제1도는 종래방법에 의한 박막 트랜지스터의 단면도이다.
제2도는 본 발명에 의한 박막 트랜지스터의 단면도이다.
제3a도 내지 제3e도는 본 발명에 의한 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체장치의 제조방법 및 그 장치에 관한 것으로, 특히 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM이라 한다) 셀의 박막 트랜지스터(Thin Film Transistor; TFT)제조방법 및 그 구조에 관한 것이다.
두개의 전송트랜지스터(Access Transistor), 두개의 구동트랜지스터(Driver Transistor) 및 두개의 부하소자(Load Device)로 구성되는 SRAM셀에 관한 연구가 여러 분아에서 진행되고 있다.
SRAM은 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량면에서는 떨어지지만 사용하기 쉽고 고속으로 동작하기 때문에, 마이크로 컴퓨터 시스템이나 단말기기 등의 중·소규모 시스템용 메모리로써 광범위한 분야에서 사용되고 있다.
SRAM의 메모리 셀은 플립플롭(Flip Flop)을 구성하는 부하소자의 차이에 따라 3종류로 나뉘어지는데, 부하소자로서 디플리션(Depletion)형 NMOS 트랜지스터를 사용하는 디플리션 부하형, 고저항의 다결정실리콘을 사용하는 고저항 다결정실리콘 부하형 및 PMOS 박막 트랜지스터를 사용하는 CMOS형이 바로 그것이다.
이 중, CMOS형 메모리셀은 스탠드-바이(Stand-by)전류를 줄여 소비전력을 현저하게 감소시킬 수 있을 뿐만 아니라, 소비전력 소프트에러(soft-error)면역성 및 셀 안정화 등의 여러 측면에서 취약점이 많은 고저항 다결정실리콘 부하형 메모리셀의 문제점을 해결할 수 있기 때문에 차세대 SRAM 셀로서 도입되고 있다.
상기 CMOS형 메모리셀에서 사용되는 PMOS 박막 트랜지스터의 구성은 하부게이트(Bottom Gate) 구조, 상부게이트(Top Gate)구조, 또는 하부게이트와 상부게이트를 동시에 갖는 이중게이트(Double Gate) 구조 중에서 어느 한가지가 선택될 수 있다. 현재는 하부게이트구조의 PMOS 박막 트랜지스터가 가장 많이 사용되고 있으며, SRAM의 성능 향상을 위해 박막 트랜지스터의 게이트 절연막의 두께를 얇게 하고 유전율이 큰 막질을 사용하는 추세이며, 이 때문에 제조공정이 어려워지고 있다.
제 1도는 종래방법에 의한 하부게이트구조 PMOS 박막 트랜지스터의 단면도이다. 여기서, 차조부호 1은 반도체기판을 나타내고, 3는 박막 트랜지스터의 게이트, 5는 박막 트랜지스터의 게이트 절연막, 7은 박막 트랜지스터의 바디(body)를 각각 나타낸다.
통상의 하부게이트 구조의 박막 트랜지스터는 게이트(3)를 형성한후 게이트 절연막(5)을 형성한다. 이어서, 박막 트랜지스터의 바디(7)와 게이트(3)를 연결할 콘택을 형성한후 박막 트랜지스터의 바디(7)를 형성한다. 그런데, 상기 박막 트랜지스터의 바디를 증착하기 전에, 콘택계면의 자연 산화막과 폴리머 등의 찌거기 제거를 위해 불산용액 등을 이용하여 습식세척공정을 실시해야만 하는데, 이를 실행할 경우 게이트 절연막(5)이 불산액 등의 습식 식각액에 노출이 되어 게이트 절연막(5)의 두께의 일부가 식각되는 문제가 발생한다. 예컨대, 게이트 절연막(5)의 두께가 약500Å인 경우에는 그 일부가 제거되어 약300Å정도만 남게되며, 약300Å인 경우에는 거의 다 제거된다.
상기 게이트 절연막의 두께의 소모와 관련하여, 고집적화도니 SRAM셀에서는 게이트 절연막의 두께를 얇게 하여 높은 온전류와 낮은 스탠바이 전류의 특성을 갖는 TFT의 부하소자를 제작한다. 그런데, 상술한 바와 같이 습식식각액에 의하여 게이트 절연막의 두께가 소모되면, 박막 트랜지스터의 동작특성을 보장할 수 없는 문제점이 있다.
따라서, 본 발명의 목적은 게이트 절연막의 두께를 안정되게 유지할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 제조방법에 의해 제조되는 박막 트랜지스터의 구조를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판상에 게이트용 제1 도전층을 형성하는 단계; 상기 게이트용 제1 도전층을 패터닝하여 게이트를 형성하는 단계; 상기 게이트가 형성된 기판의 전면에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막상에 바디용 제2 도전층을 형성하는 단계;
상기 바디용 제2 도전층 및 게이트 절연막을 식각하여, 상기 게이트 절연막상의 일부에 콘택홀을 형성하는 단계;
상기 콘택홀이 형성된 결과물상에 바디용 제3 도전층을 형성하는 단계; 및
상기 바디용 제3 도전층의 전면에 채널이온 주입을 실시하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
상기 바디용 제3 도전층을 형성하는 단계전에, 게이트 절연막을 손상시키지 않는 식각액을 사용하여 상기 제2 도전층이 형성된 기판을 세척하는 단계가 더 포함될 수 있으며, 상기 바디용 제2 도전층을 형성하는 단계후에, 상기 바디용 제3 도전층을 산화시키는 단계를 더 포함할 수도 있다.
상기 제1 도전층, 제2 도전층 및 제3 도전층을 구성하는 물질로 다결정실리콘 또는 비결정실리콘을 사용할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 형성된 박막 트랜지스터의 게이트; 상기 게이트 및 기판의 전면에 형성되고, 상기 게이트상의 일부에 콘택홀을 갖는 게이트 절연막;
상기 게이트 절연막상에 형성된 바디용 제2 도전층; 및
상기 콘택홀이 형성된 바디용 제2 도전층의 전면에 형성된 바디용 제3 도전층으로 이루어지며, 상기 바디용 제2 도전층 및 제3 도전층은 박막 트랜지스터의 바디를 구성하는 것을 특징으로 하는 박막 트랜지스터 구조를 제공한다.
상기 게이트 절연막은 산화막, 산화막/질화막의 이중막, 및 산화막/질화막/산화막의 3중막중에서 선택된 어느 하나로 구성할 수 있다.
본 발명에 의하면, 게이트 절연막의 두께를 균일하게 확보할 수 있었기 때문에, 게이트 절연막의 두께를 얇게 할 수 있어서 박막 트랜지스터의 온상태에서 전류구동능력을 향상시켜 셀의 안정도, 소프트 에러 내성의 강화, 노이즈(noise) 면역서, 및 저(low) 스탠드-바이 전류 등의 동작 특성을 개선 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제2도는 본 발명의 의한 박막 트랜지스터의 단면도이다.
제2도는 참조하면, 반도체기판(10) 상에 제1 도전층으로 이루어진 박막 트랜지스터의 게이트(12)들이 형성되어 있고, 상기 게이트(12)의 전면에 게이트 절연막(13)이 형성되어 있으며, 상기 게이트상의 일부에 콘택홀이 형성되어 있다. 상기 게이트 절연막(13)상에는 박막 트랜지스터의 바디용 제2 도전층(15)이 적층되어 있고, 상기 바디용 제2 도전층상에 상기 콘택홀을 매립하면서 바디용 제3 도전층(17)이 형성되어 있다. 본 발명의 박막 트랜지스터는 바디용 제2 도전층 및 바디용 제3 도전층으로 박막 트랜지스터의 바디를 구성한다.
이하, 본 발명의 박막 트랜지스터의 제조방법을 설명한다.
[실시예 1]
제3a도 내지 제3f도는 본 발명에 의한 하부게이트구조 PMOS 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
제3a도는 박막 트랜지스터의 게이트를 형성하는 단계를 도시한다.
반도체기판(20)상에 제1 도전형, 예컨대 N형의 불순물로 도핑된 도전물질, 예컨대 다결정실리콘을 침적하여 게이트용 제1 도전층(도시 안됨)을 형성한다. 이어서, 리소그라피 공정으로, 한 셀의 박막 트랜지스터가 인접하는 셀의 박막 트랜지스터 게이트와 연결되도록 상기 게이트용 제1 도전층을 패터닝하여 게이트(22)를 형성한다.
제3b도는 게이트 절연막(24) 및 바디용 제2 도전층(26)를 형성하는 단계를 도시한다. 상기 게이트(22) 전면에 절연막, 예컨대 산화막, 산화막/질화막의 이중막 또는 산화막/질화막/산화막의 3중막을 형성하여 박막 트랜지스터의 게이트 절연막(24)을 형성한다. 이어서, 상기 게이트 절연막(24) 상에 도전물질, 예컨대 다결정실리콘 또는 비결정실리콘을 침적하여 박막 트랜지스터으 바디(body)용 제2 도전층(26)을 형성한다. 이때 바디용 제2 도전층(26)의 두께는 전체 박막 트랜지스터의 바디 두께의 일부분만을 형성하며, 상기 바디용 제2 도전층(26)을 형성하기 전에 게이트 절연막의 소모가 없는 식각액, 예컨대 황산용액으로 상기 게이트 절연막이 형성된 결과물을 세척할 수도 있다.
제3c도는 콘택홀을 형성하는 단계를 나타낸다.
구체적으로, 바디용 제2 도전층(26)상에 포토레지스트를 도포한후 패터닝하여 포토레지스트 패턴(28)을 형성한다. 이어서, 상기 포토레지스트 패턴(28)을 식각마스크로 하여 상기 바디용 제2 도전층(26) 및 게이트 절연막(2)을 식각한다. 이렇게 되면, 콘택홀(25)을 갖는 바디용 제2 도전층(26a) 및 게이트 절연막(24a)이 형성된다. 상기 콘택홀(25)은 후공정에서 박막 트랜지스터의 바디와 게이트(22)를 연결하게 한다.
제3d도는 바디용 제3 도전층을 형성하는 단계를 나타낸다.
구체적으로, 상기 식각에 사용된 포토레지스트 패턴(28)을 제거한다.
이어서, 상기 게이트(22) 및 바디용 제1 도전층(26a)상에 형성되어 있는 자연산화막이나 폴리머를 제거하는 습식세척공정을 실시한후, 결과물 전면에 바디용 제3 도전층(26b)을 형성한다. 이와 같이 형성할 경우, 바디용 제3 도전층(26b)의 형성전의 세척시에 게이트 절연막(24a)의 소모를 방지할 수 있다. 상기 바디용 제3 도전층(26b)의 두께는 상기 제3c도에 설명한 바디용 제2 도전층(26a)의 두께를 고려하여 원하는 두께로 형성한다. 다음에 박막 트랜지스터으 채널 이온 주입을 실시한다.
제3e도는 박막 트랜지스터의 바디를 형성하는 단계를 나타낸다.
구체적으로, 기 바디용 제3 도전층(26b)상에 포토레지스트를 도포한후 패터닝하여 포토레지스트 패턴(30)을 형성한다. 이어서, 상기 포토레지스트 패턴(30)을 식각마스크로하여 상기 바디용 제3 도전층(26b) 및 바디용 제2 도전층(26a)을 식각하여 바디용 제3 도전층(26c) 및 제2 도전층 패턴(26d)을 형성함으로써, 본 발명의 박막 트랜지스터의 바디를 형성한다.
[실시예 2]
본 발명의 박막 트랜지스터의 제조방법의 제2 실시예는 상기 제1 실시예의 바디용 제3 도전층을 형성한후 이를 산화시키는 것을 제외하고는 동일한다. 제2 실시예에서 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 상기 제1 실시예의 제3a도 내지 제3c도의 단계까지는 동일하게 실시한다. 이어서, 상기 제3c도에서 식각에 사용된 포토레지스트 패턴(28)을 제거한다. 이어서, 상기 게이트(22) 및 바디용 제2 도전층(26a)상에 형성되어 있는 자연산화막이나 폴리머를 제거하는 습식세척공정을 실시한후, 결과물 전면에 바디용 제3 도전층(26a)을 형성한다. 상기 바디용 제3 도전층(26b)의 두께는 상기 제3c도에 설명한 바디용 제2 도전층(26a)의 두께를 고려하여 원하는 두께로 형성한다.
다음에, 상기 바디용 제3 도전층(26a)을 산화킨다. 상기 바디용 제3 도전층(26b)의 산화로 인하여, 비정질상태의 상기 바디용 제3 도전층(26b)은 결정화되고, 박막 트랜지스터의 바디로 사용되는 상기 바디용 제2 도전층(26a)과 바디용 제3 도전층(26b)의 두께는 얇게 된다.
따라서, 박막 트랜지스터의 오프 전류를 감소시킬 수 있으며, 온전류를 균일하게 할 수 있다.
다음에, 박막 트랜지스터의 채널 이온 주입을 실시한후, 상기 제1실시예의 제3e도의 단계를 실시한다.
본 발명의 실시예의 박막 트랜지스터에 의하면 게이트 절연막을 소모시키지 않고 두께르 균일하게 확보할 수 있기 때문에 박막 트랜지스터의 온 상태 전류를 안정적으로 흐르게 할수 있다.
또한, 게이트 절연막의 두께를 균일하게 확보할 수 있기 때문에, 게이트 절연막의 두께를 얇게 할 수 있어서 박막 트랜지스터의 온상태에서 전류구동능력을 향상시켜 셀의 안정도, 소프트 에러 내성의 강화, 노이즈(noise)면역성 및 저(low) 스탠드-바이 전류등의 동작 특성을 개선 할 수 있다.
따라서, 우수한 동작특성을 갖는 고집적화된 SRAM에 사용될 수 있는 박막 트랜지스터 부하소자를 만들 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (6)
- 반도체기판에 게이트요 제1 도전층을 형성하는 단계; 상기 게이트용 제1 도전층을 패터닝하여 게이트를 형성하는 단계; 상기 게이트가 형성된 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 바디용 제2 도전층을 형성하는 단계; 상기 바디용 제2 도전층 및 게이트 절연막을 식각하여, 상기 게이트 절연막상의 일부에 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물상에 바디용 제3 도전층을 형성하는 단계; 및 상기 바디용 제3 도전층의 전면에 채널이온 주입을 실시하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 바디용 제2 도전층을 형성하는 단계전에, 게이트 절연막을 손상시키지 않는 식각액을 사용하여 상기 제1 도전층이 형성된 기판을 세척하는 단계가 더 포함되는 것을 특징으로 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 바디용 제3 도전층을 형성하는 단계후에, 상기 바디용 제3 도전층을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 도전층, 제1 도전층 및 제3 도전층을 구성하는 물질로 다결정실리콘 또는 비결정실리콘을 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 반도체기판 상에 형성된 박막 트랜지스터의 게이트; 상기 게이트 및 기판의 전면에 형성되고, 상기 게이트상의 일부에 콘택홀을 갖는 게이트 절연막; 상기 게이트 절연막상에 형성된 바디용 제2 도전층; 및 상기 콘택홀이 형성된 바디용 제2 도전층의 전면에 형성된 바디용 제3 도전층으로 이루어지며, 상기 바디용 제2 도전층 및 제3 도전층은 박막 트랜지스터의 바디를 구성하는 것을 특징으로 하는 박막 트랜지스터구조.
- 제1항에 있어서, 상기 게이트 절연막은 산화막, 산화막/질화막의 이중막, 및 산화막/질화막/산화막의 3중막중에서 선택된 어느 하나로 구성하는 것을 특징으로 박막 트랜지스터 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000851A KR0151020B1 (ko) | 1995-01-19 | 1995-01-19 | 박막 트랜지스터 제조방법 및 그 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000851A KR0151020B1 (ko) | 1995-01-19 | 1995-01-19 | 박막 트랜지스터 제조방법 및 그 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960030445A KR960030445A (ko) | 1996-08-17 |
| KR0151020B1 true KR0151020B1 (ko) | 1998-10-01 |
Family
ID=19406943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950000851A KR0151020B1 (ko) | 1995-01-19 | 1995-01-19 | 박막 트랜지스터 제조방법 및 그 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151020B1 (ko) |
-
1995
- 1995-01-19 KR KR1019950000851A patent/KR0151020B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960030445A (ko) | 1996-08-17 |
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