KR0170324B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

박막 트랜지스터 및 그 제조방법 Download PDF

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Abstract

전기적 특성과 신뢰성이 개선된 박막 트랜지스터 및 그 제조방법에 관해 개시한다. 본 발명에 의한 박막 트랜지스터는 반도체 기판상에 형성된 TFT의 게이트, 상기 TFT의 게이트를 둘러싸도록 형성되고 상기 반도체 기판 전면에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성되고 TFT의 소오스, 드레인 및 채널이 형성된 TFT의 몸체, 상기 TFT몸체 상부의 일영역에 형성된 절연막, TFT의 드레인 및 게이트 절연막을 관통하여 형성된 콘택홀을 통해 상기 TFT의 게이트와 접속되는 도전층의 제1패턴, TFT의 소오스와 접속되는 도전층의 제2패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다. 또한 본 발명은 상기 박막 트랜지스터를 제조하는데 있어서 가장 적합한 제조방법을 제공한다.
따라서 본 발명에 의한 박막 트랜지스터 및 그 제조방법에 의하면, 얇은 게이트 절연막, 얇은 채널 영역 및 두꺼운 소오스 및 일정 전원선(Vcc line)을 동시에 형성하는 것이 가능하여 오프 전류의 감소와 온 전류의 증가를 동시에 만족시킬 수 있고, 박막 트랜지스터 몸체의 중심부에 정확하게 불순물 주입을 할 수 있기 때문에 전기적 특성과 신뢰성이 증대된다.

Description

박막 트랜지스터 및 그 제조방법
제1도는 종래 기술에 의해 제조된 박막 트랜지스터의 구조를 보여주는 단면도이다.
제2도는 본 발명에 의해 제조된 박막 트랜지스터의 단면도이다.
제3도 내지 제10도는 본 발명에 의한 박막 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 전기적 특성과 신뢰성이 개선된 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 고정한 부하 소자 대신에 박막 트랜지스터(Thin Film Transistor: 이하 TFT)를 부하 소자로 사용하는 스태틱 랜덤 액세스 메모리(Static Random Access Memory : 이하 SRAM)이 개발되었다. 이러한 박막 트랜지스터를 이용한 SRAM 셀은 메모리 장치의 고속화, 고집적화, 저전압화에 대한 요구를 만족시키기 위하여 낮은 대기 전류(low stand-by current), 저전압하에서의 높은 셀 안정성 및 소프트 에러에 대한 내성(soft error immunity) 등 많은 장점들을 구비하고 있어서 그 중요성이 더욱 부각되고 차세대 셀로서의 가능성을 지니고 있다.
제1도는 종래 기술에 의해 제조된 박막 트랜지스터를 포함하는 SRAM 셀의 구조를 보여주는 단면도이다.
도면부호 10은 반도체 기판을, 12는 박막 트랜지스터의 게이트를, 14는 게이트 절연막을, 16은 박막 트랜지스터의 소오스 영역을, 18은 박막 트랜지스터의 채널 영역을, 20은 박막 트랜지스터의 드레인 영역을 각각 나타낸다.
반도체 기판(10)에 형성된 박막 트랜지스터의 게이트(12) 위에 게이트 절연막(14)이 형성되어 있고, 박막 트랜지스터의 소오스, 채널 및 드레인(16,17 및 18)을 구비하는 박막 트랜지스터의 몸체(TFT body)가 게이트 절연막(14)위에 형성되어 있다.
또한 드레인 영역(20)은 게이트(12)와 연결되어 있다. 상기 박막 트랜지스터는 보텀 게이트(bottom gate) 구조이다.
상기 박막 트랜지스터의 제조방법을 제1도에 도시된 단면도를 참고하여 설명하면 다음과 같다.
반도체 기판(10)에 인(phosphorous)이 도우프된 다결정 실리콘을 이용하여 박막 트랜지스터의 게이트(12)를 형성한다. 이어서 결과를 전면에 게이트 절연막(14)을 형성한다. 게이트 절연막(14)은 실리콘 산화물(SiO2)을 이용하여 LPCVD 방법으로 형성한다. 계속해서 박막 트랜지스터의 몸체와 게이트(12)가 연결될 수 있는 콘택홀을 게이트 절연막(14)내에 형성한다.
이어서 콘택홀 계면의 자연 산화막과 폴리머 등의 제거를 위해 불화수소(HF) 용액등으로 세척한 후 다결정 실리콘 또는 비정질 실리콘(amorphous silicon) 을 침적한 후 이를 패터닝하여 박막 트랜지스터의 몸체(소오스, 드레인 및 채널 영역이 형성될 부분)를 형성한다.
계속해서 박막 트랜지스터의 몸체에 불순물을 저농도로 주입함으로써 채널 영역(18)을 한정하고 이어서 소오스와 드레인이 형성될 영역에 불순물을 고농도로 주입하여 소오스, 드레인 영역(18 및 20)을 형성한다.
상기한 SRAM 에서 부하소자로 사용되는 박막 트랜지스터에 요구되는 조건은 낮은 오프전류(off current: 이하 Ioff)와 높은 온 전류(on current : 이하 Ion)이다. 이는 낮은 오프전류(Ioff)에 의해서 낮은 대기 전류(stand by current) 상태가 가능해지고, 높은 온 전류(Ion)에 의해서 전류 구동능력이 좋아져서 결과적으로 SRAM 셀의 데이타 보유 능력이 개선되어 높은 셀의 안정성을 이룩할 수 있기 때문이다. 따라서 낮은 오프 전류(Ioff)를 얻기 위해서는 박막 트랜지스터의 채널의 두께를 가능한 한 얇게 형성해야 하고, 높은 온 전류(Ion)를 얻기 위해서는 박막 트랜지스터 게이트 절연막의 두께를 가능한 얇게 형성해야 한다.
그러나, 상술한 종래의 박막 트랜지스터의 제조방법에 의하여 박막 트랜지스터의 채널의 두께를 얇게 형성할 경우 다음과 같은 문제점이 지적되고 있다.
첫째, 채널의 두께를 얇게 형성하면 소오스 및 일정 전원선(Vcc line)도 함께 얇아져서 일정 전원선(Vcc line)의 면 저항(Sheet Resis tance : 이하 Rs) 이 높아진다. 따라서 반도체 장치의 동작 여유도가 감소한다.
둘째, 채널 영역을 한정하기 위한 이온 주입과 소오스, 드레인 영역 형성을 위한 이온 주입시 이온 주입 거리(Projected Range : 이하 Rp)를 조정하기가 어려워진다. 예를 들어 설명하면, 박막 트랜지스터의 채널의 두께를 300Å 미만으로 형성할 경우, 현재의 이온주입 장비의 최소 이온주입 에너지하에서 인(phosphorus) 또는 보론(boron)의 이온 주입거리가 300Å 보다 크기 때문에 불순물 영역이 박막 트랜지스터의 몸체 내부에 형성되지 않고 몸체 하부에 존재하는 게이트 절연막에 불순물 이온이 주입되어 게이트 절연막의 손상을 일으킨다.
따라서, 박막 트랜지스터의 전기적 특성과 신뢰성이 감소한다.
또한, 박막 트랜지스터의 게이트 절연막의 두께를 얇게 형성할 경우에는 다음과 같은 문제점이 있다.
박막 트랜지스터의 몸체와 게이트를 연결한 콘택홀을 만들고 난 후 박막 트랜지스터의 몸체를 침적하기 전에 콘택홀 계면의 자연 산화막과 폴리머 등의 제거를 위해 불화수소(HF) 용액등으로 세척하는 단계가 있다. 그런데 이 과정에서 박막 트랜지스터의 게이트 절연막이 세척 용액(예 : HF 용액)에 노출되어 게이트 절연막이 깍여 나가고 게이트 절연막의 특성이 감소하는 현상이 발생한다. 예를 들면 절연막이 약 500Å 정도의 두께로 형성된 경우 세척 과정 후에는 300Å 정도의 두께가 되며 박막 트랜지스터의 좋은 전기적 특성을 얻기 위해서 절연막을 얇게 형성하면 할수록 세척 과정 후에는 절연막이 거의 제거되는 문제점이 있다.
본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 전기적 특성과 신뢰성이 개선된 박막 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 박막 트랜지스터를 제조하는데 있어서, 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 반도체 기판상에 형성된 TFT의 게이트; 상기 TFT의 게이트를 둘러싸도록 형성되고 상기 반도체 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성되고 TFT의 소오스, 드레인 및 채널이 형성된 TFT의 몸체; 상기 TFT 몸체 상부의 일영역에 형성된 절연막; TFT의 드레인 및 게이트 절연막을 관통하여 형성된 콘택홀을 통해 상기 TFT의 게이트와 접속되는 도전층의 제1패턴; TFT의 소오스와 접속되는 도전층의 제2패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명에 의한 박막 트랜지스터에 있어서, 상기 TFT의 몸체는 비정질 실리콘 또는 다결정 실리콘으로 형성되고, 상기 TFT 소오스 및 이와 접속되는 상기 도전층의 제2패턴은 SRAM 셀의 일정전원선(Vcc line)으로 사용되는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명은 반도체 기판상에 제1도전층을 형성한 패터닝하여 TFT의 게이트로 형성하는 단계; 상기 TFT의 게이트상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 제2도전층 및 절연막을 순차적으로 형성하는 단계; 상기 결과물 전면에 제1도전성 불순물을 이온주입하는 단계; 상기 절연막 및 제2도전층을 패터닝하는 단계; 제1포토레지스트 패턴을 형성한 후 이를 이온주입 마스크로 하여 제2도전성 불순물을 이온주입하는 단계; 상기 제1포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하는 단계; 상기 제1도전층이 노출되도록 상기 제2도전층 및 게이트 절연막을 관통 하는 관통홀을 형성하는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 및 상기 식각에 의해 형성된 절연막 패턴상의 제3도전층을 제거하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명에 의한 박막 트랜지스터의 제조방법에 있어서, 상기 절연막은 100-1000Å의 두께로 형성하는 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면 상기 제2도전성 불순물 이온주입에 의해 박막 트랜지스터의 소오스 및 드레인 영역을 형성하며, 상기 콘택홀은 박막 트랜지스터의 드레인 영역에 형성되고, 상기 콘택홀이 형성된 드레인 영역이외의 제2도전층상에 제3도전층이 형성된 영역은 박막 트랜지스터의 소오스 영역과 일정전원선으로 형성되는 것이 바람직하다.
따라서, 본 발명에 의한 박막 트랜지스터 및 그 제조방법에 의하면, 얇은 게이트 절연막, 얇은 채널 영역 및 두꺼운 소오스 및 일정 전원선(Vcc line)을 동시에 형성하는 것이 가능하여 오프 전류의 감소와 온 전류의 증가를 동시에 만족시킬 수 있고, 박막 트랜지스터 몸체의 중심부에 정확하게 불순물 주입을 할 수 있기 때문에 전기적 특성과 신뢰성이 증대된다.
제2도는 본 발명에 의해 제조된 박막 트랜지스터의 단면도이다.
제1도와 동일한 참조 부호는 동일한 부재를 나타낸다.
반도체 기판(10)에 형성된 박막 트랜지스터의 게이트(12)위에 게이트 절연막(14)이 형성되어 있고, 소오스 영역(16)과 드레인 영역(20) 및 양 영역 사이에 형성된 채널 영역(18)을 구비하는 박막 트랜지스터의 몸체가 게이트 절연막(14) 위에 형성되어 있다.
상기 박막 트랜지스터의 채널 영역(18) 위에 절연막(22)이 형성되어 있고, 소오스 영역(16)위에는 도전층 제2패턴(30B)이 형성되어 있다. 또, 드레인 영역(20)에는 드레인 영역의 일부 및 게이트 절연막(14)을 관통하여 형성된 콘택홀(28)을 통해 게이트(12)와 접속되는 도전층 제1패턴(30A)이 형성되어 있다.
상기 박막 트랜지스터의 몸체, 즉 소오스/드레인(16,20) 및 채널영역(18)이 형성될 도전층은 다결정 실리콘 또는 비정질 실리콘으로 형성되어 있다. 일반적으로 비정질 실리콘 보다 다결정 실리콘을 더 많이 사용 한다.
상기 박막 트랜지스터는 채널 영역(18)과 드레인 영역(20) 사이에 오프셋(off set) 영역을 더 구비할 수도 있다.
본 발명에서는 채널 영역(18)이 소오스/드레인 영역(16,20)에 비해 두께가 얇게 형성되어 있어 낮은 오프 전류(Ioff) 및 높은 온 전류(Ion)를 얻을 수 있다.
제3도 내지 제10도는 본 발명의 일실시예에 의한 박막 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.
제3도는 박막 트랜지스터의 게이트(12), 게이트 절연막(14), 제2도 전층(15)을 차례로 형성하는 단계를 나타내는 단면도이다.
반도체 기판(10) 위에 제1도전층을 적층한 다음 박막 트랜지스터의 게이트(12)로 패터닝한 다음, 게이트 절연막(14)을 적층한다. 이어서 게이트 절연막(14) 위에 제2도전층(15)을 적층한다. 상기 게이트(12)는 통상 도핑된 다결정 실리콘으로 형성하고 제2도전층(15)은 다결정 실리콘 또는 비정질 실리콘으로 형성하며, 일반적으로 비정질 실리콘보다 다결정 실리콘으로 형성하는 것이 바람직하다.
제4도는 절연막(22) 형성 및 제2도전층(15) 전면에 도전성 불순물을 이온주입하는 단계를 나타낸다.
제2도전층(15) 전면에 절연막(22)을 형성한 다음 제1도전성 불순물을 이온주입한다. 상기 제1도전성 불순물은 박막 트랜지스터의 문턱전압 조정을 위해 필요하며 채널 영역을 형성하기 위해 주입한다.
상기 절연막(22)은 상기 제1도전성 불순물 이온 주입시 이온주입거리(Rp)를 조정하기 위한 완충막(buffer layer)으로 이용되어 제2도전층(15) 내부에 정확하게 불순물이 도우핑 되도록 한다.
상기 절연막은 100Å 내지 1000Å 두께로, 예컨대 500Å 두께로 형성하고, 상기 제1도전성 불순물은 120KeV 이온주입에너지로 주입하면 제2도전층(15)이 얇게 형성되었다 할지라도 제2도전층(15) 내부에만 불순물이 도우핑된다.
제5도는 절연막(22) 및 제2도전층(15)을 패터닝하는 단계를 나타내는 단면도이다.
상기 절연막(22) 전면에 포토레지스트를 도포하여 제1포토레지스트 패턴(23)으로 형성한 다음 상기 제1포토레지스트 패턴(23)을 식각마스크로 이용하여 상기 절연막(22) 및 제2도전층(15)을 차례로 식각하여 절연막 패턴(22A) 및 박막 트랜지스터의 몸체(15A)로 패터닝한다.
제6도는 소오스(16) 및 드레인(20) 영역을 형성하는 단계를 나타내는 단면도이다.
이어서 상기 제1포토레지스트 패턴(23)을 제거한 다음 소오스(16) 및 드레인(20) 영역으로 형성될 부분을 제외한 부분에 제2포토레지스트 패턴(25)을 형성한다. 이어서 상기 제2포토레지스트 패턴(25)을 이온주입 마스크로 하여 제2도전성 불순물, 예컨대 P형 불순물을 상기 TFT의 몸체(15A)에 이온주입하여 소오스(16) 및 드레인(20) 영역을 형성한다. 이 단계에서도 절연막(22)은 완충막으로 작용하여 게이트 절연막(14)의 손상없이 박막 트랜지스터 몸체 내부에 정확하게 제2도전성 불순물 도우핑 영역이 형성되게 한다.
제7도는 절연막(22)의 일부를 제거하는 단계를 나타내는 단면도이다.
상기 제2포토레지스트 패턴(23)을 식각마스크로 사용하여 제2절연막(22)의 일부를 제거한다. 이 때 식각의 종말점(end point)은 상기 박막 트랜지스터 몸체(15A)의 표면으로 잡는다.
제8도는 콘택홀(28)을 형성하는 단계를 나타내는 단면도이다.
상기 제2포토레지스트 패턴(23)을 제거한 후 콘택홀(28)을 형성하기 위한 제3포토레지스트 패턴(27)을 형성한다. 이어서 상기 제3포토레지스트 패턴(27)을 식각 마스크로 이용하여 박막 트랜지스터의 드레인 영역(20)과 게이트 절연막(14)을 차례대로 식각하여 콘택홀(28)을 형성한다. 이 때 식각의 종말점은 상기 게이트(12)의 계면으로 잡는다.
제9도는 제3도전층(30)을 형성하는 단계를 나타내는 단면도이다.
상기 제3포토레지스트 패턴(27)을 제거한 후 상기 콘택홀(28) 내부를 포함한 결과물 전면에 제3도전층(30)을 적층한다.
상기 제3도전층(30)은 불순물이 도우프된 다결정 실리콘을 이용하여 형성하거나 다결정 실리콘을 침적한 후 이온주입을 하여 활성화하여 형성한다.
상기 제3도전층(30)은 상기 제2도전층(15)보다 두껍게 형성하는 것이 바람직하다.
제10도는 소오스(16) 및 드레인(20) 영역을 제외한 부분의 제3도전층(30)을 제거하는 단계를 나타내는 단면도이다.
상기 제3도전층(30) 위에 소오스 및 드레인 영역(16,20)을 한정하기 위한 제4포토레지스트 패턴(31)을 형성한 후 이를 마스크로 이용하여 상기 제3도전층(30)을 식각함으로써 제3도전층의 제1패턴(31A) 및 제2패턴(31B)을 형성한다.
상기 제3도전층 제1패턴(30A)은 박막 트랜지스터의 드레인 영역에서 제2도전층(15)과 게이트(12)를 연결시켜주는 역할을 한다. 또한 소오스 영역(16)의 도전층의 전체적인 두께는 제2도전층(15)의 두께와 제3도전층 제2패턴(30B)의 두께를 합한 것과 같으므로 채널 영역(18)의 도전층 두께보다 두껍기 때문에 면저항(Rs)을 낮추어주는 역할을 한다.
본 발명에 의한 박막 트랜지스터 및 그 제조방법에 의하면 다음과 같은 효과가 있다.
첫째, 절연막(22)을 제2도전층(15)위에 형성한 후에 채널 영역(18) 그리고 소오스, 드레인 영역(16,20)을 형성하기 위한 불순물 이온주입을 실시하므로 상기 절연막(22)이 완충막으로 작용하여 제2도전층(15)의 내부에 정확하게 도우핑 영역이 형성되도록 하여 게이트 절연막(14)의 손상을 방지한다.
둘째, 박막 트랜지스터의 드레인 영역(20)과 게이트(12)를 연결시키기 위한 콘택홀(28)을 박막 트랜지스터의 몸체를 형성하기 전에 형성하던 종래기술과는 달리 본 발명에서는 박막 트랜지스터 몸체(15)를 형성하고 소오스, 드레인 영역(16,20)을 모두 한정한 후에 형성하므로 세척과정에서 게이트 절연막(14)이 노출되지 않는다. 따라서 게이트 절연막(14)을 가능한 한 얇게 형성하여 전류구동능력을 증대시킬 수 있고, 제조과정에서 게이트 절연막(14)의 손실 및 특성 손상이 방지된다.
셋째,아주 얇은 채널 영역(18)과 그에 비해 상대적으로 두꺼운 소오스 및 일정 전원선(Vcc line)(16)을 형성할 수 있으므로 낮은 오프 전류(Ioff)와 높은 온 전류(Ion)의 특성을 동시에 만족시킬 수 있어서, 전기적 특성 및 신뢰성이 증대된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (6)

  1. 반도체 기판상에 형성된 TFT의 게이트; 상기 TFT의 게이트를 둘러싸도록 형성되고 상기 반도체 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성되고 TFT의 소오스, 드레인 및 채널이 형성된 TFT의 몸체; 상기 TFT 몸체 상부의 일영역에 형성된 절연막; 상기 TFT의 드레인 및 게이트 절연막을 관통하여 형성된 콘택홀을 통해 상기 TFT의 게이트와 접속되는 도전층의 제1패턴; 및 상기 TFT의 소오스와 접속되며 일정전원선(Vcc line)으로 사용되는 도전층의 제2패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  2. 반도체 기판상에 제1도전층을 형성한 다음 패터닝하여 TFT의 게이트를 형성하는 단계; 상기 TFT의 게이트상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 제2도전층 및 절연막을 순차적으로 형성하는 단계; 상기 결과물 전면에 제1도전성 불순물을 이온주입하는 단계; 상기 절연막 및 제2도전층을 패터닝하는 단계; 제1포토레지스트 패턴을 형성한 후 이를 이온주입 마스크로 하여 제2도전성 불순물을 이온주입하는 단계; 상기 제1포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하는 단계; 상기 제1도전층이 노출되도록 상기 제2도전층 및 게이트 절연막을 관통하는 콘택홀을 형성하는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 및 상기 식각에 의해 형성된 절연막 패턴상의 제3도전층을 제거하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 제2항에 있어서, 상기 절연막은 100-1000Å의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제2항에 있어서, 상기 제2도전성 불순물 이온주입에 의해 박막 트랜지스터의 소오스 및 드레인 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제2항에 있어서, 상기 콘택홀은 박막 트랜지스터의 드레인 영역에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 콘택홀이 형성된 드레인 영역이외의 제2도전층상에 제3도전층이 형성된 영역은 박막 트랜지스터의 소오스 영역과 일정전원선으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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