KR0165422B1 - 박막트랜지스터 장치 및 그 제조방법 - Google Patents

Abstract

박막트랜지스터 및 그 제조방법에 개시되어 있다. 셀의 MOS 트랜지스터 및 평탄화막이 구비되어 있는 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막 상에 제1도전층을 형성하는 단계, 상기 제1도전층이 패터닝하여 게이트 전극을 형성하는 단계, 게이트 산화막 및 제2도전층을 차례로 적층하는 단계, 상기 제2도전층을 패터닝하여 채널층을 형성하는 단계, 상기 결과물 상에 캡핑층(capping layer:HTO)를 적층시킨후 이온주입 공정을 거쳐서 박막 트랜지스터 소오스/드레인 및 드레인 오프셋(offset) 영역이 이루어진 단계, 상기 제2 도전층인 채널층의 드레인단과 게이트 전극간의 전기적 연결을 위한 콘택을 오픈(open)시키는 단계, 채널 도전층과 게이트 전극을 연결시키는 제3 도전층을 적층시켜 콘택홀을 채우는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다. 본 발명에 의하면, 게이트 산화막 증착후 콘택을 형성하지 않고 게이트 산화막 증착후 이어서 채널 폴리 실리콘 및 여타 다른 증착막을 형성시킨 다음 게이트 폴리 실리콘과 채널 폴리실리콘과의 콘택을 나중에 형성함으로써 계면 포획 준위 밀도를 줄일 수 있어 온(on)/오프(off)전류 스윙 특성이 좋아지고 서브문턱 스윙값도 작아진다.

Description

박막 트랜지스터 장치 및 그 제조방법

제1도는 SRAM 셀의 일반적인 회로도로서, 부하소자로 P-채널 박막트랜지스터를 사용한 CMOS SRAM을 도시한 등가 회로도.

제2a도 내지 제2d도는 종래의 박막트랜지스터 제조방법을 단계적으로 도시한 공정 단면도.

제3a도 내지 제3e도는 종래의 다른 기술에 의한 박막트랜지스터 제조방법을 단계적으로 도시한 공정단면도.

제4a도는 본 발명에 의한 박막트랜지스터 단면도.

제4b도 내지 제4j도는 본 발명에 의한 박막트랜지스터 제조방법을 단계적으로 도시한 공정단면도.

제5도는 본 발명에 의해 주변회로 메탈라인과 셀의 전원(Vcc)라인을 연결시킨 박막트랜지스터 단면도.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 채널 폴리실리콘과 게이트 폴리실리콘과의 콘택공정이 개선된 박막트랜지스터(Thin Film Transistor: 이하 TFT) 및 그 제조방법에 관한 것이다.

일반적으로, SRAM(Static Random Access Memory)의 메모리 셀은 셀을 구성하는 부하소자로서, 디플리션(depletion)형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 대기시 낮은 소비전류 및 안정된 데이터 유지(Retension)능력을 갖도록 P-채널 박막트랜지스터(TFT)를 부하소자로 사용하게 되었다.

박막트랜지스터를 형성하는 방법으로는 박막트랜지스터의 게이트가 채널 및 소오스/드레인의 상부에 위치하도록 형성하는 톱 게이트(top gate)형, 박막트랜지스터의 게이트가 채널 및 소오스/드레인의 하부에 위치하도록 형성하는 보텀 게이트(bottom gate)형, 및 그 상하부에 위치하도록 형성하는 더블 게이트(double gate)형이 있다.

대기(stand-by)시 낮은 소비전력 및 안정된 데이터 유지 능력을 갖는 P-채널 박막트랜지스터를 얻기 위해서는 박막 트랜지스터의 오프(off)전류의 감소와 온(on) 전류의 증가 및 박막 트랜지스터의 서브 문턱 전압 스윙(sub-threshold swing) 특성이 우수하게 유지되어야한다. 이러한 특성은 박막 트랜지스터의 게이트 산화막과 채널 폴리 실리콘 사이의 계면특성에 의해 크게 좌우되게 된다.

제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자로 P-채널 박막트랜지스터를 사용한 CMOS형 SRAM을 도시한다.

셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제1 비트라인과 접속하는 NMOS 제1 전송트랜지스터(T1); 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2 비트라인과 접속하는 NMOS 제2 전송트랜지스터(T2); 상기 제1 전송트랜지스터의 소오스와 그 드레인이 접속하고 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제2 전송트랜지스터 (T2)의 소오스와 접속하는 NMOS 제1 구동트랜지스터(T3); 상기 제2 전송트랜지스터(T2) 의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제1 전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2 구동트랜지스터(T4); 그 드레인은 상기 제1 구동트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1 구동트랜지스터의 게이트 및 상기 제2 전송트랜지스터의 소오스와 접속하는 P-채널 제1 박막트랜지스터(T5); 그 드레인은 상기 제2 구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2 구동트랜지스터(T4)의 게이트 및 상기 제1 전송트랜지스터(T1)의 소오스와 접속하는 P-채널 제2 박막트랜지스터(T6)로 구성되어 있다.

제2a도 내지 제2d도는 종래 박막 트랜지스터 제조방법을 단계적으로 도시한 공정단면도이다.

SRAM셀의 MOS 트랜지스터 형성후 평탄화막(8) 및 절연막(10)이 적층된 결과물 상에, 박막 트랜지스터의 게이트 폴리 실리콘 (11)(제2a도)을 형성하고 게이트 산화막(13)(제2b도)을 형성한 후 패터닝(13a)(제2c도)하여 채널 폴리 실리콘(15)을 증착하여 콘택연결 시킨다(제2d도).

상술한 박막트랜지스터의 제조 공정은 게이트 폴리 실리콘상에 게이트 산화막을 증착후 패터닝히여 콘택홀을 형성하고 상기 결과물상에 폴리 실리콘을 증착하여 상기 채널 폴리 실리콘과 게이트 폴리 실리콘을 전기적으로 콘택 연결시킨다. 이때, 게이트 산화막을 패터닝한후 세정(cleaning)하는 단계에서 게이트 산화막을 다소 소비(consumption)함으로써 게이트 산화막 두께가 줄어들게 되는데 이때문에 게이트 산화막 두께조절(control)이 어렵게 된다. 또한 세정(cleaning)시 산화막 표면 노출에 기인하는 산화막 표면상에 무결합수(dangling bond) 발생으로 각종 Si-SiO₂계면(interface)의 포획 준위(trap state)의 증가를 가져오는 원인이 되며, 이는 보텀 게이트(bottom gate) 박막 트랜지스터의 경우에는 많은 영향을 미치게 된다.

제2a도 내지 제2d까지의 공정의 단점을 개선하기 위한 다른 종래의 박막 트랜지스터 제조방법을 제3a도 내지 제3e도를 이용하여 설명한다.

SRAM셀의 MOS 트랜지스터 형성후 평탄화막(18) 및 절연막(20)이 적층된 결과물 상에, 박막 트랜지스터의 게이트 폴리 실리콘 (21)(제3a도)을 형성하고 게이트 산화층(23)(제3b도)을 형성한다. 이어서, 채널 폴리 실리콘(25)을 증착하여(제3c도) 채널 폴리 실리콘(25) 및 게이트 산화막(23)까지 패터닝한다.(제3d도) 상기 결과물 상에 채널 폴리 실리콘(27)을 한번 더 증착하여 게이트 폴리 실리콘(21)과 콘택연결 시킨다(제3e도).

제2a도 내지 제2d도 공정상의 문제점을 해결하기 위하여 채널 폴리 실리콘을 이중으로 증착하는 방법이 고안되었으나, 두번 증착함으로써 불필요하게 발생되는 채널 폴리 실리콘 사이의 계면 포획 준위(trap state)증가로 인해 박막 트랜지스터의 온(on)/오프(off) 전류스윙(current swing)값이 현저히 감소하여 특성이 저하되게 된다.

한편, SRAM 셀의 부하소자로 사용되는 박막 트랜지스터는 SRAM 셀의 대기시 소비 전류 및 데이터 유지능력에 커다란 영향을 미치게 된다.

이러한 박막 트랜지스터의 전류특성은 박막 트랜지스터의 서브문턱스윙(sub-threshold swing)값을 개선 시킴으로써 양호한 특성을 나타내게 된다. 구체적으로, 온(on)/오프(off) 전류 스윙(current swing) 특성을 좋게하여 서브 문턱 스윙(Sub-threshold swing)값을 작게하기 위해서는 채널 폴리 실리콘과 게이트 산화층사이의 계면에 존재하는 계면포획 준위 밀도를 가능한한 낮게 유지시켜 주어야 한다. 이를 통하여 박막 트랜지스터의 온(on)/오프(off) 전류 스위칭특성을 개선하여 오프전류(off-current)의 감소 및 온 전류(on-current)를 증가 시켜야 한다. 박막 트랜지스터의 서브 문턱 스윙(sub-threshold swing) 특성은 채널 폴릴 실리콘과 게이트 산화층사이의 계면 상태에 따라 그 값이 현저하게 변하게 되는데, 따라서 이 계면 안정화가 절실히 요구되고 있다. 이런 목적을 이루기 위해서 게이트 산화층 증착후 이어서 채널 폴리 실리콘 및 여타 다른 증착막을 형성시킨 다음 게이트 폴리 실리콘과 채널 폴리실리콘과의 콘택을 나중에 형성함으로써 계면 포획 준위 밀도(trap state density)를 줄일 수 있다. 또한, 게이트 산화층 증착후 바로 콘택을 형성할 경우, 채널 폴리 실리콘 증착전 세정(cleaning)으로 인한 게이트 산화층 두께가 감소하게 되어 특성 변화가 발생하게 되나 상기의 방법을 사용하게 되면 이를 방지 할 수 있게 된다.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하여 안정된 동작특성을 확보할 수 있는 박막 트랜지스터를 제공하는 것이다.

본 발명의 다른 목적은 상기 박막트랜지스터를 제조하는데 적합한 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은,

하부에 평탄화막 및 셀의 MOS 트랜지스터가 구비된 박막 트랜지스터 절연막; 상기 박막 트랜지스터 절연막상에 형성된 제1 도전층인 게이트 전극; 상기 게이트 전극상에 형성된 박막트랜지스터 게이트 절연막; 상기 게이트 절연막상에 형성된 박막 트랜지스터의 소오스/드레인 및 채널이 되는 제2 도전층; 상기 제2 도전층 상에 형성되는 캡핑(capping) 산화층; 상기 게이트 전극상에 소정의 크기로 형성되고 상기 캡핑 산화층, 상기 제2 도전층 및 상기 게이트 절연막을 패터닝하여 형성된 콘택홀; 및

상기 콘택홀을 메우며 노출된 상기 게이트 전극과 콘택되어 상기 채널 폴리 실리콘의 드레인단과 상기 게이트 전극 사이의 전기적 콘택을 완성하는 제3 도전층을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 게이트 전극은 고농도(N⁺) 폴리 실리콘을 사용하는 것이 바람직하다.

또한, 상기 콘택홀 주변에서 캡핑 산화막과 상기 제3 도전층 사이에 소정의 크기의 질화막(SiN)을 개재하는 것이 바람직하다.

상기 다른 목적을 달성하기 위하여 본 발명은,

셀의 MOS 트랜지스터 및 평탄화막이 구비되어 있는 반도체 기판상에 절연막을 형성하는 단계, 상기 절연막 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층이 패터닝하여 게이트 전극을 형성하는 단계, 게이트 산화막 및 제2 도전층을 차례로 적층하는 단계, 상기 제2 도전층을 패터닝하여 채널층을 형성하는 단계, 상기 결과물 상에 캡핑층(capping layer :HTO)를 적층시킨후 이온주입 공정을 거쳐서 박막 트랜지스터 소오스/드레인 및 드레인 오프셋(offset) 영역이 이루어진 단계, 상기 제2 도전층인 채널층의 드레인단과 게이트 전극간의 전기적 연결을 위한 콘택을 오픈(open)시키는 단계, 채널 도전층과 게이트 전극을 연결시키는 제3 도전층을 적층시켜 콘택홀을 채우는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 이온주입 공정으로 채널 오프셋 영역을 형성하는 단계 후, 박막 트랜지스터의 드레인단에 형성되는 콘택 오픈(open)시 습식(WET)식각에 의한 콘택 수직측면을 요철형태로 만들어 주기 위한 질화막(SiN)을 적측하는 단계를 더 구비하는 것이 바람직하다.

또한, 상기 제3 도전층을 패터닝 한 후, 제3 도전층상에 메탈 라인을 형성하여 채널 도전층과 동일층인 Vcc 라인과 메탈 라인을 연결하는 단계를 더 구비할 수 있다.

본 발명에 의하면, 게이트 산화막 증착후 콘택을 형성하지 않고 게이트 산화막 증착후 이어서 채널 도전층 및 여타 다른 증착막을 형성시킨 다음 게이트 전극과 채널 도전층과의 콘택을 나중에 형성하여 연결함으로써 계면 포획 준위 밀도(trap state density)를 줄일 수 있게 된다. 이로인해 온(on)/오프(off) 전류 스윙(current swing) 특성은 좋아지고 서브 문턱 스윙(Sub-threshold swing)값은 작아진다. 그리고, 콘택이 형성되는 부위에서 박막 트랜지스터의 게이트 전극인 N형 고농도(N⁺) 폴리 실리콘의 인(Phosphrous)이 제2 도전층인 P형 고농도(P⁺) 채널 폴리 실리콘내로 확산됨에 따른 박막 트랜지스터의 오프(off) 전류의 증가를 방지 할 수 있게 된다.

한편, 게이트 산화층 증착후 바로 콘택을 형성할 경우, 채널 폴리 실리콘 증착전 세정(cleaning)으로 인한 게이트 산화층 두께 감소로 특성 변화가 발생하게 되나 본발명에 의한 방법을 사용하게 되면 이를 방지 할 수 있게 된다. 또한, SRAM 셀 노드 커패시턴스가 증가될 뿐만아니라 셀내에 일정 전원을 공급해 주는 Vcc 라인과 메탈 라인과의 연결이 기존의 벌크 고농도(P⁺) 활성층을 이용하여 형성시키던 것을 제3 도전층을 사용함으로써 콘택 저항 감소 및 별도의 N-well 전원(power)을 잡아 주기 위한 메탈 콘택이 필요 없기 때문에 칩 크기의 증가없이 효과적으로 메탈 라인과 Vcc 라인과의 직접 전기적 접촉을 이룰수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

제4a도는 본 발명에 의해 안정된 동작특성을 확보할 수 있는 박막 트랜지스터의 단면도이다.

상기 박막 트랜지스터는 그 게이트가 소오스/드레인 및 채널의 하부에 형성되어 있는 보텀 게이트(bottom gate)형의 박막 트랜지스터이다.

참조 번호 48은 셀의 MOS 트랜지스터가 구비되어 있는 반도체 기판상에 형성된 평탄화막, 50은 예컨대 절연물로 형성된 절연막, 51a는 박막트랜지스터의 게이트 전극인 N형 고농도(N⁺) 게이트 폴리 실리콘, 53a는 박막트랜지스터 게이트 산화막, 55c는 박막트랜지스터의 채널 폴리 실리콘, 59a는 캡핑 산화막, 61b는 질화막, 63a는 P형 고농도(P+) 폴리 실리콘막을 나타낸다.

박막 트랜지스터 절연막(50)의 하부구조물(48)로 평탄화막 및 셀의 MOS 트랜지스터가 구비되어 있고 상기 절연막(50) 상에 박막 트랜지스터의 게이트 전극인 N형 고농도(N⁺) 게이트 폴리 실리콘(51a); 상기 N형 고농도(N⁺) 게이트 폴리 실리콘상에 형성된 박막 트랜지스터의 게이트 산화막(53a); 상기 게이트 산화막상에 형성된 박막 트랜지스터의 소오스/드레인 및 채널이 되는 폴리 실리콘(55c); 상기 폴리 실리콘상에 형성된 캡핑(capping) 산화층(59a); 상기 게이트 전극상에 소정의 크기로 형성되고 상기 캡핑 산화층, 상기 폴리 실리콘 및 상기 게이트 산화막을 패터닝하여 형성된 콘택홀(57); 및 소정의 범위에 폴리 실리콘층(63a)이 형성되어 상기 콘택홀(57)을 메워 콘택홀 측면이 요철 모양으로 되고, 노출된 N형 고농도(N⁺) 게이트 폴리 실리콘(51a)과는 콘택되어지며, 상기 콘택홀 주변에서는 캡핑 산화막과 제2 도전층 사이에는 질화막(SiN:61b)을 개재한 형상의 콘택구조로 채널 폴리 실리콘(55c)과 N형 고농도(N⁺) 게이트 폴리 실리콘(51a) 사이의 전기적 콘택을 완성한 박막 트랜지스터를 나타낸다.

본 발명에 의한 박막 트랜지스터는 게이트 산화막 증착후 콘택을 형성하지 않고 게이트 산화막 증착후 이어서 채널 폴리 실리콘 및 여타 다른 증착막을 형성시킨 다음 게이트 폴리 실리콘과 채널 폴리실리콘과의 콘택을 나중에 형성하여 연결함으로써 채널 폴리 실리콘과 게이트 산화층 사이의 계면의 계면 포획 준위 밀도(trap state density)를 줄여준다. 따라서, 박막 트랜지스터의 서브 문턱 스윙(sub-threshold swing)특성을 크게 향상 시킬 수 있으며 또한 콘택이 형성되는 영역에서 형성되는 P형 고농도(P⁺)/N형 고농도(N⁺) 접촉시 N형 고농도(N⁺)의 인(Phosphrous)가 P형 고농도(P⁺) 영역으로 확산됨에 따른 박막 트랜지스터 드레인단에서의 P형 저농도(P^-)/N형 고농도(N⁺)화에 기인하는 오프-전류(off-current)의 증가를 방지 할 수 있다.

제4b도 내지 제4j도는 본 발명에 의한 박막트랜지스터 제조방법을 단계적으로 도시한 공정단면도이다.

제4b도는 셀의 MOS 트랜지스터(도시 안됨) 및 평탄화막(48)이 구비되어 있는 반도체 기판 상에 절연막(HTO:50) 및 박막 트랜지스터의 게이트 도전층으로 사용되는 고농도 N형(N⁺) 폴리 실리콘 도전층(51)이 적층된 후의 단계를 나타낸다.

제4c도는 상기 폴리 실리콘 도전층이 패터닝(51a)된 후의 단계를 나타낸다.

제4d도는 박막 트랜지스터의 게이트 산화층(53)이 적층된 단계를 나타낸다.

제4e도는 상기 결과물 전면에 채널 폴리 실리콘(55)을 적층한 단계를 나타낸다.

제4f도는 상기 채널 폴리 실리콘(55a)이 패터닝된 상태를 도시한다.

제4g도는 상기 결과물 상에 캡핑층(capping layer:HTO,59)를 적층시킨후 이온주입 공정을 거쳐서 박막 트랜지스터 소오스/드레인(55b-1) 및 드레인 오프셋(offset:55b-2) 영역의 P-LDD(light doped drain)화가 이루어진 단계를 나타낸다.

제4h도는 박막 트랜지스터의 드레인단에 형성되는 채널 폴리 실리콘(55b-1)과 게이트 폴리 실리콘(51a)간의 전기적 연결을 위한 콘택오픈(open:57)시 습식(WET)식각에 의한 콘택 수직측면을 요철형태로 만들어 주기 위한 질화막(SiN:61)을 적층시킨 후의 상태를 도시한다.

제4i도는 박막트랜지스터의 드레인단에 형성되는 채널 폴리 실리콘(55b-1)과 게이트 폴리 실리콘(51a)간의 전기적 연결을 위한 콘택오픈(open:57)된 단계를 나타낸다.

제4j도는 채널 폴리 실리콘(55c)과 게이트 폴리 실리콘(51a)을 연결시키는 P형 고농도(P⁺) 폴리 실리콘 도전층(63)이 적층된 단계를 나타낸다.

제5도는 본 발명의 구조가 셀내에 일정 전원을 공급해 주는 채널 폴리 실리콘과 동일층인 Vcc 라인(55c)과 메탈 라인(65)과의 연결이 기존의 벌크 P형 고농도(P⁺) 활성층을 이용하여 형성시키던 것을 P형 고농도(P⁺) 폴리 실리콘(63a)층을 사용함으로써 콘택 저항 감소 및 별도의 N-well 전원(power)을 잡아 주기 위한 메탈 콘택이 필요 없기 때문에 칩 크기의 증가없이 효과적으로 메탈 라인과 Vcc 라인과의 전기적 접촉을 이룰 수 있음을 보여 주고 있다.

본 발명에 의하면, 게이트 산화막 증착후 콘택을 형성하지 않고 게이트 산화막 증착후 이어서 채널 폴리 실리콘 및 여타 다른 증착막을 형성시킨 다음 게이트 폴리 실리콘과 채널 폴리실리콘과의 콘택을 나중에 형성함으로써 계면 포획 준위 밀도(trap state density)를 줄일 수 있게 된다. 이로인해 온(on)/오프(off) 전류 스윙(current swing) 특성을 좋아지고 서브 문턱 스윙(Sub-threshold swing)값을 작아진다. 그리고, 콘택이 형성되는 부위에서 박막 트랜지스터의 N형 고농도(N⁺) 게이트 폴리 실리콘의 인(Phosphrous)이 P형 고농도(P⁺) 채널 폴리 실리콘내로 확산됨에 따른 박막 트랜지스터 드레인단에서의 저농도 P형(P^-)/고농도 N(N⁺)형 구조로 되어 박막 트랜지스터의 오프(off) 전류의 증가를 방지 할 수 있게 된다.

한편, 게이트 산화층 증착후 바로 콘택을 형성할 경우, 채널 폴리 실리콘 증착전 세정(cleaning)으로 인한 게이트 산화층 두께 감소로 특성 변화가 발생하게되나 본발명에 의한 방법을 사용하게 되면 이를 방지하여 게이트 산화층 두께 조절능력(controllability)를 크게 향상 시킬 수 있게 된다. 또한, SRAM 셀 노드 커패시턴스가 증가될 뿐만아니라 셀내에 일정 전원을 공급해 주는 Vcc 라인과 메탈 라인과의 연결이 기존의 벌크 고농도(P⁺) 활성층을 이용하여 형성시키던 것을 제3 도전층을 사용함으로써 콘택 저항 감소 및 별도의 N-well 전원(power)을 잡아 주기 위한 메탈 콘택이 필요 없기 때문에 칩 크기의 증가없이 효과적으로 메탈 라인과 Vcc 라인과의 직접 전기적 접촉을 이룰수 있다.

Claims (9)

1. 하부에 평탄화막 및 셀의 MOS 트랜지스터가 구비된 박막 트랜지스터 절연막; 상기 박막 트랜지스터 절연막상에 형성된 제1 도전층인 게이트전극; 상기 게이트 전극상에 형성된 박막트랜지스터 게이트 절연막; 상기 게이트 절연막상에 형성된 박막 트랜지스터의 소오스/드레인 및 채널이 되는 제2 도전층; 상기 제2 도전층 상에 형성되는 캡핑(capping) 산화층; 상기 게이트 전극상에 소정의 크기로 형상되고 상기 캡핑 산화층; 상기 제2 도전층 및 상기 게이트 절연막을 패터닝하여 형성된 콘택홀; 및 상기 콘택홀을 메우며 노출된 상기 게이트 전극과 콘택되어 상기 채널 폴리 실리콘의 드레인단과 상기 게이트 전극 사이의 전기적 콘택을 완성하는 제3 도전층을 구비하는 것을 특징으로 하는 박막 트랜지스터.
2. 제1항에 있어서, 상기 콘택홀 주변에서 캡핑 산화막과 상기 제3 도전층 사이에 소정의 크기의 질화막(SiN)을 개재하는 것을 특징으로 하는 박막 트랜지스터.
3. 제2항에 있어서, 상기 콘택홀의 수직 측벽의 구조가 게이트 절연막/채널 도전층/캡핑 절연막/질화막으로 구성됨을 특징으로하는 박막 트랜지스터.
4. 제3항에 있어서, 상기 콘택홀의 수직 측벽 형상이 요철모양으로 형상된 것을 특징으로 하는 박막 트랜지스터.
5. 제1항에 있어서, 소정의 범위에 형성된 제3 도전층이 고농도 P형(P⁺) 폴리 실리콘임을 특징으로 하는 박막 트랜지스터.
6. 제1항에 있어서, 제3 도전층상에 메탈 라인을 형성하여 채널 폴리 실리콘과 동일층인 Vcc 라인과 주변회로부의 메탈 라인이 연결되어진 것을 특징으로 하는 박막 트랜지스터.
7. 셀의 MOS 트랜지스터 및 평탄화막이 구비되어 있는 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층이 패터닝하여 게이트 전극을 형성하는 단계; 게이트 산화막 및 제2 도전층을 차례로 적층하는 단계; 상기 제2 도전층을 패터닝하여 채널층을 형성하는 단계; 상기 결과물 상에 캡핑층(capping layer:HTO)를 적층시킨후 이온주입 공정을 거쳐서 박막 트랜지스터 소오스/드레인 및 드레인 오프셋(offset)영역이 이루어진 단계; 상기 제2 도전층인 채널층의 드레인단과 게이트 전극간의 전기적 연결을 위한 콘택을 오픈(open)시키는 단계; 채널 도전층과 게이트 전극을 연결시키는 제3 도전층을 적층시켜 콘택홀을 채우는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
8. 제7항에 있어서, 상기 이온주입 공정으로 채널 오프셋 영역을 형성하는 단계 후, 박막 트랜지스터의 드레인단에 형성되는 콘택오픈(open)시 습식(WET)식각에 의한 콘택 수직측면을 요철형태로 만들어 주기 위한 질화막(SiN)을 적층하는 단계를 더 구비하는 것을 특징으로하는 박막 트랜지스터 제조 방법.
9. 제7항에 있어서, 상기 제3 도전층을 패터닝 한 후, 제3 도전층상에 메탈 라인을 형성하여 채널 도전층과 동일층인 Vcc 라인과 메탈 라인을 연결하는 단계를 더 구비하는 것을 특징으로하는 박막 트랜지스터 제조 방법.