KR100200076B1 - 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 부하 소자로서 피형 박막 트랜지스터를 사용하는 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조 방법에 있어서, 기판내에 소정의 도전영역(활성층 또는 제 2도전형 활성영역)을 형성하여 상기 피형 박막 트랜지스터의 채널층과 동일한 층으로 이어진 전원선과 외부 전원전압이 유기되는 메탈선과의 전류경로를 형성하는 장치 및 그 제조 방법에 향한 것으로, 피형 박막 트랜지스터의 드레인단과 구동 트랜지스터의 게이트단의 콘택홀 형성시의 식각깊이의 기준과 상기 전원선과 활성층간의 식각 깊이의 기준을 동일하게 설정함으로서 공정의 재현성 확보와 장치의 신뢰성을 보장할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 부하 소자로서 피형 박막 트랜지스터를 사용하는 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 스태틱 랜덤 억세스 반도체 메모리 장치의 단위셀은 두 개의 인버터가 플립플롭의 형태로 구성되어 있으며 이 인버터를 구성하는 소자의 차이에 따라 즉, 인버터의 부하소자에 따라 고저항 부하형의 엔모오스 메모리 셀과 씨모오스 구조의 씨모오스 셀이 있다. 엔모오스 메모리 셀은 전에는 인버터 부하에 디플리션 엔채널 트랜지스터를 사용하였으나 현재는 고저항 폴리실리콘을 사용한다. 씨모오스 메모리 셀은 인버터가 씨모오스 구조로 되어 있으며 대기시는 반드시 엔채널 트랜지스터 또는 피채널 트랜지스터의 어느 것이 오프하고 있으므로 전원전류가 매우 적지만 그 집적도는 엔모오스 메모리 셀보다 떨어진다. 한편, 이러한 씨모오스 형의 스태틱 랜덤 억세스 메모리 셀은 고저항 부하 소자로서 피형 박막 트랜지스터를 사용한다. 하지만, 셀의 저장 데이타를 안정하게 유지하기 위한 온전류 특성과 대기시의 소비전류 즉, 오프전류 특성을 함께 향상시키기 위해서는 상기 박막 트랜지스터의 채널 두께로 이용되는 폴리실리콘의 두께 및 게이트 절연막의 두께를 얇게 구성해야만 한다. 하지만, 상기 채널의 폴리실리콘은 전원전압이 공급되는 전원선과 동일한 도전층으로 형성되기 때문에 상기 박막 트랜지스터의 채널 두께를 얇게 구성하는 데에 문제점이 있다. 하기의 설명에서는 이러한 문제점들을 제시한 도면을 참조하여 자세히 설명한다.
먼저, 도 1은 종래 기술의 일실시예에 따른 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치를 보인 도면이다. 우선, 스태틱 랜덤 억세스 반도체 메모리 장치의 구조는 1990년 4월 10일 출원된 미국 특허번호 4,916,668 인 INTERNAL SYNCRONIZATION TYPE MOS SRAM WITH ADDRESS TRANSITION DETECTING CIRCUIT 과 1985 INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPER pp 64, 65A 17ns 64K COMS RAM WITH A SCHMITT TRIGGER SENSE AMPLIFIER 에 자세히 게재되어 있다. 상기에 게재된 내용을 참조하자면, 메모리 셀은 고저항 부하 소자인 피형 박막 트랜지스터 14, 16과 엔채널형의 구동 모오스 트랜지스터 6, 8과, 그리고 엔채널형의 전달 모오스 트랜지스터 5, 7을 포함한다. 상기 박막 트랜지스터 14, 그리고 16의 한측은 전원선 4와 연결되어 전원전압이 인가되고 타측은 상기 트랜지스터 6, 8의 드레인 단자와 노드 10과 12를 통하여 연결된다. 그리고, 상기 트랜지스터 6, 8의 소오스 단자는 접지전압과 연결된다. 모오스 트랜지스터 5의 전류패스는 비트라인 BL과 상기 노드 12사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 트랜지스터 7의 전류패스는 비트라인와 상기 노드 10의 사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 노드 10 그리고 12는 상보적인 데이타를 가지며 상기 트랜지스터 5 그리고 7이 턴-온 되었을때는 상기 상보적 데이타가 상기 비트라인 BL, 그리고에 전달 되어진다. 이와같은 메모리 셀을 4-트랜지스터 형의 스태틱 메모리 셀이라 칭한다.
도 2는 종래 기술의 일실시예에 따른 메모리 셀 어레이 영역 100 및 주변회로영역 200을 구분하여 보인 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도이다. 그리고, 도 3은 종래의 문제점 이해의 편의를 위하여 제공된 도 2의 도면을 3―3'방향으로 절단하여 보인 도면이다. 도 2 및 도 3을 상술한 도 1과 함께 참조하자면, 전원선 4는 메모리 셀 어레이 영역 100의 피형 박막 트랜지스터의 채널층으로 부터 주변회로영역 200으로 까지 신장되며 콘택홀 18을 통하여 전원전압이 제공되는 메탈선 2와 접촉된다. 이때, 상기 전원선 4는 제 1, 2절연막 22, 20에 의해 기판 1과 절연되며, 메모리 셀 어레이 영역 100의 피형 박막 트랜지스터의 채널층과 동일한 다결정 실리콘 또는 비정질 실리콘으로 선택적 사용이 가능하다. 하지만, 상기 콘택홀 18은 다른 부위의 콘택홀 예컨데, 메탈선과 활성 영역간의 콘택홀도 이와 동시에 형성되기 때문에 콘택홀의 단차 차이에 의해 매우 얇은 도전층으로 형성된 전원선 4가 더 식각되어 도 3에서 처럼 전원선 4와 메탈선 2가 접촉이 되지 못하는 문제점이 있다. 이의 해결 방안으로 그 첫째로 전원선 4와 메탈선 2의 콘택을 위한 콘택홀 형성과 이외의 다른 콘택홀 형성(메탈선과 활성 영역간의 콘택홀등)을 동시에 하지 않고 각각 형성하는 방법과, 둘째로 전원선 4와 메탈선 2의 콘택 부위의 상기 전원선 4의 두께를 두껍게 형성하는 방법이 있다. 하지만, 첫째와 둘째의 경우는 반도체 장치의 고집적, 고성능화를 위해 전원선 4가 얇아 질수록 그 재현성 및 신뢰성을 확보하기가 어렵다.
도 4는 도 2에 따른 문제점을 해소하는 또 다른 종래 기술의 일실시예에 따른 메모리 셀 어레이 영역 100 및 주변회로영역 200을 구분하여 보인 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도이고, 도 5는 도 4의 도면을 5―5'방향으로 절단하여 보인 도면이다. 도 4 및 도 5를 동시에 참조하자면, 상기 전원선 4와 메탈선 2를 기판 1의 우물영역에 형성된 활성층(또는 제 2도전형 활성영역이라고도 칭함) 24을 통하여 간접적으로 전류경로를 형성하여 연결한다. 따라서, 각각 다른 공정 순서에 의해 각 콘택홀이 형성되고, 그리고 상기 활성층 24 상에 접촉되어 형성된 각각의 콘택홀 18, 18a를 가진다. 하지만, 상기한 방법은 얇은 두께의 전원선 4와 메탈선 2를 연결하기 위한 콘택홀 형성시 그 콘택홀 형성을 달리하여 전술한 상기 전원선 4의 과도한 식각을 방지할 수는 있다. 하지만, 전원선 4와 활성층 24의 연결을 위한 콘택홀 18 형성시의 식각 깊이는 두꺼운 절연층 22의 두께가 기준이 된다. 그러나, 도 1의 설명처럼, 피형 박막트랜지스터의 드레인단은 또 다른 대향되는 모오스 트랜지스터의 게이트단과 노드 10, 또는 12에 통하여 연결되고, 이때의 콘택홀(미도시됨) 형성시 식각 깊이는 상기 절연층 22 보다 얇은 게이트 절연막이 그 기준이 된다. 이에, 전원선 4는 상기 드레인단과 이어지며 상기 각각의 콘택홀 형성도 동시에 진행되기 때문에 게이트단과 드레인단과의 상기 콘택홀 형성시에는 더 많은 식각이 발생하여 기판이 손상을 받으며 소망하는 전기적 특성을 얻을 수 없는 문제점이 있다.
따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 공정의 재현성 확보와 신뢰성을 보장하기 위한 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 단차 차이 없이 전원선과 전원전압이 제공되는 메탈선을 연결하기 위한 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 축소된 셀 사이즈를 가지는 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 향상된 온 전류 특성 및 오프 전류 특성을 가지는스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 씨 모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치를 보인 도면.
도 2는 종래 기술의 일실시예에 따른 메모리 셀 어레이 영역 100 및 주변회로영역 200을 구분하여 보인 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도.
도 3은 도 2의 도면을 3―3'방향으로 절단하여 보인 도면.
도 4는 도 2에 따른 문제점을 해소하는 또 다른 종래 기술의 일실시예에 따른 메모리 셀 어레이 영역 100 및 주변회로영역 200을 구분하여 보인 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도.
도 5는 도 4의 도면을 5―5'방향으로 절단하여 보인 도면.
도 6은 본 발명의 일실시예에 따른 메모리 셀 어레이 영역 100 및 주변회로영역 200을 구분하여 보인 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도.
도 7a 내지 도 7d 는 본 발명의 일실시예에 따른 도 6의 7d-7d'의 절단면에대응하는 제조 공정을 순차적으로 보인 도면.
도 8는 도 6의 8-8'방향으로 절단하여 메모리 셀 어레이 영역 100을 보인 도면.
도 9는 본 발명의 또 다른 일실시예를 보인 도면.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성된 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서, 상기 주변회로영역이, 상기 반도체 기판내에 상기 필드산화막에 고립된 제 2도전형의 활성 영역과, 그 제 2도전형 활성 영역의 일부 상에 제 1콘택홀 및 제 3콘택홀을 가지는 제 1절연막과, 그 제 1절연막 전면에 형성되고 상기 제 1콘택홀 내에 그 보다 작은 제 2콘택홀을 가지는 게이트 절연막과, 상기 제 2콘택홀과 상기 게이트 절연막 일부 상에 형성된 상기 전원선과, 상기 제 3콘택홀을 통한 상기 제 2도전형 활성 영역 상에 형성되어 외부로부터 인가되는 전원전압을 상기 제 2도전형 활성 영역을 통하여 상기 전원선으로 전류를 제공하기 위한 메탈선으로 이루어지는 것을 특징으로 한다.
또한, 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성된 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서, 상기 주변회로영역이, 반도체 기판내에 상기 필드산화막에 고립된 활성층과, 그 활성층의 일부 상에 제 1콘택홀을 가지는 제 1절연막과, 그 제 1절연막 전면에 형성되고 상기 제 1콘택홀 내에 그 보다 작은 제 2콘택홀을 가지는 게이트 절연막과, 제 3콘택홀을 가지며, 상기 게이트 절연막 상면과 상기 제 2콘택홀에 형성된 상기 전원선과, 상기 제 3콘택홀을 통한 상기 활성층 표면에 접촉되어 형성되어 외부로 부터 인가되는 전원전압을 상기 활성층을 통하여 상기 전원선으로 전류를 제공하기 위한 메탈선으로 이루어지는 것을 특징으로 한다.
또한, 상기 스태틱 랜덤 억세스 반도체 메모리 장치를 구현하기 위한 제조방법은, 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성되는 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치의 상기 주변회로영역의 제조방법에 있어서, 상기 반도체 기판내에 상기 소자분리막에 의해 구분된 활성 영역을 이온주입하여 제 2도전형의 활성 영역을 형성하고, 기판 전면에 제 1절연막을 도포하고 식각하여 상기 제 2도전형 활성 영역의 일부 상에 제 1콘택홀을 형성하는 제 1과정과, 그 제 1절연막 전면에 상기 셀어레이영역의 게이트 절연막을 연장하여 도포하고 상기 제 1콘택홀 내에 도포된 상기 게이트 절연막을 식각하여 상기 제 1콘택홀 보다 작은 제 2콘택홀을 형성하는 제 2과정과, 상기 게이트 절연막 상과 제 2콘택홀에 상기 제 2도전형 활성 영역과 접촉되도록 상기 전원선을 형성하는 제 3과정과, 상기 전원선과 게이트 절연막 상에 제 2절연막을 형성하고, 상기 제 1콘택홀과 인접한 위치에 상기 제 2도전형 활성 영역이 노출되도록 상기 제 2절연막, 게이트 절연막 그리고 제 1절연막을 차례로 식각하여 제 3콘택홀을 형성하거나 또는 상기 제 1콘택홀 내에 보다 작은 크기로 상기 전원선을 관통하도록 식각하여 제 3콘택홀을 형성하고, 외부로 부터 공급되는 전원전압을 상기 제 2도전형 활성 영역을 통하여 상기 전원선으로 제공하는 전류경로를 형성하기 위하여 상기 제 3콘택홀에 메탈을 형성하는 제 4과정으로 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 6은 본 발명의 일실시예에 따른 메모리 셀 어레이 영역 100 및 주변회로영역 200을 구분하여 보인 씨모오스 형의 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도이다. 그리고, 도 7a 내지 도 7d는 본 발명의 일실시예에 따른 제조 방법을 순차적으로 보인 도면으로서 도 6의 7d-7d'절단면인 주변회로 영역 200을 한정하여 보여 준 도면이다. 도 6 및 각각의 도 7을 동시에 참조하자면, 반도체 기판에 통상의 로코스 아이솔레이션 공정 또는 변형된 로코스 아이솔레이션 공정을 이용하여 소자분리막 26을 형성하여 활성 영역을 구분한다. 도 6의 인용부호 100은 제 2도전형 박막트랜지스터로 구성되는 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역 100이고, 인용부호 200은 전원선 4와 메탈선 2의 전류경로가 형성되는 주변회로영역 200으로서 상기 소자분리막 26에 의해 각기 분리된다. 상기 주변회로 영역 200의 기판 내에 또는 기판 내에 형성된 우물영역 1에 선택적인 이온주입으로 활성층 24를 형성한다. 이때, 상기 활성층 24는 제 2도전형 활성층, 또는 제 2도전형 활성 영역으로 지칭되고 있음에 유의바란다. 이에, 기판 전면에 제 1절연막 22를 도포하고 선택적으로 식각하여 상기 활성층 24의 일부 상에 제 1콘택홀 28을 형성한다. 이는 도 7a에 나타나 있다. 도 7b를 참조하자면, 후술할 도 8의 상기 셀어레이 영역 100의 게이트 절연막 30을 상기 주변회로 영역 200의 제 1절연막 22 상면과 제 1콘택홀 28 까지 연장하여 도포한다. 그리고, 상기제 1콘택홀 28내에 도포된 상기 게이트 절연막 30을 일부 식각하여 상기 제 1콘택홀 28 보다 작은 제 2콘택홀 18을 형성한다. 도시되지 않았지만, 이와 동시에 피형 박막 트랜지스터의 드레인단자와 이에 대향되는 모오스 트랜지스터의 게이트단자와의 콘택홀도 함께 형성된다. 도 7c를 참조하자면, 상기 게이트 절연막 30상과 제 2콘택홀 18에 상기 활성층 24와 접촉되도록 상기 전원선 4를 상기 제 1콘택홀 28의 가장자리까지 도포한다. 도 8에 제시된 도면에서 처럼 전원선 4는 하부 게이트형 (게이트 32) 박막 트랜지스터의 채널층 34와 동일한 도전층으로 주변회로 영역 200까지 연장되어 노출된 활성층 24의 표면을 도포한다. 도 7d를 참조하자면, 상기 전원선 4와 게이트 절연막 30상에 제 2절연막 20을 소정 두께로 형성하고, 상기 제 1콘택홀 28과 인접한 위치에 상기 활성층 24가 노출되도록 상기 제 2절연막 20과 게이트 절연막 30, 제 1절연막 22를 차례로 식각하여 제 3콘택홀 18a를 형성한다. 그리고, 배선용 메탈을 통상의 사진식각 공정으로 제 3콘택홀 18a을 도포하는 메탈 2를 형성한다. 이 메탈 2는 활성층 24의 표면과 접촉되며 또 다른 위치에 그 활성층 24의 표면과 접촉된 전원선 4와 전류경로가 형성된다. 따라서, 외부로부터 인가되는 전압은 메탈 2와 활성층 24를 통하여 전원선 4 까지 유도된다. 도 8는 도 6의 8-8'방향으로 절단하여 메모리 셀 어레이 영역 100을 한정하여 보인 도면으로 도 1에 제시된 피형 박막 트랜지스터 14(또는 16)의 단면을 포함한다. 이에, 본 발명에 따른 완성도면인 도 7d 및 도 8를 동시에 참조하여 상술한 바와 같은 본 발명에 따른 제조방법을 적용하면, 전원선 4와 활성층 24와의 콘택홀, 즉, 제 2콘택홀 형성시의 식각 깊이의 기준이 메모리 셀 어레이 영역 100으로부터 연장된 게이트 절연막 30이 그 기준이 된다. 이는 상기 피형 박막 트랜지스터 14(또는 16)의 전원선 4와 동일층이 되는 드레인단 98과 이에 대향하는 다른 모오스 트랜지스터 게이트단 97과 연결되는 콘택홀 99 형성시의 식각 깊이의 기준과 동일하다. 따라서, 종래의 문제점인 각각의 상기 콘택홀 형성시 그 식각 깊이의 기준이 상이함에 따른 기판 손상의 문제, 공정의 신뢰성 문제를 해소할 수 있다.
도 9는 본 발명의 또 다른 일실시예를 보인 도면이다.
도 9와 같이, 상기 제 1콘택홀 28내에 보다 작은 크기로 상기 전원선 4를 관통하도록 상기 제 2절연막 20과 전원선 4를 선택적 식각하여 활성층 24의 표면을 노출시켜 제 3콘택홀 18a를 형성한다. 이때, 이미 전원선 4와 활성층 24와의 콘택홀인 제 2콘택홀 18은 식각 깊이의 기준이 게이트 절연막 30을 기준으로 형성되어 있음은 상술한 바와 같다. 다시, 외부로 부터 공급되는 전원전압을 상기 활성층 24를 통하여 상기 전원선 4로 제공하는 전류경로를 형성하기 위하여 상기 제 3콘택홀18a에 메탈 2를 형성한다.
상기한 바와 같은 본 발명을 따르면, 특정 콘택홀의 식각 단차 차이 없이 전원선과 전원전압이 제공되는 메탈선을 효과적으로 연결할 수 있다.
한편 본 발명에서 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 특히 본 발명의 실시예에서는 스태틱 억세스 램의 피형 박막 트랜지스터의 채널과 이어진 전원선과 전원전압이 인가되는 메탈선의 연결을 위한 콘택홀의 경우를 주로 예시하였으나, 메탈선과 연결되는 유사분야의 모든 박막 트랜지스터에 적용가능하다. 또한, 단차 차이를 극복하기 위하여 게이트 절연막 30으로 구현하였지만, 반드시 이에 국한되어서는 안되며 상기 제 1콘택홀 28에 형성될 전원선 4를 두껍게 형성할 수도 있다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정하져서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
즉, 상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명에 따르면, 스태틱 랜덤 억세스 반도체 메모리 장치 및 그 제조방법의 공정의 재현성 확보와 신뢰성을 보장할 수 있으며, 단차 차이 없이 전원선과 전원전압이 제공되는 메탈선을 연결하고, 축소된 셀 사이즈를 가지며, 향상된 온 전류 특성 및 오프 전류 특성을 가지는 효과가 있다.
Claims (27)
- 반도체 기판상에 래치형으로 이루어진 제 2도전형 박막 트랜지스터의 부하소자들과 제 1도전형 구동소자들을 가지는 셀 어레이영역과, 그 셀 어레이영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서;상기 반도체 기판내의 상기 소자분리막에 의해 고립된 제 2도전형 활성영역과,상기 제 2도전형 활성영역상에 적층된 제 1절연막과,상기 제 2도전형 활성영역 표면까지 상기 제 1절연막을 관통하는 제 1콘택홀과,상기 제 1절연막 표면에 적층된 게이트 절연막과,상기 제 1콘택홀 내에 상기 제 2도전형 활성영역의 표면까지 상기 게이트 절연막을 관통하는 제 2콘택홀과,상기 게이트 절연막의 일부분에 상에 적층되고 상기 제 2콘택홀을 통하여 상기 제 2도전형 활성영역의 표면까지 신장되는 전원선과,상기 전원선과 게이트 절연막을 포함하는 상기 결과물상에 적층된 제 2절연막과,상기 제 2도전형 활성영역과 접촉하고 상기 메탈선을 매입하기 위하여 상기 제 2절연막과 게이트 절연막과 제 1절연막을 관통하는 제 3콘택홀을 가지는 것을특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 1항에 있어서; 상기 전원선은,상기 제 2도전형 박막트랜지스터의 채널층과 동일한 다결정 실리콘 또는 비정질 실리콘으로 이루어지고 그 두께가 약 100㎚ 이하인 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 1항에 있어서; 상기 제 2콘택홀은,상기 제 2도전형 박막트랜지스터의 드레인단과 이에 대향된 다른 모오스 트랜지스터의 게이트단과의 콘택홀 형성시 함께 형성되고, 그 식각 깊이의 기준이 상기 게이트 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 1항에 있어서; 상기 게이트 절연막은,상기 제 2도전형 박막트랜지스터의 게이트 절연막과 동일한 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 1항에 있어서; 상기 제 2도전형 활성 영역은 이온주입된 도펀트가 적절히 확산된 영역임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 1항에 있어서; 상기 제 2도전형은,피형임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성된 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치의 상기 주변회로영역의 제조방법에 있어서:상기 반도체 기판내에 상기 소자분리막에 의해 구분된 활성 영역을 이온주입하여 제 2도전형의 활성 영역을 형성하고, 기판 전면에 제 1절연막을 도포하고 식각하여 상기 제 2도전형 활성 영역의 일부 상에 제 1콘택홀을 형성하는 제 1과정과;그 제 1절연막 전면에 상기 셀어레이영역의 게이트 절연막을 연장하여 도포하고 상기 제 1콘택홀 내에 도포된 상기 게이트 절연막을 식각하여 상기 제 1콘택홀 보다 작은 제 2콘택홀을 형성하는 제 2과정과;상기 게이트 절연막 상과 제 2콘택홀에 상기 제 2도전형 활성 영역과 접촉되도록 상기 전원선을 형성하는 제 3과정과;상기 전원선과 게이트 절연막 상에 제 2절연막을 형성하고, 상기 제 1콘택홀과 인접한 위치에 상기 제 2도전형 활성 영역이 노출되도록 상기 제 2절연막, 게이트 절연막 그리고 제 1절연막을 차례로 식각하여 제 3콘택홀을 형성하거나 상기 제 1콘택홀 내에 그 보다 작은 크기로 상기 전원선을 관통하도록 식각하여 제 3콘택홀을 형성하고, 외부로 부터 공급되는 전원전압을 상기 제 2도전형 활성 영역을 통하여 상기 전원선으로 제공하는 전류경로를 형성하기 위하여 상기 제 3콘택홀에 메탈을 형성하는 제 4과정으로 이루어지는 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치의 제조방법.
- 제 13항에 있어서; 상기 게이트 절연막과 전원선은,상기 셀어레이 영역으로 부터 연장되어 형성됨을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치의 제조방법.
- 제 13항에 있어서; 상기 전원선은,상기 제 2도전형 박막트랜지스터의 채널층을 연장하여 형성하고 다결정 실리콘 또는 비정질 실리콘으로 두께가 약 100㎚ 이하로 형성함을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치의 제조방법.
- 제 13항에 있어서; 상기 제 2콘택홀은,상기 제 2도전형 박막트랜지스터의 드레인단과 이에 대향된 다른 상기 제 1도전형 구동소자의 게이트단과의 콘택홀 형성시 함께 형성하고, 동일한 단차를 가지는 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치의 제조방법.
- 제 13항에 있어서; 상기 게이트 절연막은,상기 제 2도전형 박막트랜지스터의 게이트 절연막을 연장하여 형성함을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치의 제조방법.
- 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성된 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치의 상기 주변회로영역의 제조방법에 있어서:상기 반도체 기판내에 상기 소자분리막에 의해 구분된 활성 영역을 이온주입하여 제 2도전형의 활성 영역을 형성하고, 기판 전면에 제 1절연막을 도포하고 식각하여 상기 제 2도전형 활성 영역의 일부 상에 제 1콘택홀을 형성하는 제 1과정과;그 제 1절연막 전면에 상기 셀어레이영역의 게이트 절연막을 연장하여 도포하고 상기 제 1콘택홀 내에 도포된 상기 게이트 절연막을 식각하여 상기 제 1콘택홀 보다 작은 제 2콘택홀을 형성하는 제 2과정과;상기 게이트 절연막 상과 제 2콘택홀에 상기 제 2도전형 활성 영역과 접촉되도록 상기 전원선을 형성하는 제 3과정과;상기 전원선과 게이트 절연막 상에 제 2절연막을 형성하고, 상기 제 1콘택홀 내에 그 보다 작은 크기로 상기 전원선을 관통하도록 식각하여 제 3콘택홀을 형성하고, 외부로 부터 공급되는 전원전압을 상기 제 2도전형 활성 영역을 통하여 상기 전원선으로 제공하는 전류경로를 형성하기 위하여 상기 제 3콘택홀에 메탈을 형성하는 제 4과정으로 이루어지는 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치의 제조방법.
- 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성된 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서:상기 주변회로영역이,반도체 기판내에 상기 소자분리막에 고립된 활성층과;그 활성층의 일부 상에 제 1콘택홀을 가지는 제 1절연막과;그 제 1절연막 전면에 형성되고 상기 제 1콘택홀 내에 그 보다 작은 제 2콘택홀을 가지는 게이트 절연막과;제 3콘택홀을 가지며, 상기 게이트 절연막 상면과 상기 제 2콘택홀에 형성된 상기 전원선과;상기 제 3콘택홀을 통한 상기 활성층 표면에 접촉되어 형성되어 외부로 부터 인가되는 전원전압을 상기 활성층을 통하여 상기 전원선으로 전류를 제공하기 위한 메탈선으로 이루어지는 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 19항에 있어서; 상기 전원선은,상기 제 2도전형 박막트랜지스터의 채널층과 동일한 다결정 실리콘 또는 비정질 실리콘으로 이루어지고 그 두께가 약 100㎚ 이하인 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 19항에 있어서; 상기 제 2콘택홀은,상기 제 2도전형 박막트랜지스터의 드레인단과 이에 대향된 다른 모오스 트랜지스터의 게이트단과의 콘택홀 형성시 함께 형성되고, 그 식각 깊이의 기준이 상기 게이트 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 19항에 있어서; 상기 게이트 절연막은,상기 제 2도전형 박막트랜지스터의 게이트 절연막과 동일한 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 반도체 기판상에, 제 2도전형 박막트랜지스터로 구성된 부하소자와 제 1도전형 구동소자가 래치형으로 이루어지는 셀어레이 영역과, 그 셀어레이 영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서:상기 주변회로영역이,반도체 기판내에 상기 소자분리막에 고립된 활성층과;그 활성층의 일부 상에 제 1콘택홀 및 제 3콘택홀을 가지는 제 1절연막과;그 제 1절연막 전면에 형성되고 상기 제 1콘택홀 내에 그 보다 작은 제 2콘택홀을 가지는 게이트 절연막과;상기 제 2콘택홀과 상기 게이트 절연막 일부 상에 형성된 상기 전원선과;상기 제 3콘택홀을 통한 상기 활성층 상에 형성되어 외부로 부터 인가되는 전원전압을 상기 활성층을 통하여 상기 전원선으로 전류를 제공하기 위한 메탈선으로 이루어지는 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 23항에 있어서; 상기 전원선은,상기 제 2도전형 박막트랜지스터의 채널층과 동일한 다결정 실리콘 또는 비정질 실리콘으로 이루어지고 그 두께가 약 100㎚ 이하인 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 23항에 있어서; 상기 제 2콘택홀은,상기 제 2도전형 박막트랜지스터의 드레인단과 이에 대향된 다른 모오스 트랜지스터의 게이트단과의 콘택홀 형성시 함께 형성되고, 그 식각 깊이의 기준이 상기 게이트 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 23항에 있어서; 상기 게이트 절연막은,상기 제 2도전형 박막트랜지스터의 게이트 절연막과 동일한 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 23항에 있어서; 상기 활성층은 제 2도전형 도펀트가 이온주입되어 적절히 확산된 제 2도전형 활성영역임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 23항에 있어서; 상기 제 2도전형은,피형임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 반도체 기판상에 래치형으로 이루어진 제 2도전형 박막 트랜지스터의 부하소자들과 제 1도전형 구동소자들을 가지는 셀 어레이영역과, 그 셀 어레이영역이 소자분리막에 의해 구분되고 전원선과 메탈선의 전류경로가 형성되는 주변회로영역을 가지는 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서;상기 반도체 기판내의 상기 소자분리막에 의해 고립된 제 2도전형 활성영역과,상기 제 2도전형 활성영역상에 적층된 제 1절연막과,상기 제 2도전형 활성영역 표면까지 상기 제 1절연막을 관통하는 제 1콘택홀과,상기 제 1절연막 표면에 적층된 게이트 절연막과,상기 제 1콘택홀 내에 상기 제 2도전형 활성영역의 표면까지 상기 게이트 절연막을 관통하는 제 2콘택홀과,상기 게이트 절연막의 일부분에 상에 적층되고 상기 제 2콘택홀을 통하여 상기 제 2도전형 활성영역의 표면까지 신장되는 전원선과,상기 전원선과 게이트 절연막을 포함하는 상기 결과물상에 적층된 제 2절연막과,상기 제 2도전형 활성영역과 접촉하고 상기 메탈선을 매입하기 위하여 상기 제 2콘택홀내에 상기 전원선과 제 2절연막을 관통하는 제 3콘택홀을 가지는 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 29항에 있어서; 상기 전원선은,상기 제 2도전형 박막트랜지스터의 채널층과 동일한 다결정 실리콘 또는 비정질 실리콘으로 이루어지고 그 두께가 약 100㎚ 이하인 것을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 29항에 있어서; 상기 제 2콘택홀은,상기 제 2도전형 박막트랜지스터의 드레인단과 이에 대향된 다른 모오스 트랜지스터의 게이트단과의 콘택홀 형성시 함께 형성되고, 그 식각 깊이의 기준이 상기 게이트 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 29항에 있어서; 상기 게이트 절연막은,상기 제 2도전형 박막트랜지스터의 게이트 절연막과 동일한 절연막임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
- 제 29항에 있어서; 상기 제 2도전형은,피형임을 특징으로 하는 스태틱 랜덤 억세스 반도체 메모리 장치.
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1996
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1997
- 1997-01-13 JP JP9004077A patent/JP2786623B2/ja not_active Expired - Fee Related
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