KR19980023201A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 있어서, 고 저항 폴리실리콘을 메모리 셀의 부하소자로서 사용하는 스태틱 랜덤 억세스 반도체 메모리 장치 및 제조방법에 관한 것으로, 종래의 기술과는 달리 기존의 다른 용도로서 이용되고 있는 제 1도전형 우물 영역에 고 농도의 제 1도전형 도핑 활성 영역을 형성하여 서로 콘택을 통해 메탈라인과 전원라인과의 전류경로를 형성한다. 따라서, 추가의 도전층 형성을 위한 복잡한 공정과 레이아웃의 증가가 없으며, 다른 콘택홀 형성과 동시에 상기 콘택이 이루어짐으로서 추가의 공정이 요구되지 않으며, 제시된 도 10과 같이 콘택홀을 공유함으로서 레이아웃의 감소를 구현할 수 있는 효과가 있다.

Description

반도체 메모리 장치 및 그 제조방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고 저항 폴리실리콘을 메모리 셀의 부하소자로서 사용하는 스태틱 랜덤 억세스 반도체 메모리 장치 및 제조방법에 관한 것이다.
일반적으로, 스태틱 랜덤 억세스 반도체 메모리 장치의 단위 셀은 2단의 캐스케이드 접속한 플립플롭으로 되어 있으며 이 인버터를 구성하는 소자의 차이에 따라 고 저항 부하형의 엔 모오스 메모리 셀과 씨모오스 구조의 씨모오스 셀이 있다. 엔 모오스 메모리 셀은 전에는 인버터 부하에 디플리션 앤 채널 트랜지스터를 사용하였으나 현재는 고 저항 폴리실리콘을 사용한다.
도 1은 종래 기술의 일실시예에 따른 스태틱 랜덤 억세스 반도체 메모리 장치의 단위셀을 보인 도면이다. 우선, 스태틱 랜덤 억세스 반도체 메모리 장치의 구조는 1990년 4월 10일 출원된 미국 특허번호 4,916,668인 INTERNAL SYNCRONIZATION TYPE MOS SRAM WITH ADDRESS TRANSITION DETECTING CIRCUIT과 1985 INTERNAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPER pp64, 65A 17ns 64k COMOS RAM WITH A SCHMITT TRIGGER SENSE AMPLIFIER 에 자세히 게재되어 있다. 상기에 게재된 내용을 도 1과 함께 참조하면, 메모리 셀은 고 저항 부하소자인 폴리실리콘 106, 107과 엔 채널형 구동 모오스 트랜지스터 104, 105와, 그리고 엔 채널형의 전달 모오스 트랜지스터 102, 103을 포함한다. 상기 고 저항 폴리실리콘 106, 107의 일단은 전원라인 100과 연결되어 후술할 메탈라인으로 부터 유기되는 전원전압을 제공받는다. 그 타단은 상기 트랜지스터 104, 105의 드레인 단자와 노드(N) 1, 2를 통하여 연결된다. 상기 트랜지스터 104, 105의 소오스 단자는 접지전압단 101과 연결된다. 전달 모오스 트랜지스터 102의 전류패스는 비트라인 BL과 상기 노드 1사이에 연결되며 게이트 단자로는 워드라인 WL에 연결된다. 전달 모오스 트랜지스터 103의 전류패스는 비트라인 BLB과 상기 노드 2사이에 연결되며 게이트 단자로는 상기 워드라인 WL과 연결된다. 상기 노드 1, 2는 각각 상보적인 데이타를 가지며 상기 트랜지스터 102, 103이 턴온 되었을때 상기 상보적인 데이타가 상기 비트라인 BL, BLB에 전달되어 진다. 이와 같은 메모리 셀을 4-트랜지스터 형의 스태틱 메모리 셀이라 칭한다.
도 2는 종래 기술의 일실시예에 따른 메모리 셀어레이 영역 200 및 주변회로 영역 300을 구분하여 보인 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도이다. 그리고, 도 3은 종래 기술의 문제점 설명의 편의를 위하여 도 2의 도면을 A-A'방향으로 절단하여 보인 도면이다. 도 2및 도 3을 상술한 도 1과 함께 참조하자면, 일정 전원을 공급하기 위한 전원라인 100은 메모리 셀어레이 영역 200으로 부터 주변회로 영역 300으로 가로 방향으로 신장된다. 상술한 바와 같이 전원라인 100은 도 1의 고 저항 폴리실리콘 106, 107의 일단에 연결된다. 주변회로 영역 300에 메탈라인 108은 세로 방향으로 신장되며 콘택 109를 통하여 상기 전원라인 100과 연결된다. 한편, 상기 전원라인 100은 상기 고 저항 폴리실리콘 106, 107과 동일한 층으로서 전도도만 다르게 구성된다. 즉, 메모리 셀의 대기시 소비전류를 낮게 유지하고, 셀의 안정도를 높이고, 상기 전원라인을 통하여 메모리 셀에 제공되는 전류를 안정하게 유지하여 셀의 데이타 보유 능력을 향상시키기 위하여 폴리실리콘 106, 107의 전도도를 상기 전원라인의 그것 보다 낮게 한다. 이를 위하여 전원라인 100은 높은 농도의 불순물로 도핑시키는 반면에 저항 폴리실리콘 106, 107에는 상기 전원라인 100보다 낮게 도핑시키거나 또는 도핑시키지 않거나 또는 상기 전원라인 100의 도전형과는 반대의 도전형을 갖는 불순물을 도핑시켜 저항성을 증가시키는 방법이 사용된다. 하지만, 메모리 셀의 집적도가 증가할 경우 이러한 방법만으로는 부하소자 폴리실리콘 106, 107의 저항값을 높게 유지하기가 어렵다. 이는 집적도 증가와 더불어 메모리 셀 크기가 감소하기 때문에 셀의 저항영역인 부하소자 폴리실리콘 106, 107의 길이 역시 감소하는데 기인한다. 따라서, 스태틱 랜덤 억세스 반도체 메모리 장치가 고집적화되어 감에 따라 부하소자로 사용하는 폴리실리콘 106, 107의 두께를 낮게 형성함으로서 저항영역의 저항을 증가시킨다. 따라서, 저항 폴리실리콘 106, 107에 일단에 연결되어 메모리 셀에 전원전압을 제공하는 전원라인 100과 상술한 바와 같이 동일층으로 형성됨으로 상기 저항 폴리실리콘 106, 107의 두께가 얇아지므로서 전원라인 100의 두께도 얇아지게 된다. 이 전원라인 100은 메모리 셀 어레이 영역 200 이외의 영역인 주변회로 영역 300의 일정영역에서 스태틱 랜덤 억세스 메모리 장치의 또 다른 전원라인인 메탈라인 108과 연결되어 전원을 공급받는다. 그러나, 이와 같이 전원라인 100과 메탈라인 108과의 전기적 연결시킴에 있어 상기 전원라인 100의 두께가 너무 얇기 때문에 두 도전층 형성을 위한 개구부(콘택홀) 형성시 전원라인 100이 오버에치되어 두 도전층간의 연결에 불량이 발생하는 문제점이 있다. 도 3은 전원라인 100과 메탈라인 108이 불량없이 전기적 콘택을 형성한다. 하지만, 이러한 경우는 메탈 콘택홀 109 형성시 스태틱 랜덤 억세스 메모리 장치를 구성하기 위한 다른 콘택홀, 일예로 활성층에 형성되는 메탈 콘택홀과 서로 분리하여 형성하는 경우이다. 이러한 경우는 그 만큼의 공정이 복잡해진다. 즉, 전원라인 100의 두께가 매우 얇기 때문에 모든 콘택홀을 동시에 형성할 경우 식각단차에 의해 전원라인 100이 오버에치되기 때문에 이를 방지하기 위하여 전원라인 100에 형성되는 콘택홀 109를 다른 콘택홀과 서로 분리하여 형성한다.
도 4는 종래 기술의 문제점을 설명하기 위해 도 2의 A-A'의 절단면을 보인 도면이다. 도 3과는 달리 메모리 장치 모든 콘택홀을 동시에 형성할 경우 나타나는 전원라인 100의 오버에치를 보인 도면이다. 전원라인 100과 소정 도전층 112는 반도체 기판 400상에 형성된 절연막 111에 내재한다. 메탈라인 108과 전원라인 100과의 콘택홀 109 형성시 상기 전원라인 100의 두께가 얇기 때문에 과도 식각되어 소정 도전층 112까지 콘택홀 109가 형성되어 메탈 108 도포시 그 메탈라인 108과 도전층 112간의 전기적인 쇼트현상이 발생한다. 도 5와 6은 이러한 다른 도전층과의 쇼트현상을 방지하기 위해 제시된 도면이다. 즉, 도 5는 종래 기술의 또 다른 일실시예에 따른 메모리 셀어레이 영역 200 및 주변회로 영역 300을 구분하여 보인 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도이고, 도 6은 도 5의 B-B'의 절단면을 보인 단면도이다. 하기에는 도 5 및 6을 동시에 참조하여 이에 대한 문제점을 개략적으로 설명한다. 메모리 셀 어레이 영역 200 이외의 다른 주변회로 영역 300에 전원라인 100과 메탈라인 108을 서로 연결하기 위한 영역에 상호 연결을 위한 소정 도전층 121을 형성한다. 그 도전층 121과 전원라인 100과의 전원라인 콘택 113을 형성하고, 도전층 121과 메탈라인 108과의 메탈라인 콘택 109를 형성한다. 도전층 121을 통하여 메탈라인 108과 전원라인 100 사이에는 전류경로가 형성된다. 즉, 도전층 121을 상호연결선으로 사용하여 메탈라인 108과 전원라인 100이 전기적으로 연결된다. 인용부호 400은 반도체 기판, 111은 제 1절연막, 114는 제 2절연막이다. 하지만, 상술한 바와 같은 구조는 상호연결선 도전층 121이 추가되기 때문에 주변회로 영역 300의 구성이 복잡해지는 문제점이 있다.
요약하자면, 종래의 전원라인 100과 메탈라인 108과의 연결방법인 메탈라인 콘택을 다른 콘택홀 형성과는 달리 형성하는 방법과, 상호연결선 121을 이용하는 방법이 있지만 추가의 공정으로 복잡해지며 집적도가 떨어지는 문제점이 있다.
상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 공정의 재현성 확보와 신뢰성을 보장하기 위한 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 집적도가 향상되며 간단한 제조공정을 가지는 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 축소된 주변회로 영역을 가지는 반도체 메모리 장치 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 단차 차이 없이 전원라인과 메탈라인을 서로 연결하기 위한 반도체 메모리 장치 그 제조방법을 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 스태틱 랜덤 억세스 반도체 메모리 장치의 단위셀을 보인 도면.
도 2는 종래 기술의 일실시예에 따른 메모리 셀어레이 영역 200 및 주변회로 영역 300을 구분하여 보인 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도.
도 3은 도 2의 A-A'의 절단면을 보인 단면도.
도 4는 종래 기술의 문제점을 설명하기 위해 도 2의 A-A'의 절단면을 보인 단면도.
도 5는 종래 기술의 또 다른 일실시예에 따른 메모리 셀어레이 영역 200 및 주변회로 영역 300을 구분하여 보인 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도.
도 6은 도 5의 B-B'의 절단면을 보인 단면도.
도 7은 본 발명의 일실시예에 따른 메모리 셀어레이 영역 200 및 주변회로 영역 300을 구분하여 보인 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도.
도 8은 도 7의 C-C'의 절단면을 보인 단면도.
도 9는 도 7의 D-D'의 절단면을 보인 단면도.
도 10은 본 발명의 다른 일실시예에 따른 도 7의 C-C'의 절단면을 보인 단면도.
본 발명의 기술적 사상은 메모리 셀어레이 영역의 고저항 부하소자의 일단으로 일정 전원을 공급하기 위한 전원라인과 외부로 부터 인가되는 전원전압이 유기되는 메탈라인이 반도체 기판내에 형성된 고농도 활성 영역에 의해 서로 전기적으로 연결되어 상기한 목적을 달성한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어 관련된 공지 기능 혹은 제조공정에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 7은 본 발명의 일실시예에 따른 메모리 셀어레이 영역 200 및 주변회로 영역 300을 구분하여 보인 스태틱 랜덤 억세스 반도체 메모리 장치의 개략적 평면도이고, 도 8은 도 7의 C-C'의 절단면을 보인 단면도이고, 도 9는 도 7의 D-D'의 절단면을 보인 단면도이다. 우선, 도 8, 9을 설명함에 있어 도 7을 동시에 참조한다. 도 8, 9는 도 7의 주변회로 영역 300에 국한되어 제시된 도면임을 유의하길 바란다. 주변회로 영역 300의 반도체 기판은 저농도 제 2도전형으로 도핑된 영역 400과, 제 1도전형으로 도핑된 우물 영역 118과, 통상의 로코스 또는 변형된 로코스에 의해 제조된 소자분리막 119에 의해 한정된 고 농도 제 1도전형 활성 영역 117를 가진다. 그 제 1도전형 우물 영역 118은 로우 디코더 형성을 위한 우물로 이용되기도 한다. 각기 일정거리 이격되어 상기 제 1도전형 활성 영역 117의 일부 표면이 노출되도록 제 1개구부 113과 제 2개구부 109를 가지는 제 1절연막 111을 상기 제 1도전형 활성영역 117 표면과 소자분리막 119상에 형성한다. 본 발명의 일실시예는 상기한 개구부 1, 2는 도 8에 게재된 바와 같이 제 1도전형 활성 영역 117상에서 일정거리 이격되어 있으나 여러가진 변형이 가능하다. 즉, 도면에 제시되지 않았지만 전원라인 100과 메탈라인 108은 제 1도전형 우물영역 118내에 서로 이격되어 형성된 제 1도전형 활성영역 117들에 의해 배리드 콘택되어 전기적으로 연결되거나, 또는 각기 개구부의 일부분이 겹쳐지거나, 또는 도 10에 제시한 바와 같이 상기 개구부가 완전히 겹쳐지게 구성해도 가능함을 유의하길 바란다. 전원라인 100은 상기 제 1개구부 113에 형성되고 상기 노출된 제 1도전형 활성 영역 117과 접촉한다. 제 2절연막 114는 상기 전원라인 100과 제 1절연막 111 표면에 형성하고 상기 제 2개구부 109를 공유한다. 메탈라인 108은 상기 제 2개구부 109에 형성되고 상기 노출된 제 1도전형 활성 영역 117과 접촉하여 외부로 부터 인가되는 전원전압을 상기 활성 영역 117을 통하여 상기 전원라인 100으로 전류를 제공한다. 이때, 전원라인 100의 두께는 약 1000Å이하의 두께이며 상술한 바와 같이 고 저항 폴리실리콘 106, 107의 두께도 이와 같음을 알 수 있다. 이에, 본 발명의 제조방법을 간략히 이하에 설명한다.
반도체 기판내에 소자분리막 119에 의해 구분된 활성영역을 이온주입하여 제 1도전형 활성 영역 117을 형성하고, 상기 소자분리막 119 상과 활성 영역 117 표면에 제 1절연막 111을 도포하고 식각하여 상기 제 1도전형 활성 영역 117의 일부상에 제 1개구부 113를 형성하여 상기 활성 영역 표면을 노출시킨다. 상기 제 1개구부 113에 상기 노출된 활성 영역 표면과 접촉되도록 약 1000Å이하의 두께인 전원라인 100을 형성하고, 그 전원라인 100 상과 상기 제 1절연막 111상에 제 2절연막 114을 도포한다. 도 10과 같이 그 제 2절연막 114를 식각하여 상기 전원라인 100을 관통하여 상기 제 1도전형 활성 영역 117 일부 표면을 노출시키는 제 2개구부 109를 형성하거나, 또는 도 8과 같이 상기 제 2절연막 114, 제 1절연막 111을 차례로 식각하여 상기 제 1도전형 활성 영역 117 표면을 노출시키는 제 2개구부 109를 형성한다. 그 제 2개구부 109에 외부의 전원전압이 유기되는 알루미늄 메탈라인 108을 상기 제 1도전형 활성 영역 117 표면과 접촉되게 하여 상기 전원라인 100과 전류경로를 형성한다.
상기한 바와 같은 본 발명에 따르면, 기존의 상호연결을 위한 도전층 112와는 달리 기존의 다른 용도로서 이용되고 있는 제 1도전형 우물 영역 118에 고 농도의 제 1도전형 도핑 활성 영역 117을 형성하여 서로 콘택을 통해 메탈라인 108과 전원라인 100과의 전류경로를 형성한다. 따라서, 추가의 도전층 112 형성을 위한 공정과 레이아웃의 증가가 없으며, 다른 콘택홀과 동시에 상기 콘택이 이루어짐으로서 추가의 공정이 요구되지 않으며, 도 10과 같이 콘택홀을 공유함으로서 레이아웃의 감소를 구현할 수 있는 효과가 있다.

Claims (19)

  1. 반도체 기판상에,
    메모리 셀과 그 메모리 셀의 부하소자로서 고저항 폴리실리콘을 가지는 셀어레이 영역과,
    그 셀어레이 영역과 전기적으로 독립되고 상기 고저항 폴리실리콘의 일단으로 일정 전원을 공급하기 위한 전원라인과 배선라인의 전류경로가 형성되는 주변회로 영역을 포함하는 반도체 메모리 장치에 있어서:
    상기 주변회로 영역이,
    상기 반도체 기판내에 소자분리막에 의해 고립된 제 1도전형 활성 영역과,
    상기 제 1도전형 활성영역 표면에 제 1개구부와 제 2개구부를 가지는 제 1절연막과,
    상기 제 1개구부에 형성되고 상기 제 1도전형 활성 영역과 접촉되는 상기 전원라인과,
    그 전원라인과 제 1절연막 표면에 형성되고 상기 제 2개구부를 공유하는 제 2절연막과,
    상기 제 2개구부에 형성되고 상기 제 1도전형 활성 영역과 접촉되어 외부로 부터 인가되는 전원전압을 상기 활성 영역을 통하여 상기 전원라인으로 전류를 제공하기 위한 상기 배선라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서; 상기 반도체 기판은 저농도 도포된 제 2도전형 단결정 실리콘 기판이며, 그 상부에 제 1도전형 우물 영역을 가지며, 그 제 1도전형 우물 영역내에는 상기 고농도로 도핑된 제 1도전형 활성 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서; 상기 제 1도전형이 엔형일 경우 상기 제 2도전형은 그 반대인 피형임을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서; 상기 전원라인은 약 1000Å이하의 두께를 가짐을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서; 상기 배선라인은 알루미늄 메탈로 구성되고 상기 메모리 셀어레이 영의 데이타라인과 동일 층으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서; 상기 전원라인과 배선라인은 상기 제 1도전형 활성영역과 전기적으로 각기 연결되어 있음을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서; 상기 제 1개구부와 제 2개구부가 일정거리 이격되거나 또는 그 일부분이 서로 오버랩되거나 또는 완전히 겹쳐지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서; 상기 제 1도전형 우물 영역은 로우 디코더의 일부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 스태틱 랜덤 억세스 반도체 메모리 장치에 있어서,
    메모리 셀어레이 영역의 고저항 부하소자의 일단으로 일정 전원을 공급하기 위한 전원라인과 외부로 부터 인가되는 전원전압이 유기되는 메탈라인이 반도체 기판내에 형성된 고농도 활성 영역에 의해 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서; 상기 활성 영역은 엔형이며, 로우 디코더의 일부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 기판상에,
    고저항 부하소자와 구동소자가 래치형으로 이루어지는 메모리 셀 어레이 영역과,
    상기 고저항 부하소자의 일단으로 일정 전압을 제공하기 위한 전원라인을 포함하는 주변회로 영역을 가지는 반도체 메모리 장치의 상기 주변회로 영역 제조방법에 있어서:
    상기 반도체 기판내에 소자분리막에 의해 구분된 활성영역을 이온주입하여 제 1도전형 활성 영역을 형성하고, 상기 소자분리막 상과 활성 영역 표면에 제 1절연막을 도포하고 식각하여 상기 제 1도전형 활성 영역의 일부상에 제 1개구부를 형성하여 상기 활성 영역 표면을 노출시키는 제 1과정과;
    상기 제 1개구부에 상기 노출된 활성 영역 표면과 접촉되도록 상기 전원라인을 형성하고, 그 전원라인 상과 상기 제 1절연막 상에 제 2절연막을 도포하는 제 2과정과;
    상기 제 2절연막을 식각하여 상기 전원라인을 관통하여 상기 제 1도전형 활성 영역 일부 표면을 노출시키는 제 2개구부를 형성하거나, 또는 상기 제 2절연막 제 1절연막을 차례로 식각하여 상기 제 1도전형 활성 영역 표면을 노출시키는 제 2개구부를 형성하는 제 3과정과;
    상기 제 2개구부에 외부의 전원전압이 유기되는 메탈라인을 상기 제 1도전형 활성 영역 표면과 접촉되게 하여 상기 전원라인과 전류경로를 형성하는 제 4과정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제 11항에 있어서; 상기 반도체 기판은 저농도 도포된 제 2도전형 단결정 실리콘 기판이며, 그 상부에 제 1도전형 우물 영역을 가지며, 그 제 1도전형 우물 영역내에는 상기 고농도로 도핑된 제 1도전형 활성 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  13. 제 11항 또는 제 12항에 있어서; 상기 제 1도전형이 엔형일 경우 상기 제 2도전형은 그 반대인 피형임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제 11항에 있어서; 상기 전원라인은 약 1000Å이하의 두께임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  15. 제 11항에 있어서; 상기 메탈라인은 알루미늄으로 구성되고 상기 메모리 셀어레이 영역의 데이타라인과 동일 층으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  16. 제 11항에 있어서; 상기 전원라인과 메탈라인은 상기 제 1도전형 활성영역과 전기적으로 각기 연결되어 있음을 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제 11항에 있어서; 상기 제 1개구부와 제 2개구부가 일정거리 이격되거나 또는 그 일부분이 서로 오버랩되거나 또는 완전히 겹쳐지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  18. 제 11항에 있어서; 상기 제 1도전형 우물 영역은 로우 디코더의 일부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  19. 반도체 기판상에,
    메모리 셀과 그 메모리 셀의 부하소자로서 고저항 폴리실리콘을 가지는 셀어레이 영역과,
    그 셀어레이 영역과 전기적으로 독립되고 상기 고저항 폴리실리콘의 일단으로 일정 전원을 공급하기 위한 전원라인과 배선라인의 전류경로가 형성되는 주변회로 영역을 포함하는 반도체 메모리 장치에 있어서:
    상기 주변회로 영역이,
    상기 반도체 기판내에 제 1도전형의 우물영역과,
    그 제 1도전형 우물영역에 소자분리막에 의해 고립된 고농도의 제 1도전형 제 1, 2활성 영역과,
    상기 제 1도전형 제 1, 2활성영역 표면에 제 1개구부와 제 2개구부를 가지는 제 1절연막과,
    상기 제 1개구부에 형성되고 상기 제 1도전형 제 1활성 영역과 접촉되는 상기 전원라인과,
    그 전원라인과 제 1절연막 표면에 형성되고 상기 제 2개구부를 공유하는 제 2절연막과,
    상기 제 2개구부에 형성되고 상기 제 1도전형 제 2활성 영역과 접촉되어 외부로 부터 인가되는 전원전압을 상기 우물영역을 통하여 상기 전원라인으로 전류를 제공하기 위한 상기 배선라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359562A (en) * 1976-07-26 1994-10-25 Hitachi, Ltd. Semiconductor memory having polycrystalline silicon load resistors and CMOS peripheral circuitry
US5323045A (en) * 1991-03-30 1994-06-21 Nippon Steel Corporation Semiconductor SRAM with low resistance power line
US5661325A (en) * 1994-07-29 1997-08-26 Nkk Corporation SRAM structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689666B1 (ko) * 2000-01-20 2007-03-08 삼성전자주식회사 반도체 메모리장치의 셀 전원라인 배치방법

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