KR100689666B1 - 반도체 메모리장치의 셀 전원라인 배치방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000008439 repair process Effects 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000007547 defect Effects 0.000 claims description 4
- 230000002950 deficient Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 206010034878 phimosis Diseases 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 2
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
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Abstract
레이저 리페어 공정의 효율성을 증대시키고 콘택의 개수를 감소시키기 위한 반도체 메모리장치의 셀 전원라인 배치방법이 개시된다. 개시된 반도체 메모리장치의 셀 전원라인 배치방법은, 상기 반도체 메모리장치의 메모리 셀들에 전원전압을 제공하기 위한 셀전원라인을 비트라인페어사이에 상기 비트라인페어방향과 대체로 평행하게 하나씩 각 비트라인페어단위로 배치한 것을 특징으로 한다.
반도체 메모리장치, 셀 전원라인 배치, 비트라인페어, 로컬 인터커넥션층
Description
도 1은 종래의 스태이틱 메모리 셀 관련 배치구조를 등가회로와 합성으로 나타낸 도면
도 2는 본 발명의 실시예에 따른 스태이틱 메모리 셀 관련 배치구조를 등가회로와 합성으로 나타낸 도면
본 발명은 반도체 메모리장치의 전원라인 배치에 관한 것으로, 특히 스태이틱 랜덤억세스 메모리(SRAM)의 셀 전원라인 배치방법에 관한 것이다.
전형적인 반도 메모리장치중 스태이틱 랜덤억세스 메모리의 셀에는 데이터의 저장 및 유지를 위해 전원전압이 직접적으로 인가된다. 즉, 하나의 단위 메모리 셀은 2개의 인버터 래치로 구성되는 플립플롭형태이므로, 각 인버터의 로드(Load)역할 부분이 고저항으로 되어 있든지 박막 트랜지스터 또는 피형 모오스 트랜지스터 로 되어 있든지 상관없이, 각각의 셀은 도 1에서 보여지는 바와 같이 전원라인과 연결되어 전원전압 VCC을 수신하는 배치구조를 갖는다.
도 1은 종래의 스태이틱 메모리 셀 관련 배치구조를 등가회로와 합성으로 나타낸 도면이다. 도 1에서, 풀 씨모오스(full- CMOS) 셀인 경우에 하나의 메모리 셀은 6개의 트랜지스터들(P1,P2,PM1,PM2,NM1,NM2)로 구성된다. 워드라인(WL)이 각기 자신의 게이트가 되는 엔형 트랜지스터들(P1,P2)은 억세스 트랜지스터 또는 패스 게이트로 불리운다. 구동트랜지스터로서 각기 칭해지는 피형 모오스 트랜지스터들(PM1,PM2)와 엔형 모오스 트랜지스터들(NM1,NM2)은 각기 서로 대응되어 각기 하나의 인버터를 형성한다. 하나의 인버터를 형성하는 피형 모오스 트랜지스터(PM1)와 엔형 모오스 트랜지스터(NM1)에서 트랜지스터들의 게이트들은 폴리 실리콘층으로 형성되어 있으며 그 폴리 실리콘(G-poly)층은 대향되는 인버터내의 피형 모오스 트랜지스터(PM2)의 드레인과 콘택(Contact)하는 로컬 인터커넥션(LI)층과 연결된다. 나머지 인버터를 형성하는 피형 모오스 트랜지스터(PM2)와 엔형 모오스 트랜지스터(NM2)에서 트랜지스터들의 게이트들도 폴리 실리콘층으로 형성되어 있으며 그 폴리 실리콘(G-poly)층은 대향되는 인버터내의 피형 모오스 트랜지스터(PM1)의 드레인과 콘택(Contact)하는 로컬 인터커넥션(LI)층과 연결된다.
도 1에서, 금속층(Metal-1)으로 되어 있는 전원라인들(VCC1,VCC2)의 배치구조를 보면, 비트라인페어(Bit line Pair: BL,BLB)와는 평행하게 배치되어 있고 두 개의 전원라인이 하나의 셀에 전원전압을 인가하는 구조를 가짐을 알 수 있다. 여 기서, 전원라인(VCC1)은 액티브 영역(10)인 피모오스 트랜지스터(PM1)의 소오스에 전원전압을 인가함과 아울러, 도면을 기준으로 좌측에 있는 미도시된 메모리 셀들의 일측 인버터들의 액티브영역에도 메탈콘택(MC3)을 통해 전원전압을 인가한다. 전원라인(VCC2)도 액티브 영역(11)인 피모오스 트랜지스터(PM2)의 소오스에 전원전압을 인가함과 아울러, 도면을 기준으로 우측에 있는 미도시된 메모리 셀들의 타측 인버터들의 액티브영역에도 메탈콘택(MC4)을 통해 전원전압을 인가함을 주목하라.
도 1을 참조하여 설명된 바와 같이, 비트라인과 전원라인이 버티컬적으로 동일한 층에서 동일한 방향으로 구성되어 있는 경우에는 다음과 같은 문제점이 있다. 우선, 비트라인과 인접 비트라인사이에 배치된 하나의 전원라인이 두 컬럼에 있는 메모리 셀들의 인버터에 공통으로 전원전압을 인가하는 배치구조이므로 컬럼 단위의 리페어시 상기 전원라인을 통하여 셀 전원전압을 차단하는 것이 어렵게 된다. 즉, 전원전압을 공급하는 전원라인이 서로 다른 컬럼에 속하는 셀에 공유되어 있기 때문에 컬럼 단위의 레이저 리페어시 셀 전원전압의 차단이 불가하여 하나의 컬럼에 속하는 셀에 대기전류 페일이 발생한 경우라도 리페어 불가한 불량 칩으로 분류되어버린다. 또한, 비트라인과 인접비트라인사이에 전원라인이 배치되므로 패턴 브릿지나 콘택 홀의 미개방등에 의한 층간연결불량에 기인하여 제조수율의 개선에 지장이 있어왔다. 더구나, 메모리 셀을 형성하기 위해 각 구동트랜지스터간을 연결하는 네스트 콘택(NC1-1 ∼ NC1-6)의 개수가 6개가 되는데, 이는 셀의 고집적화에 지장을 초래하며 제조공정을 복잡하게 하는 요인이 된다.
따라서, 레이저 리페어를 컬럼단위로 행할 수 있게 하고, 대기전류 페일시 전원전압을 컬럼단위로 차단할 수 있으며, 전원라인의 콘택불량이 저하되고, 메모리 단위셀을 형성하기 위해 필요한 콘택의 수를 효율적으로 감소시키기 위한 기술이 요망된다.
따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 방법을 제공함에 있다.
본 발명의 다른 목적은 레이저 리페어 공정의 효율성을 증대시키고 콘택의 개수를 감소시키기 위한 반도체 메모리장치의 셀 전원라인 배치방법을 제공함에 있다.
본 발명의 또 다른 목적은 레이저 리페어를 컬럼단위로 행할 수 있게 하는 반도체 메모리장치의 셀 전원라인 배치방법을 제공함에 있다.
본 발명의 또 다른 목적은 대기전류 페일시 전원전압을 컬럼단위로 차단할 수 있게 하는 반도체 메모리장치의 셀 전원라인 배치방법을 제공함에 있다.
본 발명의 또 다른 목적은 전원라인의 콘택불량을 저하시키고, 메모리 단위셀을 형성하기 위해 필요한 콘택의 수를 효율적으로 감소시킬 수 있는 반도체 메모리장치의 셀 전원라인 배치방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 셀 전원라인 배치방법에 따르면, 상기 반도체 메모리장치의 메모리 셀들에 전원전압을 제공하기 위한 셀전원라인을 비트라인페어사이에 상기 비트라인페어방향과 대체로 평행하게 하나씩 각 비트라인 페어단위로 배치한 것을 특징으로 한다.
바람직하게는, 상기 메모리 셀들중 결함이 발생된 경우 리페어 공정에서 대응되는 상기 셀전원라인은 퓨즈커팅되어 상기 전원전압이 결함난 메모리 셀들에 제공되는 것을 차단되도록 한다. 또한, 셀 콘택의 개수를 줄이기 위해, 상기 메모리 셀내에서 각 인버터를 형성하는 피모오스 및 엔모오스 트랜지스터의 드레인들을 액티브영역들로 각기 형성하고, 상기 액티브영역들과 상기 트랜지스터들의 게이트들을 형성하는 게이트 폴리실리콘층들을 각각의 대응되는 로컬 인터커넥션층에 의해 2개의 콘택을 통해 각기 연결한다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 타의 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 가급적 기재됨을 주목하여야 한다.
도 2는 본 발명의 실시예에 따른 스태이틱 메모리 셀 관련 배치구조를 등가회로와 합성으로 나타낸 도면이다.
도면을 참조하면, 반도체 메모리장치의 메모리 셀들에 전원전압을 제공하기 위한 셀전원라인(VCC)이 비트라인페어(BL,BLB)사이에 상기 비트라인페어(BL,BLB)방향과 대체로 평행하게 배치된 구조가 보여진다. 비록, 도면상에서는 하나의 셀에 대하여 워드라인과 비트라인을 포함하는 배치가 나타나 있지만, 행과 열방향으로 메모리 셀들이 확장배치될 수 있음은 물론이다. 그러므로, 상기 셀전원라인(VCC)은 반도체 메모리내에서 비트라인페어(BL,BLB)사이에 하나씩 배치되므로 각 비트라인페어단위로 존재한다.
도 2에서, 버티컬적으로 동일한 층이며 동일한 방향에서 금속층(Metal-1)으로 되어 있는 부분은 상기 전원라인(VCC)과 상기 비트라인페어(BL,BLB)이다. 도 2의 배치구조를 보면, 비트라인페어(BL,BLB)와는 평행하며 그 사이에 배치된 하나의 전원라인은 하나의 셀에만 전원전압을 인가하는 구조이다. 따라서, 전원라인(VCC)은 메탈콘택(MC3)과 연결되어 액티브 영역(20)인 피모오스 트랜지스터(PM1)의 소오스에 전원전압을 인가함과 동시에 액티브 영역(21)인 피모오스 트랜지스터(PM2)의 소오스에 전원전압을 인가한다. 상기한 바와 같이 전원라인을 배치하는 것에 의해 레이저 리페어를 컬럼단위로 행할 수 있게 되고, 대기전류 페일시 전원전압을 컬럼단위로 차단할 수 있게 된다. 즉, 메모리 셀들중 결함이 발생된 경우 대응되는 컬럼에 연결된 셀전원라인의 퓨즈는 리페어 공정에서 레이저 또는 전류등에 의해 커팅되어 상기 전원전압은 결함난 메모리 셀들에는 더 이상 제공되지 않게 된다. 또한, 비트라인페어(BL,BLB)사이에 전원라인이 배치되어 배치마진이 좋아지므로 종래의 경우에 비해 패턴 브릿지나 콘택 홀의 미개방등에 의한 층간연결불량의 확률이 적어 콘택불량이 감소된다.
한편, 메모리 단위셀을 형성하기 위해 필요한 콘택의 수를 효율적으로 감소시키기 위하여, 도 2에서 도시된 바와 같이, 메모리 셀내에서 각 인버터를 형성하 는 피모오스 및 엔모오스 트랜지스터(PM1,NM1,PM2,NM2)의 드레인들을 액티브영역(ACT)들로 각기 형성하고, 상기 액티브영역(ACT)들과 상기 트랜지스터들의 게이트들을 형성하는 게이트 폴리실리콘층(G-Poly)들을 각각의 대응되는 로컬 인터커넥션(LI:Local Interconnection)층에 의해 2개의 콘택(NC1-1,NC1-2)(NC1-3,NC1-4)을 통해 각기 연결함으로써, 종래의 경우에 비해 2개가 줄어든 도합 4개의 네스트 콘택(NC1-1 ∼ NC1-4)이 필요하게 된다. 따라서, 메모리 셀의 고집적화에 유리하게 되며, 콘택제조공정이 간소화된다.
도면에서, 제조공정의 순서상, 액티브(ACT) - 게이트 폴리(G-Poly) - 네스트 콘택(NC1) - 로컬 인터커넥션층(LI) - 메탈 콘택(MC1) - 메탈 1(METAL 1) - 비아 (VIA)- 메탈 2순으로 진행된다. 도 2의 제조공정순서는 도 1의 그 것과 동일하게 하여도 무방하다. 즉, 여기서는 제조공정의 순서의 동일유무에 관계없이 종래기술과의 배치구조 즉 레이아웃만이 다르게 됨을 이해하여야 할 것이다.
본 발명은 예시된 도면을 위주로 한 실시예들에 의거하여 설명되었으나 이에 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적사상을 벗어나지 않는 범위내에서 다양한 변화와 변경이 가능함은 물론, 균등한 타의 실시예가 가능하다는 것은 명백하다.
상술한 바와 같이, 본 발명의 셀 전원라인 배치방법에 따르면, 컬럼 단위의 리페어를 가능하게 하여 전원라인을 통하여 셀 전원전압을 차단할 수 있게 되며, 하나의 컬럼에 속하는 셀에 대기전류 페일이 발생한 경우에 리페어 가능한 칩으로 소팅될 수 있어 제조수율의 향상이 기대되는 효과가 있다. 또한, 비트라인페어 사이에 전원라인이 배치되므로 패턴 브릿지나 콘택 홀의 미개방등에 의한 층간연결불량이 줄어들고, 메모리 셀을 형성하기 위해 각 구동트랜지스터간을 연결하는 네스트 콘택의 개수를 줄일 수 있는 이점이 있다. 결국, 레이저 리페어 공정의 효율성이 증대되고, 콘택의 개수가 감소되는 효과를 가지므로, 제조수율이 향상되고 제조단가가 다운되는 장점이 있다.
Claims (3)
- 반도체 메모리장치의 셀 전원라인 배치방법에 있어서,상기 반도체 메모리장치의 메모리 셀들에 전원전압을 제공하기 위한 셀전원라인을 비트라인페어사이에 상기 비트라인페어방향과 대체로 평행하게 하나씩 각 비트라인페어단위로 배치한 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 메모리 셀들중 결함이 발생된 경우 리페어 공정에서 대응되는 상기 셀전원라인은 퓨즈커팅되어 상기 전원전압이 결함난 메모리 셀들에 제공되는 것이 차단되도록 함을 특징으로 하는 방법.
- 제1항에 있어서, 상기 메모리 셀내에서 각 인버터를 형성하는 피모오스 및 엔모오스 트랜지스터의 드레인들을 액티브영역들로 각기 형성하고, 상기 액티브영역들과 상기 트랜지스터들의 게이트들을 형성하는 게이트 폴리실리콘층들을 각각의 대응되는 로컬 인터커넥션층에 의해 2개의 콘택을 통해 각기 연결함을 특징으로 하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000002572A KR100689666B1 (ko) | 2000-01-20 | 2000-01-20 | 반도체 메모리장치의 셀 전원라인 배치방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000002572A KR100689666B1 (ko) | 2000-01-20 | 2000-01-20 | 반도체 메모리장치의 셀 전원라인 배치방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010073744A KR20010073744A (ko) | 2001-08-03 |
| KR100689666B1 true KR100689666B1 (ko) | 2007-03-08 |
Family
ID=19639896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000002572A KR100689666B1 (ko) | 2000-01-20 | 2000-01-20 | 반도체 메모리장치의 셀 전원라인 배치방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100689666B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689858B1 (ko) * | 2004-09-15 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 라인배치구조 |
| CN109390304B (zh) * | 2018-10-11 | 2024-02-09 | 长鑫存储技术有限公司 | 半导体结构、存储装置、半导体器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980023201A (ko) * | 1996-09-25 | 1998-07-06 | 김광호 | 반도체 메모리 장치 및 그 제조방법 |
-
2000
- 2000-01-20 KR KR1020000002572A patent/KR100689666B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980023201A (ko) * | 1996-09-25 | 1998-07-06 | 김광호 | 반도체 메모리 장치 및 그 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 1019980023201 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010073744A (ko) | 2001-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100216 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |