JP2000123593A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2000123593A JP2000123593A JP11209065A JP20906599A JP2000123593A JP 2000123593 A JP2000123593 A JP 2000123593A JP 11209065 A JP11209065 A JP 11209065A JP 20906599 A JP20906599 A JP 20906599A JP 2000123593 A JP2000123593 A JP 2000123593A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fuse
- memory cell
- cell array
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 不良アドレス記憶回路の占有面積を低減して
しかも、確実に不良救済を可能とした半導体記憶装置と
その製造方法を提供する。 【解決手段】 本発明の半導体記憶装置は、メモリセル
がマトリクス配列されたメモリセルアレイと、このメモ
リセルアレイの不良メモリセルを救済するための冗長セ
ルが配列された冗長セルアレイと、メモリセルアレイの
不良メモリセルのアドレスを記憶するための、プログラ
ミング方法の異なる第１及び第２の記憶回路を含む不良
アドレス記憶回路と、この不良アドレス記憶回路の記憶
データに基づいて前記メモリセルアレイの不良メモリセ
ルと冗長セルアレイの冗長セルの置換を制御する置換制
御回路と、を備えたことを特徴とする。
しかも、確実に不良救済を可能とした半導体記憶装置と
その製造方法を提供する。 【解決手段】 本発明の半導体記憶装置は、メモリセル
がマトリクス配列されたメモリセルアレイと、このメモ
リセルアレイの不良メモリセルを救済するための冗長セ
ルが配列された冗長セルアレイと、メモリセルアレイの
不良メモリセルのアドレスを記憶するための、プログラ
ミング方法の異なる第１及び第２の記憶回路を含む不良
アドレス記憶回路と、この不良アドレス記憶回路の記憶
データに基づいて前記メモリセルアレイの不良メモリセ
ルと冗長セルアレイの冗長セルの置換を制御する置換制
御回路と、を備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、冗長回路方式の
半導体記憶装置とその製造方法に関する。
半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置、中でもＤＲＡＭは、年
々微細化及び大規模集積化が進んでいる。この微細化及
び大規模集積化に伴って、ＤＲＡＭは前世代と同じ歩留
まりを保つことが難しくなっている。そのため最近は、
メモリセルアレイに対して冗長セルアレイ（予備セルア
レイ）を配置して、不良メモリセルを冗長セルにより置
き換えることにより不良救済を行う冗長回路方式が採用
されている。従来の冗長回路技術では、不良アドレス記
憶回路として一般に、レーザにより切断（ブロー）する
フューズ回路が用いられる。具体的には、複数のＤＲＡ
Ｍ回路を集積形成した半導体ウェハの段階でダイソート
を行って不良セルを識別し、その不良アドレスデータに
基づいて対応フューズをレーザブロー装置により切断す
る。その後、ウェハからＤＲＡＭチップを分割してパッ
ケージに封入して、最終検査を行う。
々微細化及び大規模集積化が進んでいる。この微細化及
び大規模集積化に伴って、ＤＲＡＭは前世代と同じ歩留
まりを保つことが難しくなっている。そのため最近は、
メモリセルアレイに対して冗長セルアレイ（予備セルア
レイ）を配置して、不良メモリセルを冗長セルにより置
き換えることにより不良救済を行う冗長回路方式が採用
されている。従来の冗長回路技術では、不良アドレス記
憶回路として一般に、レーザにより切断（ブロー）する
フューズ回路が用いられる。具体的には、複数のＤＲＡ
Ｍ回路を集積形成した半導体ウェハの段階でダイソート
を行って不良セルを識別し、その不良アドレスデータに
基づいて対応フューズをレーザブロー装置により切断す
る。その後、ウェハからＤＲＡＭチップを分割してパッ
ケージに封入して、最終検査を行う。
【０００３】
【発明が解決しようとする課題】従来のレーザブローを
用いた冗長回路技術には、次のような問題がある。第１
に、ＤＲＡＭ規模が４倍になると、不良アドレスを記憶
するためのフューズ回路の規模も４倍になり、その結果
レーザブローのスループットが４倍低下する。第２に、
フューズアレイのピッチは、レーザブロー装置の能力で
決まるため、ＤＲＡＭのデザインルールが例えば、０．
２５〜０．３５μｍという微細なものとなったとして
も、フューズアレイのピッチは３〜４μｍ以下にするこ
とができない。これは、ＤＲＡＭチップにおけるフュー
ズアレイの占める面積がＤＲＡＭの世代が代わる毎に相
対的に大きくなることを意味する。半導体集積回路のフ
ューズ素子として、レーザブローにより切断する方式の
フューズ素子以外に、電気的に切断又は短絡を行う電気
的フューズを用いる方式（例えば、特開平６−５７０５
号公報、特開平６−３０２７０１号公報等）や、エッチ
ングにより切断を行う機械的フューズを用いる方式（例
えば、特開平１−３０８０４７号公報）も知られてい
る。これらのフューズを用いれば、フューズアレイの微
細化が可能である。
用いた冗長回路技術には、次のような問題がある。第１
に、ＤＲＡＭ規模が４倍になると、不良アドレスを記憶
するためのフューズ回路の規模も４倍になり、その結果
レーザブローのスループットが４倍低下する。第２に、
フューズアレイのピッチは、レーザブロー装置の能力で
決まるため、ＤＲＡＭのデザインルールが例えば、０．
２５〜０．３５μｍという微細なものとなったとして
も、フューズアレイのピッチは３〜４μｍ以下にするこ
とができない。これは、ＤＲＡＭチップにおけるフュー
ズアレイの占める面積がＤＲＡＭの世代が代わる毎に相
対的に大きくなることを意味する。半導体集積回路のフ
ューズ素子として、レーザブローにより切断する方式の
フューズ素子以外に、電気的に切断又は短絡を行う電気
的フューズを用いる方式（例えば、特開平６−５７０５
号公報、特開平６−３０２７０１号公報等）や、エッチ
ングにより切断を行う機械的フューズを用いる方式（例
えば、特開平１−３０８０４７号公報）も知られてい
る。これらのフューズを用いれば、フューズアレイの微
細化が可能である。
【０００４】しかし、電気的フューズを用いた場合、フ
ューズアレイが大規模になると、フューズアレイのプロ
グラミングに必要な信号発生回路等の周辺回路も大規模
になる。従って、フューズアレイとその周辺回路を含め
た不良アドレス記憶回路の占有面積は結果的に、レーザ
ブロー方式のフューズを用いた場合と変わらなくなる可
能性がある。また、エッチングにより切断を行う機械的
フューズを用いた場合には、少なくとも半導体ウェハの
パシベーション工程を終了する前にプログラミグ工程が
入るから、その後の工程で不良セルが発生した場合には
救済することができない。この発明は、上記事情を考慮
してなされたもので、不良アドレス記憶回路の占有面積
を低減してしかも、不良救済効率の向上を可能とした半
導体記憶装置とその製造方法を提供することを目的とし
ている。
ューズアレイが大規模になると、フューズアレイのプロ
グラミングに必要な信号発生回路等の周辺回路も大規模
になる。従って、フューズアレイとその周辺回路を含め
た不良アドレス記憶回路の占有面積は結果的に、レーザ
ブロー方式のフューズを用いた場合と変わらなくなる可
能性がある。また、エッチングにより切断を行う機械的
フューズを用いた場合には、少なくとも半導体ウェハの
パシベーション工程を終了する前にプログラミグ工程が
入るから、その後の工程で不良セルが発生した場合には
救済することができない。この発明は、上記事情を考慮
してなされたもので、不良アドレス記憶回路の占有面積
を低減してしかも、不良救済効率の向上を可能とした半
導体記憶装置とその製造方法を提供することを目的とし
ている。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルがマトリクス配列されたメモリセ
ルアレイと、このメモリセルアレイの不良メモリセルを
救済するための冗長セルが配列された冗長セルアレイ
と、前記メモリセルアレイの不良メモリセルのアドレス
を記憶するための、プログラミング方法の異なる第１及
び第２の記憶回路を含む不良アドレス記憶回路と、この
不良アドレス記憶回路の記憶データに基づいて前記メモ
リセルアレイの不良メモリセルと前記冗長セルアレイの
冗長セルの置換を制御する置換制御回路と、を備えたこ
とを特徴とする。この発明において好ましくは、前記第
１の記憶回路は、反応性イオンエッチングにより切断さ
れる機械的フューズが配列された第１のフューズ回路に
より構成され、前記第２の記憶回路は、電気的に切断又
は短絡される電気的フューズが配列された第２のフュー
ズ回路により構成される。またこの発明において、前記
メモリセルアレイが、半導体基板に配列形成されたＭＯ
Ｓトランジスタと、このＭＯＳトランジスタのソース、
ドレイン拡散層の一方に接続されたキャパシタと、基板
上に層間絶縁膜を介して形成された信号配線とを有する
場合に、好ましくは前記第１のフューズ回路の機械的フ
ューズは、前記メモリセルアレイの信号配線と同じ配線
材料膜により形成される。
憶装置は、メモリセルがマトリクス配列されたメモリセ
ルアレイと、このメモリセルアレイの不良メモリセルを
救済するための冗長セルが配列された冗長セルアレイ
と、前記メモリセルアレイの不良メモリセルのアドレス
を記憶するための、プログラミング方法の異なる第１及
び第２の記憶回路を含む不良アドレス記憶回路と、この
不良アドレス記憶回路の記憶データに基づいて前記メモ
リセルアレイの不良メモリセルと前記冗長セルアレイの
冗長セルの置換を制御する置換制御回路と、を備えたこ
とを特徴とする。この発明において好ましくは、前記第
１の記憶回路は、反応性イオンエッチングにより切断さ
れる機械的フューズが配列された第１のフューズ回路に
より構成され、前記第２の記憶回路は、電気的に切断又
は短絡される電気的フューズが配列された第２のフュー
ズ回路により構成される。またこの発明において、前記
メモリセルアレイが、半導体基板に配列形成されたＭＯ
Ｓトランジスタと、このＭＯＳトランジスタのソース、
ドレイン拡散層の一方に接続されたキャパシタと、基板
上に層間絶縁膜を介して形成された信号配線とを有する
場合に、好ましくは前記第１のフューズ回路の機械的フ
ューズは、前記メモリセルアレイの信号配線と同じ配線
材料膜により形成される。
【０００６】更に、前記信号配線が多層構造を有する場
合に、好ましくは前記第１のフューズ回路の機械的フュ
ーズは前記信号配線の最上層配線と同じ材料膜により形
成されるものとする。またこの発明において、前記メモ
リセルアレイが、半導体基板に配列形成されたＭＯＳト
ランジスタと、このＭＯＳトランジスタのソース、ドレ
イン拡散層の一方に接続されたキャパシタと、基板上に
層間絶縁膜を介して形成された信号配線とを有する場合
に、好ましくは前記第２のフューズ回路の電気的フュー
ズは、前記メモリセルアレイのキャパシタと同時に同じ
材料を用いて形成された、キャパシタ構造を有するアン
チフューズであるとする。更にこの発明においては、反
応性イオンエッチングにより切断される第１のフューズ
回路の数は、電気的に切断または短絡される第２のフュ
ーズ回路のそれより大きいものとすることが好ましい。
この発明による半導体記憶装置は、メモリセルがマトリ
クス配列されたメモリセルアレイと、このメモリセルア
レイの不良メモリセルを救済するための冗長セルが配列
された冗長セルアレイと、前記メモリセルアレイの不良
メモリセルのアドレスを記憶するための、反応性イオン
エッチングにより切断される機械的フューズが配列され
た記憶回路を含む不良アドレス記憶回路と、この不良ア
ドレス記憶回路の記憶データに基づいて前記メモリセル
アレイの不良メモリセルと前記冗長セルアレイの冗長セ
ルの置換を制御する置換制御回路と、を備えたことを特
徴とする。
合に、好ましくは前記第１のフューズ回路の機械的フュ
ーズは前記信号配線の最上層配線と同じ材料膜により形
成されるものとする。またこの発明において、前記メモ
リセルアレイが、半導体基板に配列形成されたＭＯＳト
ランジスタと、このＭＯＳトランジスタのソース、ドレ
イン拡散層の一方に接続されたキャパシタと、基板上に
層間絶縁膜を介して形成された信号配線とを有する場合
に、好ましくは前記第２のフューズ回路の電気的フュー
ズは、前記メモリセルアレイのキャパシタと同時に同じ
材料を用いて形成された、キャパシタ構造を有するアン
チフューズであるとする。更にこの発明においては、反
応性イオンエッチングにより切断される第１のフューズ
回路の数は、電気的に切断または短絡される第２のフュ
ーズ回路のそれより大きいものとすることが好ましい。
この発明による半導体記憶装置は、メモリセルがマトリ
クス配列されたメモリセルアレイと、このメモリセルア
レイの不良メモリセルを救済するための冗長セルが配列
された冗長セルアレイと、前記メモリセルアレイの不良
メモリセルのアドレスを記憶するための、反応性イオン
エッチングにより切断される機械的フューズが配列され
た記憶回路を含む不良アドレス記憶回路と、この不良ア
ドレス記憶回路の記憶データに基づいて前記メモリセル
アレイの不良メモリセルと前記冗長セルアレイの冗長セ
ルの置換を制御する置換制御回路と、を備えたことを特
徴とする。
【０００７】この発明の係る半導体記憶装置の製造方法
は、半導体ウェハに、反応性イオンエッチングにより切
断される機械的フューズが配列された第１のフューズ回
路と、電気的に切断又は短絡される電気的フューズが配
列された第２のフューズ回路とを含む不良アドレス記憶
回路を有するメモリ回路を集積形成するメモリ製造工程
と、前記メモリ回路について第１の不良解析テストを行
い、そのテスト結果に応じて前記第１のフューズ回路の
対応フューズを反応性イオンエッチングにより選択的に
切断する第１のプログラミング工程と、前記メモリ回路
について第２の不良解析テストを行い、そのテスト結果
に応じて前記第２のフューズ回路の対応フューズを電気
信号印加により選択的に切断又は短絡する第２のプログ
ラミング工程と、を有することを特徴とする。この発明
の製造方法において好ましくは、前記第１のフューズ回
路は、前記メモリ回路が形成された半導体ウェハのパシ
ベーション膜より下層に形成され、前記第１のプログラ
ミング工程は、前記パシベーション膜の形成前に行うも
のとする。更にこの発明の好ましい製造方法では、前記
第１のプログラミング工程は、前記半導体ウェハの前記
第１のフューズ回路が形成された面に直接描画によるリ
ソグラフィによりレジストをパターン形成する工程と、
パターン形成されたレジストをマスクとして前記第１の
フューズ回路の対応フューズを反応性イオンエッチング
により選択エッチングする工程とを有するものとする。
は、半導体ウェハに、反応性イオンエッチングにより切
断される機械的フューズが配列された第１のフューズ回
路と、電気的に切断又は短絡される電気的フューズが配
列された第２のフューズ回路とを含む不良アドレス記憶
回路を有するメモリ回路を集積形成するメモリ製造工程
と、前記メモリ回路について第１の不良解析テストを行
い、そのテスト結果に応じて前記第１のフューズ回路の
対応フューズを反応性イオンエッチングにより選択的に
切断する第１のプログラミング工程と、前記メモリ回路
について第２の不良解析テストを行い、そのテスト結果
に応じて前記第２のフューズ回路の対応フューズを電気
信号印加により選択的に切断又は短絡する第２のプログ
ラミング工程と、を有することを特徴とする。この発明
の製造方法において好ましくは、前記第１のフューズ回
路は、前記メモリ回路が形成された半導体ウェハのパシ
ベーション膜より下層に形成され、前記第１のプログラ
ミング工程は、前記パシベーション膜の形成前に行うも
のとする。更にこの発明の好ましい製造方法では、前記
第１のプログラミング工程は、前記半導体ウェハの前記
第１のフューズ回路が形成された面に直接描画によるリ
ソグラフィによりレジストをパターン形成する工程と、
パターン形成されたレジストをマスクとして前記第１の
フューズ回路の対応フューズを反応性イオンエッチング
により選択エッチングする工程とを有するものとする。
【０００８】更にまた、この発明の方法において、前記
第２のプログラミング工程は、好ましくは前記メモリ回
路をチップ分割してパッケージに搭載した後に行うもの
とする。この発明によると、不良アドレス記憶回路を、
プログラミング方法の異なる二種の記憶回路により構成
することによって、不良アドレス記憶回路の占有面積低
減と確実な不良救済の両立が可能となる。例えば、第１
の記憶回路は反応性イオンエッチングにより切断される
機械的フューズが配列された第１のフューズ回路により
構成され、第２の記憶回路は電気的に切断又は短絡され
る電気的フューズが配列された第２のフューズ回路によ
り構成される。このとき、第１のフューズ回路は、微細
ピッチでフューズを配列することができ、プログラミン
グのために格別の周辺回路も必要がない。従って不良ア
ドレス記憶回路の主要部を第１のフューズ回路により構
成することにより、不良アドレス記憶回路の占有面積の
低減が図られる。第１のフューズ回路のプログラミング
工程の後、不良セルが生じる可能性があるが、この不良
セルを最終的に第２のフューズ回路の電気的プログラミ
ングにより救済すれば、不良救済率は高いものとなる。
第１のフューズ回路による不良救済を行えば、その後に
不良セルが発生する確率は小さくなるから、第２のフュ
ーズ回路の規模は小さいものとすることができる。
第２のプログラミング工程は、好ましくは前記メモリ回
路をチップ分割してパッケージに搭載した後に行うもの
とする。この発明によると、不良アドレス記憶回路を、
プログラミング方法の異なる二種の記憶回路により構成
することによって、不良アドレス記憶回路の占有面積低
減と確実な不良救済の両立が可能となる。例えば、第１
の記憶回路は反応性イオンエッチングにより切断される
機械的フューズが配列された第１のフューズ回路により
構成され、第２の記憶回路は電気的に切断又は短絡され
る電気的フューズが配列された第２のフューズ回路によ
り構成される。このとき、第１のフューズ回路は、微細
ピッチでフューズを配列することができ、プログラミン
グのために格別の周辺回路も必要がない。従って不良ア
ドレス記憶回路の主要部を第１のフューズ回路により構
成することにより、不良アドレス記憶回路の占有面積の
低減が図られる。第１のフューズ回路のプログラミング
工程の後、不良セルが生じる可能性があるが、この不良
セルを最終的に第２のフューズ回路の電気的プログラミ
ングにより救済すれば、不良救済率は高いものとなる。
第１のフューズ回路による不良救済を行えば、その後に
不良セルが発生する確率は小さくなるから、第２のフュ
ーズ回路の規模は小さいものとすることができる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るＤＲＡＭのブロック構成を示している。メモリセルア
レイ１は、ＭＯＳトランジスタとキャパシタとからなる
公知のダイナミック型メモリセルがマトリクス配列して
構成される。メモリセルアレイ１に対して、不良セルを
救済するための冗長セルアレイ２が配置される。この実
施例の場合、冗長セルアレイ２は、メモリセルアレイ１
のワード線ＷＬのうち不良ワード線を置換するための複
数本のスペアワード線ＳＷＬにより構成される例を示し
ている。メモリセルアレイ１のワード線ＷＬは、ロウデ
コーダ３により選択駆動され、冗長セルアレイ２のスペ
アワード線ＳＷＬはスペアロウデコーダ４により選択駆
動される。これらのロウデコーダ３及びスペアロウデコ
ーダ４には、アドレスバッファ９により取り込まれるア
ドレスのうち、ロウアドレスが供給される。ワード線数
より少ないスペアワード線ＳＷＬによって不良ワード線
ＷＬの置換を行うために、冗長セルアレイ２の各スペア
ワード線ＳＷＬが、メモリセルアレイ１の中のどの範囲
のワード線ＷＬを救済するかの情報が必要である。これ
は設計段階で決められて、複数のワード線ＷＬをグルー
プ分割した各救済範囲に対応するアドレスが各スペアワ
ード線ＳＷＬに割り当てられ、これがスペアロウデコー
ダ４に供給されることになる。
の実施例を説明する。図１は、この発明の一実施例によ
るＤＲＡＭのブロック構成を示している。メモリセルア
レイ１は、ＭＯＳトランジスタとキャパシタとからなる
公知のダイナミック型メモリセルがマトリクス配列して
構成される。メモリセルアレイ１に対して、不良セルを
救済するための冗長セルアレイ２が配置される。この実
施例の場合、冗長セルアレイ２は、メモリセルアレイ１
のワード線ＷＬのうち不良ワード線を置換するための複
数本のスペアワード線ＳＷＬにより構成される例を示し
ている。メモリセルアレイ１のワード線ＷＬは、ロウデ
コーダ３により選択駆動され、冗長セルアレイ２のスペ
アワード線ＳＷＬはスペアロウデコーダ４により選択駆
動される。これらのロウデコーダ３及びスペアロウデコ
ーダ４には、アドレスバッファ９により取り込まれるア
ドレスのうち、ロウアドレスが供給される。ワード線数
より少ないスペアワード線ＳＷＬによって不良ワード線
ＷＬの置換を行うために、冗長セルアレイ２の各スペア
ワード線ＳＷＬが、メモリセルアレイ１の中のどの範囲
のワード線ＷＬを救済するかの情報が必要である。これ
は設計段階で決められて、複数のワード線ＷＬをグルー
プ分割した各救済範囲に対応するアドレスが各スペアワ
ード線ＳＷＬに割り当てられ、これがスペアロウデコー
ダ４に供給されることになる。
【００１０】センスアンプ５は、メモリセルアレイ１の
ビット線ＢＬに接続されて、読み出しデータをセンス
し、書き込みデータをストアする。ビット線選択は、カ
ラムアドレスをデコードするカラムデコーダ８と、これ
により選択駆動されるカラムゲート６により行われる。
このカラムゲート６を介して、センスアンプ５は、外部
データ端子につながるデータバッファ７と接続される。
メモリセルアレイ１の不良ワード線と冗長セルアレイ２
のスペアワード線ＳＷＬの置換を行うために、不良アド
レス記憶回路１０が設けられている。不良アドレス記憶
回路１０は、二種のフューズ回路１０ａ及び１０ｂによ
り構成されている。第１のフューズ回路１０ａは、反応
性イオンエッチング（ＲＩＥ）により切断される機械的
フューズを配列して構成された回路（以下、ＲＩＥフュ
ーズ回路という）であり、第２のフューズ回路１０ｂ
は、電気的に切断又は短絡される電気的フューズを配列
して構成されたもの（以下、電気フューズ回路という）
である。ＲＩＥフューズ回路１０ａ、電気フューズ回路
１０ｂ共に、アドレスバッファ９により取り込まれるア
ドレスが入力され、この入力アドレスが不良アドレスで
ある場合に一致検出出力を出すように、テスト結果に基
づいてプログラミングが行われる。そして、一致検出出
力が得られると、置換制御回路１１により、不良ワード
線とスペアワード線の置換制御が行われる。置換制御回
路１１は、不良アドレス記憶回路１０の一致検出出力に
より置換活性化出力ＡＣＴを出し、これによりスペアロ
ウデコーダ４が活性になる。置換活性化出力ＡＣＴはイ
ンバータ１２を介してロウデコーダ３を非活性化する。
ビット線ＢＬに接続されて、読み出しデータをセンス
し、書き込みデータをストアする。ビット線選択は、カ
ラムアドレスをデコードするカラムデコーダ８と、これ
により選択駆動されるカラムゲート６により行われる。
このカラムゲート６を介して、センスアンプ５は、外部
データ端子につながるデータバッファ７と接続される。
メモリセルアレイ１の不良ワード線と冗長セルアレイ２
のスペアワード線ＳＷＬの置換を行うために、不良アド
レス記憶回路１０が設けられている。不良アドレス記憶
回路１０は、二種のフューズ回路１０ａ及び１０ｂによ
り構成されている。第１のフューズ回路１０ａは、反応
性イオンエッチング（ＲＩＥ）により切断される機械的
フューズを配列して構成された回路（以下、ＲＩＥフュ
ーズ回路という）であり、第２のフューズ回路１０ｂ
は、電気的に切断又は短絡される電気的フューズを配列
して構成されたもの（以下、電気フューズ回路という）
である。ＲＩＥフューズ回路１０ａ、電気フューズ回路
１０ｂ共に、アドレスバッファ９により取り込まれるア
ドレスが入力され、この入力アドレスが不良アドレスで
ある場合に一致検出出力を出すように、テスト結果に基
づいてプログラミングが行われる。そして、一致検出出
力が得られると、置換制御回路１１により、不良ワード
線とスペアワード線の置換制御が行われる。置換制御回
路１１は、不良アドレス記憶回路１０の一致検出出力に
より置換活性化出力ＡＣＴを出し、これによりスペアロ
ウデコーダ４が活性になる。置換活性化出力ＡＣＴはイ
ンバータ１２を介してロウデコーダ３を非活性化する。
【００１１】この実施例においては、アドレス記憶回路
１０の主要部はＲＩＥフューズ回路１０ａである。後に
詳細に説明するが、メモリセル不良はＤＲＡＭ製造工程
の最終段階に近いウェハ工程で、ＲＩＥフューズ回路１
０ａにより救済処理が行われる。そして、発生確率は低
いがその後の工程で発生する不良に対処するために、電
気フューズ回路１０ｂが用いられる。具体的な数値例を
挙げて説明する。例えば、メモリセルアレイ１のある範
囲の１２８本のワード線ＷＬに対して、スペアワード線
ＳＷＬを５本用意したとする。このとき、１２８本のワ
ード線ＷＬは３２本ずつ４個の救済単位に分けられ、そ
れぞれの中で一本の不良ワード線の置換に対して、５本
のスペアワード線ＳＷＬのうち４本が割り当てられる。
これが主たる不良救済であり、そのために図２に示すよ
うに、それぞれ３２本ずつのワード線ＷＬの範囲をカバ
ーするための４個のＲＩＥフューズ回路１０ａ１〜１０
ａ４が設けられる。スペアワード線ＳＷＬの残りの１本
は、ＲＩＥフューズ回路１０ａによる救済処理後に発生
する、１２８本のワード線の範囲で１本だけの不良を、
追加的に救済することを可能とするものである。この１
本のスペアワード線ＳＷＬの置換のために、図２に示す
ように、１２８本のワード線範囲を救済範囲とする一つ
の電気フューズ回路１０ｂが用意されることになる。
１０の主要部はＲＩＥフューズ回路１０ａである。後に
詳細に説明するが、メモリセル不良はＤＲＡＭ製造工程
の最終段階に近いウェハ工程で、ＲＩＥフューズ回路１
０ａにより救済処理が行われる。そして、発生確率は低
いがその後の工程で発生する不良に対処するために、電
気フューズ回路１０ｂが用いられる。具体的な数値例を
挙げて説明する。例えば、メモリセルアレイ１のある範
囲の１２８本のワード線ＷＬに対して、スペアワード線
ＳＷＬを５本用意したとする。このとき、１２８本のワ
ード線ＷＬは３２本ずつ４個の救済単位に分けられ、そ
れぞれの中で一本の不良ワード線の置換に対して、５本
のスペアワード線ＳＷＬのうち４本が割り当てられる。
これが主たる不良救済であり、そのために図２に示すよ
うに、それぞれ３２本ずつのワード線ＷＬの範囲をカバ
ーするための４個のＲＩＥフューズ回路１０ａ１〜１０
ａ４が設けられる。スペアワード線ＳＷＬの残りの１本
は、ＲＩＥフューズ回路１０ａによる救済処理後に発生
する、１２８本のワード線の範囲で１本だけの不良を、
追加的に救済することを可能とするものである。この１
本のスペアワード線ＳＷＬの置換のために、図２に示す
ように、１２８本のワード線範囲を救済範囲とする一つ
の電気フューズ回路１０ｂが用意されることになる。
【００１２】各フューズ回路１０ａ１〜１０ａ４、１０
ｂには全てのアドレスビットａ０〜ａｎが入り、それぞ
れ異なるある一つの不良アドレスに応じて一致検出出力
を出すから、置換制御回路１１は、これらの一致検出出
力のＯＲ論理をとって、活性化出力ＡＣＴを出せばよ
い。図３は、ＲＩＥフューズ回路１０ａの等価回路を示
す。図示のように、電源ＶCCと接地ＶSSの間に、負荷抵
抗Ｒ、ＲＩＥフューズＦ１、及びゲートにアドレスが入
力される選択用ＮＭＯＳトランジスタＱを直列接続し
た、アドレス数分のインバータが配列される。ＲＩＥフ
ューズＦ１は、不良アドレスが入力されたときに各イン
バータの出力（フューズデータ）がオール“１”となる
ように、不良アドレスに応じて切断される。オール
“１”状態を検出するために、例えばＮＡＮＤゲートを
用いた一致検出回路２１が設けられる。図２の例の場
合、図３に示すフューズ回路が４個用意されることにな
る。図４は、電気フューズ回路１０ｂの等価回路を示
す。回路構成原理は、ＲＩＥフューズ回路１０ａと同様
であり、電源ＶCCと接地ＶSSの間に、負荷抵抗Ｒ、キャ
パシタからなる電気フューズＦ２、及びゲートにアドレ
スが入力される選択用ＮＭＯＳトランジスタＱを直列接
続した、アドレス数分のインバータが配列される。各イ
ンバータの出力のオール“０”状態を検出するために、
一致検出回路２２が設けられる。図４に示す電気フュー
ズＦ２は、外部から高電圧を印加することにより、構成
要素であるキャパシタが破壊され、導通状態になるよう
に構成されている。
ｂには全てのアドレスビットａ０〜ａｎが入り、それぞ
れ異なるある一つの不良アドレスに応じて一致検出出力
を出すから、置換制御回路１１は、これらの一致検出出
力のＯＲ論理をとって、活性化出力ＡＣＴを出せばよ
い。図３は、ＲＩＥフューズ回路１０ａの等価回路を示
す。図示のように、電源ＶCCと接地ＶSSの間に、負荷抵
抗Ｒ、ＲＩＥフューズＦ１、及びゲートにアドレスが入
力される選択用ＮＭＯＳトランジスタＱを直列接続し
た、アドレス数分のインバータが配列される。ＲＩＥフ
ューズＦ１は、不良アドレスが入力されたときに各イン
バータの出力（フューズデータ）がオール“１”となる
ように、不良アドレスに応じて切断される。オール
“１”状態を検出するために、例えばＮＡＮＤゲートを
用いた一致検出回路２１が設けられる。図２の例の場
合、図３に示すフューズ回路が４個用意されることにな
る。図４は、電気フューズ回路１０ｂの等価回路を示
す。回路構成原理は、ＲＩＥフューズ回路１０ａと同様
であり、電源ＶCCと接地ＶSSの間に、負荷抵抗Ｒ、キャ
パシタからなる電気フューズＦ２、及びゲートにアドレ
スが入力される選択用ＮＭＯＳトランジスタＱを直列接
続した、アドレス数分のインバータが配列される。各イ
ンバータの出力のオール“０”状態を検出するために、
一致検出回路２２が設けられる。図４に示す電気フュー
ズＦ２は、外部から高電圧を印加することにより、構成
要素であるキャパシタが破壊され、導通状態になるよう
に構成されている。
【００１３】なお実際の不良アドレス記憶回路では、多
くの場合、不良救済のためにプログラミングされたフュ
ーズ回路と、使用されないままのフューズ回路が混在
し、これらを識別することが必要になる。この識別符号
を生成するために、イネーブルフューズが通常用いられ
るが、図では省略している。次にこの実施例によるＤＲ
ＡＭの不良救済処理を含む製造工程を、具体的に説明す
る。以下の具体例では、ＤＲＡＭをスタックト・キャパ
シタ構造とし、ＲＩＥフューズ回路１０ａの機械的に切
断されるＲＩＥフューズＦ１には、ＤＲＡＭの最上層配
線の配線材料を用いる。電気フューズ回路１０ｂの電気
フューズＦ２には、ＤＲＡＭのキャパシタと同時に同じ
材料を用いて形成されるアンチフューズを用いる。図５
は、ＤＲＡＭ製造工程の最上層配線の加工工程Ｓ１以降
の工程の流れを示す。図６は、この最上層配線の加工工
程Ｓ１での各部の模式的な断面構造である。シリコン基
板２１に素子分離絶縁膜２２が形成された半導体ウェハ
のメモリセルアレイ領域には、スタックト・キャパシタ
構造のダイナミック型メモリセルを構成するＭＯＳトラ
ンジスタＭＴとキャパシタＭＣが積層形成される。ＭＯ
ＳトランジスタＭＴのゲート電極はワード線ＷＬとな
る。ＭＯＳトランジスタＭＴは層間絶縁膜２３により覆
われ、この上にＭＯＳトランジスタＭＯＳトランジスタ
ＭＴのソース、ドレイン拡散層の一方に接続されるビッ
ト線ＢＬが配設される。ビット線ＢＬの上は更に層間絶
縁膜２４で覆われ、この層間絶縁膜２４上に、ＭＯＳト
ランジスタＭＴの他方の拡散層につながるキャパシタＭ
Ｃが形成されている。
くの場合、不良救済のためにプログラミングされたフュ
ーズ回路と、使用されないままのフューズ回路が混在
し、これらを識別することが必要になる。この識別符号
を生成するために、イネーブルフューズが通常用いられ
るが、図では省略している。次にこの実施例によるＤＲ
ＡＭの不良救済処理を含む製造工程を、具体的に説明す
る。以下の具体例では、ＤＲＡＭをスタックト・キャパ
シタ構造とし、ＲＩＥフューズ回路１０ａの機械的に切
断されるＲＩＥフューズＦ１には、ＤＲＡＭの最上層配
線の配線材料を用いる。電気フューズ回路１０ｂの電気
フューズＦ２には、ＤＲＡＭのキャパシタと同時に同じ
材料を用いて形成されるアンチフューズを用いる。図５
は、ＤＲＡＭ製造工程の最上層配線の加工工程Ｓ１以降
の工程の流れを示す。図６は、この最上層配線の加工工
程Ｓ１での各部の模式的な断面構造である。シリコン基
板２１に素子分離絶縁膜２２が形成された半導体ウェハ
のメモリセルアレイ領域には、スタックト・キャパシタ
構造のダイナミック型メモリセルを構成するＭＯＳトラ
ンジスタＭＴとキャパシタＭＣが積層形成される。ＭＯ
ＳトランジスタＭＴのゲート電極はワード線ＷＬとな
る。ＭＯＳトランジスタＭＴは層間絶縁膜２３により覆
われ、この上にＭＯＳトランジスタＭＯＳトランジスタ
ＭＴのソース、ドレイン拡散層の一方に接続されるビッ
ト線ＢＬが配設される。ビット線ＢＬの上は更に層間絶
縁膜２４で覆われ、この層間絶縁膜２４上に、ＭＯＳト
ランジスタＭＴの他方の拡散層につながるキャパシタＭ
Ｃが形成されている。
【００１４】上述したＭＯＳトランジスタＭＴとキャパ
シタＭＣからなるメモリセル部分の詳細な構造を示す
と、図７及び図８のようになる。図６において、ビット
線ＢＬをＭＯＳトランジスタの拡散層にコンタクトさせ
る位置と、キャパシタＭＣをＭＯＳトランジスタの拡散
層にコンタクトさせる位置とは、実際には図６の紙面に
直交する方向にずれており、図７はキャパシタＭＣのコ
ンタクト位置での断面、図８はビット線ＢＬのコンタク
ト位置での断面をそれぞれ示している。図７及び図８を
参照してメモリセルの製造工程を詳細に説明すれば、ま
ず素子分離絶縁膜２２で囲まれた素子形成領域に６ｎｍ
程度のゲート酸化膜２０１を形成する。このゲート酸化
膜２０１上に、１００ｎｍ程度の多結晶シリコン膜２０
２、５０ｎｍ程度のタングステン膜２０３、１５０ｎｍ
程度のシリコン窒化膜２０４を順次堆積する。これらの
堆積膜をパターニングしてゲート電極（ワード線ＷＬ）
を形成する。次に、Ａｓを加速電圧２０ＫｅＶ、ドーズ
量５×１０１３／ｃｍ２ でイオン注入して、ソース、
ドレイン拡散層２０５，２０６を形成する。続いて、３
０ｎｍ程度のシリコン窒化膜２０７を全面に堆積し、エ
ッチバックを行って、ゲート電極側壁にサイドウォール
を形成する。その後全面にＢＰＳＧ膜２０８を堆積し、
ゲート電極上のシリコン窒化膜２０４をストッパとして
ＣＭＰ(Chemical Mechanical Polishing ）法を用い
て表面を平坦化する。
シタＭＣからなるメモリセル部分の詳細な構造を示す
と、図７及び図８のようになる。図６において、ビット
線ＢＬをＭＯＳトランジスタの拡散層にコンタクトさせ
る位置と、キャパシタＭＣをＭＯＳトランジスタの拡散
層にコンタクトさせる位置とは、実際には図６の紙面に
直交する方向にずれており、図７はキャパシタＭＣのコ
ンタクト位置での断面、図８はビット線ＢＬのコンタク
ト位置での断面をそれぞれ示している。図７及び図８を
参照してメモリセルの製造工程を詳細に説明すれば、ま
ず素子分離絶縁膜２２で囲まれた素子形成領域に６ｎｍ
程度のゲート酸化膜２０１を形成する。このゲート酸化
膜２０１上に、１００ｎｍ程度の多結晶シリコン膜２０
２、５０ｎｍ程度のタングステン膜２０３、１５０ｎｍ
程度のシリコン窒化膜２０４を順次堆積する。これらの
堆積膜をパターニングしてゲート電極（ワード線ＷＬ）
を形成する。次に、Ａｓを加速電圧２０ＫｅＶ、ドーズ
量５×１０１３／ｃｍ２ でイオン注入して、ソース、
ドレイン拡散層２０５，２０６を形成する。続いて、３
０ｎｍ程度のシリコン窒化膜２０７を全面に堆積し、エ
ッチバックを行って、ゲート電極側壁にサイドウォール
を形成する。その後全面にＢＰＳＧ膜２０８を堆積し、
ゲート電極上のシリコン窒化膜２０４をストッパとして
ＣＭＰ(Chemical Mechanical Polishing ）法を用い
て表面を平坦化する。
【００１５】次に、レジストパターン（図示せず）を形
成して、ＢＰＳＧ膜／シリコン窒化膜のエッチングレー
ト比が２０以上の選択比を持つＲＩＥを用いてゲート電
極に自己整合的にＢＰＳＧ膜２０８をパターニングす
る。レジストを除去した後、ｎ型不純物がドープされた
多結晶シリコンを堆積し、シリコン窒化膜とＢＰＳＧ膜
をストッパとしてＣＭＰ法により平坦化を行って、ポリ
プラグ３０１を埋め込み形成する。その後、再びＢＰＳ
Ｇ膜３０２を堆積する。このＢＰＳＧ膜３０２に、デュ
アル・ダマシーン（Dual Damascene）法で、ビット線
コンタクトの孔とビット線埋め込み用の溝を形成し、こ
の溝にビット線ＢＬを埋め込み形成する。このビット線
埋め込みは具体的には、２０ｎｍ程度のバリアメタル２
０３と２００ｎｍ程度のタングステン膜３０４を積層
し、ＢＰＳＧ膜３０２をストッパとするＣＭＰにより平
坦化することで行われる。図では省略するが、この後埋
め込まれたビット線ＢＬの上部を一部エッチングして溝
を形成し、この溝にシリコン窒化膜を埋め込んで、ビッ
ト線ＢＬにシリコン窒化膜のキャップを形成する。続い
て、ＢＰＳＧ／シリコン窒化膜のエッチングレート比が
２０以上のＲＩＥによりＢＰＳＧ膜３０２をビット線Ｂ
Ｌに自己整合的にパターニングしてキャパシタコンタク
ト用の孔を形成し、露出したポリプラグ３０１上にバリ
アメタル／タングステンのコンタクト導体４０１を平坦
に埋め込み形成する。
成して、ＢＰＳＧ膜／シリコン窒化膜のエッチングレー
ト比が２０以上の選択比を持つＲＩＥを用いてゲート電
極に自己整合的にＢＰＳＧ膜２０８をパターニングす
る。レジストを除去した後、ｎ型不純物がドープされた
多結晶シリコンを堆積し、シリコン窒化膜とＢＰＳＧ膜
をストッパとしてＣＭＰ法により平坦化を行って、ポリ
プラグ３０１を埋め込み形成する。その後、再びＢＰＳ
Ｇ膜３０２を堆積する。このＢＰＳＧ膜３０２に、デュ
アル・ダマシーン（Dual Damascene）法で、ビット線
コンタクトの孔とビット線埋め込み用の溝を形成し、こ
の溝にビット線ＢＬを埋め込み形成する。このビット線
埋め込みは具体的には、２０ｎｍ程度のバリアメタル２
０３と２００ｎｍ程度のタングステン膜３０４を積層
し、ＢＰＳＧ膜３０２をストッパとするＣＭＰにより平
坦化することで行われる。図では省略するが、この後埋
め込まれたビット線ＢＬの上部を一部エッチングして溝
を形成し、この溝にシリコン窒化膜を埋め込んで、ビッ
ト線ＢＬにシリコン窒化膜のキャップを形成する。続い
て、ＢＰＳＧ／シリコン窒化膜のエッチングレート比が
２０以上のＲＩＥによりＢＰＳＧ膜３０２をビット線Ｂ
Ｌに自己整合的にパターニングしてキャパシタコンタク
ト用の孔を形成し、露出したポリプラグ３０１上にバリ
アメタル／タングステンのコンタクト導体４０１を平坦
に埋め込み形成する。
【００１６】次に、層間絶縁膜４０２を堆積し、メモリ
セルアレイのキャパシタ領域に凹部を加工した後、キャ
パシタノードとなる下部電極４０３をパターン形成す
る。下部電極４０３は例えば、Ｐｔ，Ｒｕ，ＳＲＯ等で
ある。そして、キャパシタ絶縁膜４０４として酸化膜換
算で０．３〜０．４ｎｍのＢＳＴＯ膜を全面に堆積し、
更にプレート電極となる上部電極４０５を堆積する。上
部電極４０５は、Ｐｔ，Ｒｕ，ＳＲＯ等である。この様
にして、ビット線ＢＬの上に配置されたキャパシタＭＣ
が作られる。以上のメモリセルの製造工程において、図
６に示すように、電気フューズ回路領域では、メモリセ
ルアレイ領域のＭＯＳトランジスタＭＴと同時にＭＯＳ
トランジスタＱが作られ、またキャパシタＭＣと同時に
同じ材料を用いて、下部電極４０３ａ、キャパシタ絶縁
膜４０４ａ及び上部電極４０４ａを持つ、電気フューズ
の一種であるキャパシタ構造のアンチフューズＦ２が作
られる。そして、図６に示すように、キャパシタＭＣの
上に層間絶縁膜２５を介して第１層配線２７を形成す
る。更にこの上に層間絶縁膜２６を介して第２層配線２
８を形成する。この実施例の場合この第２層配線２８が
最上層配線である。
セルアレイのキャパシタ領域に凹部を加工した後、キャ
パシタノードとなる下部電極４０３をパターン形成す
る。下部電極４０３は例えば、Ｐｔ，Ｒｕ，ＳＲＯ等で
ある。そして、キャパシタ絶縁膜４０４として酸化膜換
算で０．３〜０．４ｎｍのＢＳＴＯ膜を全面に堆積し、
更にプレート電極となる上部電極４０５を堆積する。上
部電極４０５は、Ｐｔ，Ｒｕ，ＳＲＯ等である。この様
にして、ビット線ＢＬの上に配置されたキャパシタＭＣ
が作られる。以上のメモリセルの製造工程において、図
６に示すように、電気フューズ回路領域では、メモリセ
ルアレイ領域のＭＯＳトランジスタＭＴと同時にＭＯＳ
トランジスタＱが作られ、またキャパシタＭＣと同時に
同じ材料を用いて、下部電極４０３ａ、キャパシタ絶縁
膜４０４ａ及び上部電極４０４ａを持つ、電気フューズ
の一種であるキャパシタ構造のアンチフューズＦ２が作
られる。そして、図６に示すように、キャパシタＭＣの
上に層間絶縁膜２５を介して第１層配線２７を形成す
る。更にこの上に層間絶縁膜２６を介して第２層配線２
８を形成する。この実施例の場合この第２層配線２８が
最上層配線である。
【００１７】電気フューズ回路領域では、第１層配線２
７ａをアンチフューズＦ２の上部電極４０５にコンタク
トさせる。この第１配線層２７は図示せぬプログラミン
グ回路に接続される。このプログラミング回路は、アン
チフューズＦ２に外部電源電圧よりも高い電圧を印加し
てアンチフューズＦ２の導通処理、即ちプログラミング
処理を行なうものである。ＲＩＥフューズ回路領域で
は、第２層配線２８と同時に同じ配線材料を用いて、配
線２８ａからなるＲＩＥフューズＦ１をパターン形成す
る。図５に示すようにこの実施例では、最上層配線の形
成工程（Ｓ１）の後、複数のＤＲＡＭを含むウェハの状
態で各ＤＲＡＭのダイソートテストを行う（Ｓ２）。そ
して、この第１回目のダイソートで得られた不良アドレ
スデータに基づいて、ＲＩＥフューズＦ１の切断処理、
即ちプログラミングを行う。具体的には、図９に示すよ
うに最上層配線を覆ってレジスト５０１を塗布し、ＲＩ
ＥフューズＦ１のプログラミング用開口をパターン形成
する。このレジストのリソグラフィ工程は、図５に示す
ようにテストデータに基づいてフューズマスクデータを
作成し（Ｓ３）、このフューズマスクデータに基づいて
直接描画により行う（Ｓ４）。
７ａをアンチフューズＦ２の上部電極４０５にコンタク
トさせる。この第１配線層２７は図示せぬプログラミン
グ回路に接続される。このプログラミング回路は、アン
チフューズＦ２に外部電源電圧よりも高い電圧を印加し
てアンチフューズＦ２の導通処理、即ちプログラミング
処理を行なうものである。ＲＩＥフューズ回路領域で
は、第２層配線２８と同時に同じ配線材料を用いて、配
線２８ａからなるＲＩＥフューズＦ１をパターン形成す
る。図５に示すようにこの実施例では、最上層配線の形
成工程（Ｓ１）の後、複数のＤＲＡＭを含むウェハの状
態で各ＤＲＡＭのダイソートテストを行う（Ｓ２）。そ
して、この第１回目のダイソートで得られた不良アドレ
スデータに基づいて、ＲＩＥフューズＦ１の切断処理、
即ちプログラミングを行う。具体的には、図９に示すよ
うに最上層配線を覆ってレジスト５０１を塗布し、ＲＩ
ＥフューズＦ１のプログラミング用開口をパターン形成
する。このレジストのリソグラフィ工程は、図５に示す
ようにテストデータに基づいてフューズマスクデータを
作成し（Ｓ３）、このフューズマスクデータに基づいて
直接描画により行う（Ｓ４）。
【００１８】この直接描画には、ＲＩＥフューズＦ１の
ピッチがサブミクロンのような微細ピッチである場合に
は、電子ビーム描画装置を用いることが好ましい。しか
し、フューズＦ１のピッチによっては、光ビーム描画装
置を用いてもよい。そして、露出したＲＩＥフューズＦ
１を、ＲＩＥによりエッチングして切断し、図１０に示
すようにレジスト５０１を除去する。ダイソートテスト
で得られた不良アドレスデータは、チップ毎に異なる。
このため、通常はＲＩＥフューズを切断するための露光
用マスクは、各チップ毎に必要となる。しかしこの発明
の場合、直接描画によりＲＩＥフューズ切断を行ってい
るので、各チップ毎の露光用マスクは必要ない。従って
スループットの低下を抑制することができる。以上のよ
うにこの実施例では、最上層配線材料をそのままＲＩＥ
フューズとして用いて、ＲＩＥによりフューズ回路のプ
ログラミングを行っている。ＲＩＥフューズは、メモリ
セルアレイのデザインルールに従って微細ピッチで形成
することができるから、ＤＲＡＭが大規模であり、且つ
不良アドレス記憶回路の規模が大きくなる場合にも、Ｒ
ＩＥフューズ回路の占有面積は、通常のレーザブローに
よるフューズ回路に比べて小さくなる。
ピッチがサブミクロンのような微細ピッチである場合に
は、電子ビーム描画装置を用いることが好ましい。しか
し、フューズＦ１のピッチによっては、光ビーム描画装
置を用いてもよい。そして、露出したＲＩＥフューズＦ
１を、ＲＩＥによりエッチングして切断し、図１０に示
すようにレジスト５０１を除去する。ダイソートテスト
で得られた不良アドレスデータは、チップ毎に異なる。
このため、通常はＲＩＥフューズを切断するための露光
用マスクは、各チップ毎に必要となる。しかしこの発明
の場合、直接描画によりＲＩＥフューズ切断を行ってい
るので、各チップ毎の露光用マスクは必要ない。従って
スループットの低下を抑制することができる。以上のよ
うにこの実施例では、最上層配線材料をそのままＲＩＥ
フューズとして用いて、ＲＩＥによりフューズ回路のプ
ログラミングを行っている。ＲＩＥフューズは、メモリ
セルアレイのデザインルールに従って微細ピッチで形成
することができるから、ＤＲＡＭが大規模であり、且つ
不良アドレス記憶回路の規模が大きくなる場合にも、Ｒ
ＩＥフューズ回路の占有面積は、通常のレーザブローに
よるフューズ回路に比べて小さくなる。
【００１９】しかも、一本ずつ切断するレーザブロー装
置を用いた場合と異なり、切断すべき複数のフューズを
同時にＲＩＥにより切断できるから、フューズ本数の多
い場合にも高い処理効率が得られる。更にテストデータ
に基づいてフューズマスクデータを作成して、このデー
タに基づいて直接描画装置を用いたリソグラフィを行う
ことによりＲＩＥフューズ回路のプログラミング工程も
簡単である。ＲＩＥフューズ回路のプログラミングが終
わった後、パシベーション工程となり（Ｓ６）、図１１
に示すように最上層配線を覆うパシベーション膜５０２
を堆積する。そして、パシベーション膜５０２に図示せ
ぬパッド開口５０３を形成し（Ｓ７）、その後各ＤＲＡ
Ｍチップを分割する（Ｓ８）。分割されたＤＲＡＭチッ
プは、それぞれのパッケージに搭載する（Ｓ９）。この
状態で、再度ダイソートテストを行う（Ｓ１０）。前述
のようにウェハ状態でのダイソートに基づいて、ＲＩＥ
フューズ回路をプログラミングすることにより不良救済
がなされるが、その後パシベーション工程（Ｓ６）及び
パッド開口工程（Ｓ７）を経ることにより、前回のダイ
ソートテストでは不良と判定されなかったメモリセルの
不良が生じる可能性があるためである。具体的には、パ
シベーション膜堆積の熱工程の影響、パッド開口時のダ
メージやミスプロセス等による不良発生が考えられる。
置を用いた場合と異なり、切断すべき複数のフューズを
同時にＲＩＥにより切断できるから、フューズ本数の多
い場合にも高い処理効率が得られる。更にテストデータ
に基づいてフューズマスクデータを作成して、このデー
タに基づいて直接描画装置を用いたリソグラフィを行う
ことによりＲＩＥフューズ回路のプログラミング工程も
簡単である。ＲＩＥフューズ回路のプログラミングが終
わった後、パシベーション工程となり（Ｓ６）、図１１
に示すように最上層配線を覆うパシベーション膜５０２
を堆積する。そして、パシベーション膜５０２に図示せ
ぬパッド開口５０３を形成し（Ｓ７）、その後各ＤＲＡ
Ｍチップを分割する（Ｓ８）。分割されたＤＲＡＭチッ
プは、それぞれのパッケージに搭載する（Ｓ９）。この
状態で、再度ダイソートテストを行う（Ｓ１０）。前述
のようにウェハ状態でのダイソートに基づいて、ＲＩＥ
フューズ回路をプログラミングすることにより不良救済
がなされるが、その後パシベーション工程（Ｓ６）及び
パッド開口工程（Ｓ７）を経ることにより、前回のダイ
ソートテストでは不良と判定されなかったメモリセルの
不良が生じる可能性があるためである。具体的には、パ
シベーション膜堆積の熱工程の影響、パッド開口時のダ
メージやミスプロセス等による不良発生が考えられる。
【００２０】この２回目のダイソートテストで見つけら
れた不良セルに対して、図示せぬパッド開口５０３を介
して電気信号を与えることにより、アンチフューズＦ２
を選択的に短絡させるという処理（Ｓ１１）、即ち電気
フューズ回路のプログラミングを行う。アンチフューズ
Ｆ２の下部電極４０３ａはＭＯＳトランジスタＱの拡散
層に接続されている。従って、アンチフューズＦ２の上
部電極４０５ａと、対応するＭＯＳトランジスタＱの端
子の間に電圧をかけることより、アンチフューズＦ２を
短絡させることができる。不良救済された良品ＤＲＡＭ
は、最終ダイソートを行って最終製品とされる（Ｓ１
２）。なお、電気フューズ回路は、アンチフューズＦ２
の代わりに、高電圧を印加したときに破壊して非導通状
態になる通常のヒューズを用いて構成しても良い。以上
のようにこの実施例では、ＲＩＥフューズ回路により多
くの不良セル救済を行うことができ、その後発生する不
良セルに対しては電気フューズ回路により救済すること
ができる。従って、高い不良救済効率が得られる。しか
も前述のように、不良アドレス記憶回路の主要部をＲＩ
Ｅフューズ回路とすることにより、大規模ＤＲＡＭの場
合にも不良アドレス記憶回路の占有面積を小さいものと
することができる。
れた不良セルに対して、図示せぬパッド開口５０３を介
して電気信号を与えることにより、アンチフューズＦ２
を選択的に短絡させるという処理（Ｓ１１）、即ち電気
フューズ回路のプログラミングを行う。アンチフューズ
Ｆ２の下部電極４０３ａはＭＯＳトランジスタＱの拡散
層に接続されている。従って、アンチフューズＦ２の上
部電極４０５ａと、対応するＭＯＳトランジスタＱの端
子の間に電圧をかけることより、アンチフューズＦ２を
短絡させることができる。不良救済された良品ＤＲＡＭ
は、最終ダイソートを行って最終製品とされる（Ｓ１
２）。なお、電気フューズ回路は、アンチフューズＦ２
の代わりに、高電圧を印加したときに破壊して非導通状
態になる通常のヒューズを用いて構成しても良い。以上
のようにこの実施例では、ＲＩＥフューズ回路により多
くの不良セル救済を行うことができ、その後発生する不
良セルに対しては電気フューズ回路により救済すること
ができる。従って、高い不良救済効率が得られる。しか
も前述のように、不良アドレス記憶回路の主要部をＲＩ
Ｅフューズ回路とすることにより、大規模ＤＲＡＭの場
合にも不良アドレス記憶回路の占有面積を小さいものと
することができる。
【００２１】２回目のダイソートで見つかる不良は、１
回目のダイソートで見つかる不良に比べて確率的に遥か
に少ないはずである。従って、電気フューズ回路は補助
的であってフューズ本数も少なくて済むから、占有面積
は小さく、全ての不良アドレス記憶回路を電気フューズ
により構成した場合のように、周辺電気回路構成が複雑
になることはない。更にこの実施例によると、全てのフ
ューズ回路はパシベーション膜の下に形成されるから、
フューズ回路が大気に曝されて腐食するといった問題も
なく、信頼性も高いものとなる。この発明は上記実施例
に限られない。例えば実施例では、ビット線の上にキャ
パシタが形成されるスタックト・キャパシタ構造のメモ
リセルを持つＤＲＡＭを説明したが、ビット線の下にキ
ャパシタが形成されるスタックト・キャパシタ構造のＤ
ＲＡＭにも同様にこの発明を適用することが可能であ
る。また電気フューズとして実施例では、メモリセルの
キャパシタと同じ材料、同じ構造のアンチフューズを用
いたが、他の形式の電気フューズ、例えば電流を流して
溶断する形式のフューズを用いることができる。その場
合も、電気フューズをＤＲＡＭ工程に用いられるいずれ
かの配線材料を用いて形成することができる。更にこの
形式の電気フューズを用いる場合には、ＤＲＡＭがトレ
ンチ・キャパシタ構造であってもよい。
回目のダイソートで見つかる不良に比べて確率的に遥か
に少ないはずである。従って、電気フューズ回路は補助
的であってフューズ本数も少なくて済むから、占有面積
は小さく、全ての不良アドレス記憶回路を電気フューズ
により構成した場合のように、周辺電気回路構成が複雑
になることはない。更にこの実施例によると、全てのフ
ューズ回路はパシベーション膜の下に形成されるから、
フューズ回路が大気に曝されて腐食するといった問題も
なく、信頼性も高いものとなる。この発明は上記実施例
に限られない。例えば実施例では、ビット線の上にキャ
パシタが形成されるスタックト・キャパシタ構造のメモ
リセルを持つＤＲＡＭを説明したが、ビット線の下にキ
ャパシタが形成されるスタックト・キャパシタ構造のＤ
ＲＡＭにも同様にこの発明を適用することが可能であ
る。また電気フューズとして実施例では、メモリセルの
キャパシタと同じ材料、同じ構造のアンチフューズを用
いたが、他の形式の電気フューズ、例えば電流を流して
溶断する形式のフューズを用いることができる。その場
合も、電気フューズをＤＲＡＭ工程に用いられるいずれ
かの配線材料を用いて形成することができる。更にこの
形式の電気フューズを用いる場合には、ＤＲＡＭがトレ
ンチ・キャパシタ構造であってもよい。
【００２２】更にまた、機械的フューズとして実施例で
は、ＲＩＥにより切断を行うフューズを用いたが、ウェ
ットエッチングにより切断するフューズを用いることも
できる。また、ＤＲＡＭ以外の各種半導体記憶装置につ
いても、冗長回路方式を採用するものには同様にこの発
明を適用することが可能である。
は、ＲＩＥにより切断を行うフューズを用いたが、ウェ
ットエッチングにより切断するフューズを用いることも
できる。また、ＤＲＡＭ以外の各種半導体記憶装置につ
いても、冗長回路方式を採用するものには同様にこの発
明を適用することが可能である。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、不
良アドレス記憶回路を、プログラミング方法の異なる二
種の記憶回路により構成することによって、不良アドレ
ス記憶回路の占有面積低減と不良救済効率の向上の両立
を可能とした半導体記憶装置を得ることができる。
良アドレス記憶回路を、プログラミング方法の異なる二
種の記憶回路により構成することによって、不良アドレ
ス記憶回路の占有面積低減と不良救済効率の向上の両立
を可能とした半導体記憶装置を得ることができる。
【図１】 この発明の半導体記憶装置の一実施例の構成
を示すブロック図。
を示すブロック図。
【図２】 図１に示す実施例の不良アドレス記憶回路の
構成を示すブロック図。
構成を示すブロック図。
【図３】 図２に示すＲＩＥフューズ回路の具体的構成
を示す回路図。
を示す回路図。
【図４】 図２に示す電気フューズ回路の具体的構成を
示す回路図。
示す回路図。
【図５】 図１に示す実施例のＤＲＡＭ製造工程の最上
層配線工程後の工程を示すフローチャート図。
層配線工程後の工程を示すフローチャート図。
【図６】 図１に示す実施例の製造方法による最上層配
線形成工程後の半導体装置の断面図。
線形成工程後の半導体装置の断面図。
【図７】 図１に示す実施例による半導体記憶装置のメ
モリセルアレイ領域のキャパシタコンタクト部の構造を
示す断面図。
モリセルアレイ領域のキャパシタコンタクト部の構造を
示す断面図。
【図８】 図１に示す実施例による半導体記憶装置のメ
モリセルアレイ領域のビット線コンタクト部の構造を示
す断面図。
モリセルアレイ領域のビット線コンタクト部の構造を示
す断面図。
【図９】 図１に示す実施例による半導体記憶装置のＲ
ＩＥフューズ回路のプログラミング工程を示す断面図。
ＩＥフューズ回路のプログラミング工程を示す断面図。
【図１０】 図１に示す実施例による半導体記憶装置の
ＲＩＥフューズ回路のプログラミング工程終了後の断面
図。
ＲＩＥフューズ回路のプログラミング工程終了後の断面
図。
【図１１】 図１に示す実施例による半導体記憶装置の
電気フューズ回路のプログラミング工程を示す断面図。
電気フューズ回路のプログラミング工程を示す断面図。
１…メモリセルアレイ、 ２…冗長セルアレイ、 ３…ロウデコーダ、 ４…スペアロウデコーダ、 ５…センスアンプ、 ６…カラムゲート、 ７…データバッファ、 ８…カラムデコーダ、 ９…アドレスバッファ、 １０…不良アドレス記憶回路、 １０ａ…ＲＩＥフューズ回路、 １０ｂ…電気フューズ回路、 １１…置換制御回路。
Claims (11)
- 【請求項１】 メモリセルがマトリクス配列されたメ
モリセルアレイと、 このメモリセルアレイの不良メモリセルを救済するため
の冗長セルが配列された冗長セルアレイと、 前記メモリセルアレイの不良メモリセルのアドレスを記
憶するための、プログラミング方法の異なる第１及び第
２の記憶回路を含む不良アドレス記憶回路と、 この不良アドレス記憶回路の記憶データに基づいて前記
メモリセルアレイの不良メモリセルと前記冗長セルアレ
イの冗長セルの置換を制御する置換制御回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記第１の記憶回路は、反応性イオン
エッチングにより切断される機械的フューズが配列され
た第１のフューズ回路により構成され、 前記第２の記憶回路は、電気的に切断又は短絡される電
気的フューズが配列された第２のフューズ回路により構
成されていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 前記メモリセルアレイは、半導体基板
に配列形成されたＭＯＳトランジスタと、このＭＯＳト
ランジスタのソース、ドレイン拡散層の一方に接続され
たキャパシタと、基板上に層間絶縁膜を介して形成され
た信号配線とを有し、 前記第１のフューズ回路の機械的フューズは、前記メモ
リセルアレイの信号配線と同じ配線材料膜により形成さ
れていることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項４】 前記信号配線は多層構造を有し、前記
第１のフューズ回路の機械的フューズは前記信号配線の
最上層配線と同じ材料膜により形成されていることを特
徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記メモリセルアレイは、半導体基板
に配列形成されたＭＯＳトランジスタと、このＭＯＳト
ランジスタのソース、ドレイン拡散層の一方に接続され
たキャパシタと、基板上に層間絶縁膜を介して形成され
た信号配線とを有し、 前記第２のフューズ回路の電気的フューズは、前記メモ
リセルアレイのキャパシタと同時に同じ材料を用いて形
成された、キャパシタ構造を有するアンチフューズであ
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】 前記第１のフューズ回路の数が前記第
２のフューズ回路のそれより大きいことを特徴とする請
求項２記載の半導体記憶装置。 - 【請求項７】 メモリセルがマトリクス配列されたメ
モリセルアレイと、 このメモリセルアレイの不良メモリセルを救済するため
の冗長セルが配列された冗長セルアレイと、 前記メモリセルアレイの不良メモリセルのアドレスを記
憶するための、反応性イオンエッチングにより切断され
る機械的フューズが配列された記憶回路を含む不良アド
レス記憶回路と、 この不良アドレス記憶回路の記憶データに基づいて前記
メモリセルアレイの不良メモリセルと前記冗長セルアレ
イの冗長セルの置換を制御する置換制御回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項８】 半導体ウェハに、反応性イオンエッチ
ングにより切断される機械的フューズが配列された第１
のフューズ回路と、電気的に切断又は短絡される電気的
フューズが配列された第２のフューズ回路とを含む不良
アドレス記憶回路を有するメモリ回路を集積形成するメ
モリ製造工程と、 前記メモリ回路について第１の不良解析テストを行い、
そのテスト結果に応じて前記第１のフューズ回路の対応
フューズを反応性イオンエッチングにより選択的に切断
する第１のプログラミング工程と、 前記メモリ回路について第２の不良解析テストを行い、
そのテスト結果に応じて前記第２のフューズ回路の対応
フューズを電気信号印加により選択的に切断又は短絡す
る第２のプログラミング工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項９】 前記第１のフューズ回路は、前記メモ
リ回路が形成された半導体ウェハのパシベーション膜よ
り下層に形成され、前記第１のプログラミング工程は、
前記パシベーション膜の形成前に行うことを特徴とする
請求項８記載の半導体記憶装置の製造方法。 - 【請求項１０】 前記第１のプログラミング工程は、 前記半導体ウェハの前記第１のフューズ回路が形成され
た面に直接描画によるリソグラフィによりレジストをパ
ターン形成する工程と、 パターン形成されたレジストをマスクとして前記第１の
フューズ回路の対応フューズを反応性イオンエッチング
により選択エッチングする工程とを有することを特徴と
する請求項９記載の半導体記憶装置の製造方法。 - 【請求項１１】 前記第２のプログラミング工程は、
前記メモリ回路をチップ分割してパッケージに搭載した
後に行うことを特徴とする請求項８記載の半導体記憶装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11209065A JP2000123593A (ja) | 1998-08-13 | 1999-07-23 | 半導体記憶装置及びその製造方法 |
| US09/371,535 US6094386A (en) | 1998-08-13 | 1999-08-10 | Semiconductor memory device of redundant circuit system |
| US09/589,124 US6506634B1 (en) | 1998-08-13 | 2000-06-08 | Semiconductor memory device and method for producing same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-229186 | 1998-08-13 | ||
| JP22918698 | 1998-08-13 | ||
| JP11209065A JP2000123593A (ja) | 1998-08-13 | 1999-07-23 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000123593A true JP2000123593A (ja) | 2000-04-28 |
Family
ID=26517201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11209065A Pending JP2000123593A (ja) | 1998-08-13 | 1999-07-23 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6094386A (ja) |
| JP (1) | JP2000123593A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025289A (ja) * | 2000-07-13 | 2002-01-25 | Hitachi Ltd | 半導体装置 |
| JP2006237201A (ja) * | 2005-02-24 | 2006-09-07 | Nec Electronics Corp | 半導体チップおよびその製造方法 |
| JP2007081122A (ja) * | 2005-09-14 | 2007-03-29 | Canon Inc | 半導体装置 |
| JP2012128910A (ja) * | 2010-12-15 | 2012-07-05 | Fujitsu Ltd | 半導体メモリ、および製造方法 |
| JP2014041991A (ja) * | 2012-08-22 | 2014-03-06 | Sk Hynix Inc | 半導体素子及びその製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3325456B2 (ja) * | 1996-05-22 | 2002-09-17 | 株式会社アドバンテスト | メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路 |
| US6166981A (en) * | 2000-02-25 | 2000-12-26 | International Business Machines Corporation | Method for addressing electrical fuses |
| JP3629187B2 (ja) * | 2000-06-28 | 2005-03-16 | 株式会社東芝 | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 |
| JP2002216493A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 救済修正回路および半導体記憶装置 |
| KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
| US6596579B1 (en) * | 2001-04-27 | 2003-07-22 | Lsi Logic Corporation | Method of forming analog capacitor dual damascene process |
| US6429068B1 (en) * | 2001-07-02 | 2002-08-06 | International Business Machines Corporation | Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect |
| US6525982B1 (en) | 2001-09-11 | 2003-02-25 | Micron Technology, Inc. | Methods of programming and circuitry for a programmable element |
| US6998865B2 (en) * | 2001-12-10 | 2006-02-14 | International Business Machines Corporation | Semiconductor device test arrangement with reassignable probe pads |
| US6479308B1 (en) * | 2001-12-27 | 2002-11-12 | Formfactor, Inc. | Semiconductor fuse covering |
| US6730527B1 (en) * | 2001-12-31 | 2004-05-04 | Hyperchip Inc. | Chip and defect tolerant method of mounting same to a substrate |
| US6927462B2 (en) * | 2002-08-28 | 2005-08-09 | Infineon Technologes Richmond, Lp | Method of forming a gate contact in a semiconductor device |
| US6876594B2 (en) * | 2002-12-26 | 2005-04-05 | Texas Instruments Incorporated | Integrated circuit with programmable fuse array |
| KR100718614B1 (ko) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| US20070235880A1 (en) * | 2006-03-30 | 2007-10-11 | Chin-Sheng Yang | Semiconductor device and method of fabricating the same |
| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
| US7739545B2 (en) * | 2006-09-13 | 2010-06-15 | International Business Machines Corporation | System and method to support use of bus spare wires in connection modules |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2700640B2 (ja) * | 1986-09-24 | 1998-01-21 | 日立超エル・エス・アイ・エンジニアリング 株式会社 | 半導体記憶装置 |
| US4849389A (en) | 1988-01-14 | 1989-07-18 | Mobil Oil Corporation | Catalyst composition for polymerizing alpha-olefin polymers of narrow molecular weight distribution |
| JP2653672B2 (ja) * | 1988-05-31 | 1997-09-17 | テキサス インスツルメンツ インコーポレイテツド | スケイラブル・ヒューズ・リンク素子の形成方法 |
| JPH04260353A (ja) * | 1991-02-15 | 1992-09-16 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US5471426A (en) * | 1992-01-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Redundancy decoder |
| JPH065707A (ja) * | 1992-06-22 | 1994-01-14 | Oki Electric Ind Co Ltd | 半導体集積回路用ヒューズ |
| JPH06302701A (ja) * | 1993-04-19 | 1994-10-28 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
| FR2716743B1 (fr) * | 1994-02-28 | 1996-09-27 | Sgs Thomson Microelectronics | Circuit de redondance de mémoire. |
| KR0131721B1 (ko) * | 1994-06-08 | 1998-04-15 | 김주용 | 반도체 소자의 컬럼 리던던시 장치 |
| JP3160160B2 (ja) * | 1994-09-28 | 2001-04-23 | シャープ株式会社 | 半導体記憶装置 |
| JPH0935495A (ja) * | 1995-07-14 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1999
- 1999-07-23 JP JP11209065A patent/JP2000123593A/ja active Pending
- 1999-08-10 US US09/371,535 patent/US6094386A/en not_active Expired - Fee Related
-
2000
- 2000-06-08 US US09/589,124 patent/US6506634B1/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025289A (ja) * | 2000-07-13 | 2002-01-25 | Hitachi Ltd | 半導体装置 |
| JP2006237201A (ja) * | 2005-02-24 | 2006-09-07 | Nec Electronics Corp | 半導体チップおよびその製造方法 |
| JP4686210B2 (ja) * | 2005-02-24 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 半導体チップ |
| JP2007081122A (ja) * | 2005-09-14 | 2007-03-29 | Canon Inc | 半導体装置 |
| JP2012128910A (ja) * | 2010-12-15 | 2012-07-05 | Fujitsu Ltd | 半導体メモリ、および製造方法 |
| US9384860B2 (en) | 2010-12-15 | 2016-07-05 | Fujitsu Limited | Semiconductor memory of which defective cell is replaceable with redundant cell and manufacturing method of semiconductor memory |
| JP2014041991A (ja) * | 2012-08-22 | 2014-03-06 | Sk Hynix Inc | 半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6506634B1 (en) | 2003-01-14 |
| US6094386A (en) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000123593A (ja) | 半導体記憶装置及びその製造方法 | |
| US5241212A (en) | Semiconductor device having a redundant circuit portion and a manufacturing method of the same | |
| JP3908908B2 (ja) | 半導体集積回路装置 | |
| US7087975B2 (en) | Area efficient stacking of antifuses in semiconductor device | |
| US6541290B1 (en) | Architecture of laser fuse box of semiconductor integrated circuit and method for fabricating the same | |
| US7057218B2 (en) | Edge intensive antifuse | |
| KR100253055B1 (ko) | 반도체 기억장치 | |
| JPH0254500A (ja) | 半導体メモリセル | |
| JPH0696598A (ja) | 半導体メモリ装置及び欠陥メモリセル救済回路 | |
| JP2003086687A (ja) | 半導体装置 | |
| JP3294811B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3737448B2 (ja) | 半導体装置 | |
| US5444000A (en) | Method of fabricating integrated circuit with improved yield rate | |
| US7683456B2 (en) | Semiconductor devices, capacitor antifuses, dynamic random access memories, and cell plate bias connection methods | |
| US20040088612A1 (en) | Redundancy circuit of semiconductor memory device and fail repair method using the same | |
| US6573613B2 (en) | Semiconductor memory device having cell plate electrodes allowing independent power supply for each redundant replacement unit | |
| US20120012943A1 (en) | Anti-fuse of semiconductor device and method of manufacturing the same | |
| JP2579235B2 (ja) | 半導体装置およびその製造方法 | |
| US6154410A (en) | Method and apparatus for reducing antifuse programming time | |
| KR100334388B1 (ko) | 반도체소자의 안티퓨즈 제조방법 | |
| KR20000059830A (ko) | 반도체장치의 퓨즈 어레이와 그 형성방법 | |
| JP2000031416A (ja) | 半導体装置及びその製造方法 | |
| JPH1126589A (ja) | 半導体装置の製造方法 | |
| KR20020008461A (ko) | 반도체소자의 안티퓨즈 제조방법 | |
| JPH05121687A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060329 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061113 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |