JP3908908B2 - 半導体集積回路装置 - Google Patents

Description

技術分野
本発明は、半導体集積回路装置（以下、半導体集積回路装置を単に半導体集積回路とも称する）、詳しくは、半導体基板に回路基板実装用の半田バンプ等の突起状電極（以下単にバンプ電極とも称する）が形成された半導体集積回路（以下単にフリップチップ型半導体集積回路とも称する）に係り、特にプローブテストに着目したフリップチップ型半導体集積回路の構造並びにその製造方法に関し、例えば、メモリ及び論理回路等を混載したシステムＬＳＩ等、並びにその製造方法に適用して有効な技術に関する。
また、本発明は、半導体基板に回路基板実装用の半田バンプ等の突起状電極（以下単にバンプ電極とも称する）が形成され、更に、半導体集積回路の所定部分の機能を恒久的に若しくは不可逆的に変更するプログラム素子を搭載した半導体集積回路に関する。
背景技術
回路基板実装用のバンプ電極を有する半導体集積回路について記載された文献の例として以下の文献がある。
（ａ）特開平５-２１８０４２号、（ｂ）特開平８−２５０４９８号、及び（ｃ）米国特許第５５４７７４０号の各公報には、本明細書で言うところのフリップチップ型半導体集積回路の基本形態の一つが示されている。すなわち、フリップチップ型半導体集積回路は、例えばそのチップのボンディングパッドから再配置配線を引き回し、再配置配線に接続するバンプ電極をチップの表面にアレイ状に配置し（エリアアレイ状に配置し）、エリアアレイ状に配置されたバンプ電極を表面保護膜から露出させる。これによってバンプ電極の間隔を拡大し、実装基板の配線にバンプ電極を接続するという基板実装を容易にすると共に、配線間隔の広い低コスト実装基板の利用を可能にするものである。
フリップチップ型半導体集積回路において、バンプ電極は直接回路基板に実装可能にされる端子であって、パッケージのリードピン等の外部接続端子に相当され、バンプ電極を形成してウェーハプロセスを全て完了した後は、バンプ電極のみ露出され、最早ボンディングパッドは絶縁膜若しくは保護膜に覆われてしまう。
本発明者は、半導体チップのボンディングパッドの数をパッケージのリードピンに代表されるような外部端子（バンプ電極）の数と比べた。これによれば、プローブ検査のみに用いられるボンディングパッド、ボンディングオプションの手法で電源端子等に接続されるボンディングパッドにはそれ専用の外部端子は割り当てられない。したがって、フリップチップ型半導体集積回路に置き換えて考えた場合、再配置配線及びバンプ電極形成前であれば全てのボンディングパッドを利用してウェーハプローブテストを行うことができる。しかしながら、直接プローブを接触させるとボンディングパッドが損傷して再配置配線との接続不良などを引き起こす虞のあることが本発明者によって見出された。
前記（ａ）〜（ｃ）の文献にはプローブ検査の手法について全く記載はない。プローブ検査との関連が記載された文献として、例えば、（ｄ）Michael J. Varnau: "Impact of Wafer Probe Damage on Flip Chip Yields and Reliability", International Electronics and Manufacturing Technology Symposium （October 23-24, 1996）には、プローブ検査後のボンディングパッド上にバンプ電極下地金属を形成する技術が記載されている。しかしながら、前記（ｄ）に記載の文献に関しては、再配置配線工程前のボンディングパッドにプローブを当てると、本発明者による前述の検討の通り、ボンディングパッド表面が損傷して再配置配線層との接続信頼性が低下する可能性があり、再配置配線用材料の選択に制約が生じる。
更に、フリップチップ型半導体集積回路におけるプローブテストに関して以下の文献が有る。
（ｅ）米国特許第５５９７７３７号公報には、バンプ電極形成前のバンプ電極下地金属（UBM：Under Bump Metallurgy）にプローブを当ててプローブ検査を行う技術が記載されている。
（ｆ）特開平８−６４６３３号公報にはバンプ電極下地金属に隣接し且つ連結して検査パッドを設けた構成が示されている。検査パッドはバンプ電極の側部に配置されている。
（ｇ）特開平８−３４００２９号公報には再配置配線層を形成したボンディングパッドの直上部を露出させ、この露出部分にプローブ検査用の検査パッドを形成する発明に関する記載がある。
（ｈ）特開平８−２９４５１号公報にはボンディングパッド近傍に、再配置配線層でプローブ検査用のパッドを形成する発明に関する記載がある。
本発明者は上記文献に記載の技術を更に検討して以下の結果を得ることができた。
前記（ｅ）に記載の技術も、前記（ｄ）の技術と同様に、プローブ先端で半田バンプ電極下地金属を傷付ける可能性があり、半田に対する濡れ性低下や、半田拡散防止のためのバリア金属の損傷による、半田バンプ電極との接合信頼性を低下される原因になることが本発明者によって明らかにされた。
更に、前記（ｅ）に記載の技術においてバンプ電極下地金属はバンプ電極と同様にエリアアレイ状に配置され、また、（ｆ）に記載の技術において、検査パッドもバンプ電極と一緒にエリアアレイ状に配置されている。そのため、文献（ｅ）、（ｆ）記載の技術では、通常用いられているカンチレバー方式のプローブを、多列配置されたバンプ電極下地金属あるいは検査パッドに適用することは困難であり、エリアアレイ状に配置された端子専用の高価なプローブが別途必要になると言う新たな問題点を生ずる事が本発明者によって明らかにされた。
前記（ｇ）の文献では、半導体装置の高集積化に伴ってボンディングパッドの寸法及び間隔が狭くなると、検査パッドの寸法、間隔も狭くなり、プローブの位置決め及び確実な接触が困難になるという問題点のあることが本発明者によって見出された。
前記（ｈ）に記載の技術では、再配置配線層に検査パッドの面積が付加されるため、配線のキャパシタンスが増大し、半導体集積回路の電気的特性が低下する虞の有る事が本発明者によって明らかにされた。
前記（ｆ）〜（ｈ）の文献において、検査パッドを無機絶縁層上または金属配線層上に形成しているため、検査パッドにクロムやニッケル等の硬い金属膜を用いた場合、検査パッド表面が変形しにくい。このためプローブ先端との接触性が悪く、先端に金めっきを施したり、広い接触面積の得られる構造を採用した高価なプローブが必要になるという問題点のあることが本発明者によって明らかにされた。
更に、前記（ｅ）〜（ｈ）に従来技術として記載されているように、形成済みの半田バンプにプローブを当てると、厚い酸化膜で覆われた曲面に強い荷重でプローブを当てるため、バンプの変形やプローブ自体に損傷を生じ易いという問題点が明らかにされた。
このように、前述の文献には、フリップチップ型半導体集積回路、そしてバンプ電極と対を成す検査パッドについて記載されているが、本発明者が最初に検討したように、プローブ検査のみに用いられるボンディングパッドやボンディングオプションの手法で電源端子等に接続されるボンディングパッド等にはそれ専用のリードピンのような外部端子は割り当てられていないという点を考慮した記載若しくは示唆は全く無い。すなわち、従来技術は、プローブ検査にのみ用いられ最終製品段階では不要となる検査専用の検査パッドに着目した発明思想を提供するに至っておらず、検査パッドは常にバンプ電極と対を成して存在されている。換言すれば、検査に必要な信号は少なくともバンプ電極として取り出し可能になっていることを前提としている。したがって、検査にのみ必要な信号端子に対しても半田バンプ電極が設けられるとすれば、バンプ電極の数が増大し、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置が困難になることが本発明者によって明らかにされた。
本発明の目的は、再配置配線工程前のパッドを損傷することなく、またバンプの数を増加させることなくプローブ検査を実施することができる半導体集積回路及びその製造方法を提供することにある。
本発明の別の目的は、検査パッドの付加によって生じる配線のキャパシタンス増大を軽減することができる半導体集積回路及びその製造方法を提供することにある。
本発明の更に別の目的は、検査パッドとプローブの接触性を向上させる事が出来る半導体集積回路及びその製造方法を提供することにある。
本発明の更に別の目的は、実装基板との接続信頼性が向上すると共に、バンプ間隔を広く取ることができるため基板実装コストが低減できる半導体集積回路及びその製造方法を提供することにある。
本発明の更に別の目的は、突起状電極をアレイ状に配置する為の金属配線による容量性負荷を小さくすることが可能な半導体集積回路を提供することにある。
また、本発明者は、前記フリップチップ型半導体集積回路と共に、プログラム素子についても検討した。プログラム素子は、半導体集積回路において、その不良回路部分を冗長回路に置き換える救済等に用いられている。前記プログラム素子として、例えば金属膜やポリシリコン膜から成るヒューズが多用され、レーザ光の照射で熔断することによってプログラムされる。ヒューズに対するプログラムは、プローブテストの後に実施される。この段階でウェーハの表面のパッシベーション膜にはボンディングパッドやヒューズを露出する開口が形成されており、例えばボンディングパッドを用いてプローブテストが行なわれる。プローブテストでは不良の所在が判明し、不良部分を救済回路で置き換え可能なように選択的なレーザ光の照射によって前記ヒューズに対するプログラムが行なわれる。
別のプログラム素子として電気ヒューズがある。例えば米国特許第５１１０７５３号公報には、電気ヒューズの一種であるアンチヒューズを、ＤＲＡＭの欠陥救済等に用いる技術が記載されている。アンチヒューズは、絶縁状態の酸化膜の絶縁破壊によってプログラム可能な構成を有する。更に、米国特許第５７４２５５５号公報には、アンチヒューズの例として、ｐ型ウェル領域に酸化膜を用いてキャパシタを構成し、キャパシタのウェル電極に負電圧を、酸化膜上のプレート電極に正電圧を印加してゲート酸化膜を絶縁破壊する例が示されている。電気ヒューズを用いた半導体集積回路について記載されたその他の文献として、米国特許第５３２４６８１号公報等がある。
その他のプログラム素子として電気的に書き込み可能であって消去可能なＥＥＰＲＯＭやフラッシュメモリなどの、プログラム状態を可逆的に変更可能な不揮発性記憶素子がある。米国特許第５７４２５５５号公報にはそのようなプログラム素子を有するＤＲＡＭについて記載が有る。
本発明者は、前記フリップチップ型半導体集積回路に、欠陥救済、モード設定、そしてトリミング用にプログラム素子を搭載する事について検討した。
最初に検討したプログラム素子はレーザで熔断可能なヒューズである。ポリシリコン膜から成るヒューズ（ポリシリコンヒューズ）は、例えば、半導体基板上のウェル領域に設けられた素子分離領域の上部に長方形状に形成され、その一端が、複数層の金属配線を介して選択トランジスタのソース領域に接続され、他端が金属配線を介して接地電位に接続されている。前記ポリシリコンヒューズの上部には、前記複数層の金属配線間の層間絶縁膜及びパッシベーション膜が積層された後、レーザー光を照射するための照射窓を開口するために、上記積層膜をエッチングして最終的に膜厚０.５〜１μｍの絶縁膜が残されている。このように構成されたポリシリコンヒューズを熔断する際には、前記絶縁膜を通じてレーザー光が照射される。例えば、ポリシリコン膜の幅が２μｍ、配置の間隔が５μｍ、レーザー光を照射するための照射窓が幅１０μｍに設計されている。このとき、強度１.５μＪ、スポット径６μｍのＨｅ−Ｎｅレーザーを照射することにより、ポリシリコンヒューズを熔断することができる。
しかしながら、従来のポリシリコンヒューズをレーザー光照射によって熔断する方式には以下の問題点のあることが本発明者によって明らかにされた。
第１の問題点は、上記レーザー光を照射するために照射窓を開口する処理が非常に困難になりつつあることである。特に近年、急速に市場が拡大しつつある高速のロジック回路やアナログ回路を大容量ＤＲＡＭ等と混載する、いわゆるシステムＬＳＩ製品においては、ロジック回路が５層以上の金属配線層を必要とすることから、ポリシリコンヒューズから最上部のパッシベーション膜までの絶縁膜の厚さが５μｍ以上に厚くなるため、ヒューズ上部に厚さ０．５μｍ程度に絶縁膜を残すエッチングをウェーハ全面にわたって均一に行うことが技術的に困難となっている。ヒューズ上部の絶縁膜厚さが１μｍ以上残った場合は、レーザー光の入射強度が弱まり熔断が不十分となる。また、ヒューズ上部の絶縁膜厚さが０．５μｍ以下に薄くなった場合は、その後のプロセス処理のバラツキによってはヒューズ表面が露出する危険性があり、熔断されていないヒューズが断線する不良発生の確率が著しく高くなる。
第２の問題点は、前記フリップチップ型半導体集積回路では、製造工程の方式上、従来のレーザー光照射によってヒューズを熔断することが不可能となることである。従来の製造工程では、金属配線層上部に水分の侵入を防止するためのパッシベーション膜の形成が完了した段階で、ウェーハ状態でクリンルーム内で行う製造工程が終了する。その後、プローブテストと救済を行った後、パッケージへの組み立てが行われ、最終の選別が実施されている。一方、フリップチップ型半導体集積回路においては、製造コストをさらに削減するため、パッシベーション膜形成の後に、リードフレームに類似する金属配線（再配置配線）の形成と半田バンプ電極の堆積までをウェーハ状態でクリンルーム内で行うものである。このフリップチップ型半導体集積回路において、従来のレーザー光照射によってヒューズを熔断する方式を適用すると、熔断されたヒューズ上部にリードフレームに類似する再配置配線を構成するための金属配線の堆積と加工が行われることになり、ポリシリコンヒューズの腐食と腐食部分からの水の侵入による信頼性低下を免れない。これにより、本発明者は、フリップチップ型半導体集積回路ではレーザー光照射によってヒューズを熔断する方式に代る、何らかの電気的にプログラムが行える方式の必要性を見出した。
第３の問題点は、ポリシリコンヒューズが比較的に大きなレイアウト面積を必要とする点である。１本のヒューズには少なくとも５×１０μｍ^２のレイアウト面積が必要であり、ヒューズ本数の上限を決める大きな要因となっている。
次に、プログラム素子として、電気的に書き込み可能であって消去可能な不揮発性記憶素子を採用する事についても検討した。これによれば、プログラム素子の数が少なくて済むような場合には電気的書き込み等の為の周辺回路によるチップ占有面積が相対的に大きくなり、面積効率の点で不利な場合のあることが明らかにされた。
上記検討結果により、本発明者は、フリップチップ型半導体集積回路のプログラム素子としてアンチヒューズなどの電気ヒューズを採用する事に優位性を見出した。このとき更に、アンチヒューズにおいて絶縁破壊のための電圧印加は半導体集積回路の製造段階でのみ必要な処理であるから、半導体集積回路の大規模化によって多数のバンプ電極を形成しなければならないというような事情の下では、絶縁破壊の為に専用バンプ電極を設ける余裕のない場合のある事が本発明者によって明らかにされた。また、フリップチップ型半導体集積回路においてバンプ電極は回路基板実装用の端子であるから、その応力・歪状態は直接的にチップに伝達されるので、それを緩和させる手段の必要性が本発明者によって認識された。
本発明者は更に観点を変えて、フリップチップ型半導体集積回路のボンディングオプションについて検討した。ボンディングオプションは、例えば半導体集積回路の動作モード設定用電極に割り当てられたボンディングパッドをフローティングにするか電源端子に接続するか等に応じて動作モードを決定するようにした手法である。ボンディングオプションでは、半導体チップの所定のボンディングパッドをパッケージのどのリードピンにボンディングするかを、組み立て時に選択すればよい。しかしながら、フリップチップ型半導体集積回路においてバンプ電極は直接回路基板に実装される端子であって、パッケージのリードピンに相当され、ウェーハプロセスを全て完了した後は、最早ボンディングオプションのような処置を施す事は物理的に不可能である。特定のボンディングパッドのような電極パッドに接続すべきバンプ電極を変更するには、ウェーハプロセスの段階で、前記所定のボンディングパッドのような電極パッドからバンプ電極に至る配線パターンを個別に変更しなければならない。これに対して、本発明者は、ボンディングオプションと同等の融通性若しくは使い勝手を得るには、一旦そのような配線パターンを完成したフリップチップ型半導体集積回路を後から機能設定できるようにする事が必要であるという認識に立った。
本発明の目的は、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性低下を引き起こさないフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。
本発明の別の目的は、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない半導体集積回路を提供することにある。
本発明の更に別の目的は、フリップチップ型半導体集積回路において突起状電極を介して半導体基板に与えられる応力・歪状態を緩和させることができる半導体集積回路を提供することにある。
本発明の更に別の目的は、機能設定などに関してボンディングオプションと同等の融通性を容易に得る事が出来るフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。
本発明のその他の目的は、検査並びにプログラム素子の状態変更を伴う必要な機能選択及び救済を能率的に行ってフリップチップ型半導体集積回路を製造することができる製造方法を提供する事にある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を説明すれば以下の通りである。
本発明に係る半導体集積回路装置は、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極（２０２ａ，２０２ｂ）と、前記複数のパッド電極よりも上方に第１の絶縁膜（２０４）を介して形成され、前記パッド電極に個別に接続され前記第１の絶縁膜の上に延在する複数の配線（２０５，２９５）と、前記複数の配線のうちの一部の配線（２０５）に形成された第１の面積を有する電極（２０７）上に接続された突起状電極（２０８）と、前記複数の配線の内の別の配線（２９５）に形成された第２の面積を有する検査パッド（２０９ｂ）と、前記突起状電極及び検査パッドを露出させて表面を覆う第２の絶縁膜（２０６）と、を有する。前記検査パッドは半導体基板の中央部に規則的に且つ対応する前記パッド電極の直上に配置され、前記突起状電極は前記検査パッドの外側に規則的に配置されて成る。
本発明の別の観点による半導体集積回路装置は、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極（２０２ａ、２０２ｂ）と、前記複数のパッド電極よりも上方に第１の絶縁膜（２０４）を介して形成され、前記複数のパッド電極に接続され前記第１の絶縁膜の上に延在する複数の配線（２０５，２９５）と、前記複数の配線の内の一部の配線（２０５）に形成された第１の面積を有する第１の電極（２０７）上に接続された突起状電極（２０８）と、前記複数の配線の内の別の配線（２９５）に形成された第２の面積を有する検査パッド（２０９ｂ）と、前記一部の配線（２０５）に形成された第２の面積を有する別の検査パッド（２０９ａ）と、前記突起状電極及び検査パッドを露出させて表面を覆う第２の絶縁膜（２０６）と、を有する。前記検査パッドは半導体基板の中央部に規則的に且つ対応する前記パッド電極の直上に配置され、前記突起状電極は前記検査パッドの外側に規則的に配置されて成る。
本発明の更に別の観点による半導体集積回路装置は、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のボンディングパッド（２０２ａ，２０２ｂ）と、前記複数のボンディングパッドよりも上方に第１の絶縁膜（２０４）を介して形成され、前記ボンディングパッドに個別に接続され前記第１の絶縁膜の上に延在する複数の配線（２０５，２９５）と、前記複数の配線のうちの一部の配線（２０５）に形成された第１の面積を有する電極（２０７）上に接続されたバンプ電極（２０８）と、前記複数の配線の内の別の配線（２９５）に形成された第２の面積を有する検査パッド（２０９ｂ）と、前記バンプ電極及び検査パッドを露出させて表面を覆う第２の絶縁膜（２０６）と、を有する。前記 検査パッドは半導体基板の中央部に規則的に且つ対応する前記ボンディングパッドの直上に配置され、前記バンプ電極は前記検査パッドの外側に規則的に配置されて成る。
発明を実施するための最良の形態
《アンチヒューズ回路》
第１図には本発明に係る半導体集積回路に用いられているアンチヒューズ回路の一例が示される。第１図において１で示される回路素子はプログラム素子の一例である絶縁破壊型電気ヒューズとしてのアンチヒューズである。このアンチヒューズ１は、他の周辺トランジスタとは電気的に分離された基板電圧Ｖｂｂ’が印加される半導体領域に形成された所謂基板ゲート容量によって構成される。このアンチヒューズ１のゲート容量電極がソース端子へ接続され、ドレイン端子に破壊用電圧ＶＤＤが印加され、ゲート電極へ破壊制御信号Ｖｇが印加される選択トランジスタ２が設けられている。基板ゲート容量としてのアンチヒューズ（以下基板ゲート容量とも称する）１は、例えばハイレベルの破壊制御信号Ｖｇによってオン状態にされた選択トランジスタ２を介してアンチヒューズ１のゲート容量電極へ破壊電圧ＶＤＤが印加され、基板側から基板電圧Ｖｂｂ’が印加される。アンチヒューズ１の両端に印加された電位差によって、アンチヒューズ１のゲート絶縁膜のような絶縁膜が破壊され、アンチヒューズ１は高抵抗状態から低抵抗状態に変化される。
第１図の構成がメモリ等の不良ビットの救済に適用される場合、特に制限されないが、前記選択トランジスタ２のソースはセレクタ３の選択端子に結合される。このセレクタ３には、メモリアクセス時におけるアドレス信号の対応ビットＡｉとその反転信号ＡｉＢが入力される。例えば前記破壊信号Ｖｇの論理値はアドレスビットＡｉの反転信号ＡｉＢと同じ論理値を有する。セレクタ３は、選択端子の入力がローレベル（論理値“０”）のとき反転信号ＡｉＢを選択して出力し、選択端子の入力がハイレベル（論理値“１”）のときアドレスビットＡｉを選択して出力する。したがって、論理値“１”の破壊信号Ｖｇ（＝ＡｉＢ）によってアンチヒューズ１が破壊されているとき、セレクタ３の選択端子は論理値“０”にされ、此れによってセレクタ３は対応アドレスビットＡｉの反転信号ＡｉＢを出力する。破壊信号Ｖｇ（＝ＡｉＢ）が論理値“０”の場合にはアンチヒューズ１は破壊されず、セレクタ３の選択端子は論理値“１”にされ、此れによってセレクタ３は対応アドレスビットＡｉを出力する。換言すれば、アドレスビットＡｉの論理値が、破壊信号Ｖｇ（＝ＡｉＢ）の論理値の反転論理値に一致すれば、セレクタ３の出力は論理値“１”にされる。
上記第１図の1ビットの構成を複数ビット分用いることにより、複数ビットのアンチヒューズ１に、救済すべき不良アドレスをプログラムすることができる。即ち、救済すべき不良アドレスの各ビットの反転信号を各ビットの破壊信号Ｖｇとしてアンチヒューズ１のプログラムを行う。前記アンチヒューズのプログラム処理を終えたメモリのアクセスアドレスが前記救済すべき不良アドレスに等しいとき、各ビットのセレクタ３の出力は全て論理値“１”にされる。プログラムされたメモリのアクセスアドレスが前記救済すべき不良アドレスに対して１ビットでも相異すれば、少なくとも一つのセレクタ３の出力は論理値“０”にされる。この状態を図示を省略する負論理積ゲート（ナンドゲート：ＮＡＮＤ）で検出する事により、救済すべきアドレスに対するアクセスを検出できる。これによって、不良ビットに代えて救済用の冗長ビットを選択したりする。
第２図には図1のアンチヒューズ回路を構成する回路素子の断面構造の一例が示される。第１導電型（例えばｐ型）の半導体基板１０の表面領域に、第２導電型（例えばｎ型）の深いウエル領域１１が形成され、該第２導電型の深いウエル領域１１の内部に第１導電型の浅いウエル領域１３が形成されている。前記第２導電型の深いウエル領域１１の外部には第１導電型の浅いウエル領域１２が形成され、該第１導電型の浅いウエル領域１２の表面領域に、素子分離領域１４により分離された、第２導電型のドレイン領域１８、第２導電型のソース領域１９、ゲート酸化膜１５、及びゲート電極１７から成る選択トランジスタ２が構成されている。前記第１導電型の浅いウエル領域１３の表面領域には、素子分離領域１４により分離されて、ゲート容量酸化膜１６、ゲート容量電極１７、及び第１導電型の基板接続拡散層２０から成るアンチヒューズ１を備える。前記ゲート容量電極１７は前記選択トランジスタ２の第２導電型のソース領域１９へ接続され、また、前記選択トランジスタ２の第２導電型のドレイン領域１８には破壊用電圧ＶＤＤが印加され、前記第１導電型の基板接続拡散層２０には前記基板電圧Ｖｂｂ’が印加される。
本発明の半導体装置においては、該基板ゲート容量のゲート破壊耐圧をＢＶｇ、該選択トランジスタのしきい電圧をＶｔｈｓとすると、
破壊信号Ｖｇ＞ＶＤＤ＋Ｖｔｈｓ
の条件付きで、
ＶＤＤ＋Ｖｂｂ’＞ＢＶｇ
に、あるいは、望ましくは
｜ＶＤＤ｜〜｜Ｖｂｂ’｜＞ＢＶｇ／２
に設定される。
上記アンチヒューズ１によれば、従来のヒューズを熔断するためのレーザー光の照射に係わる上述した問題点が解消できる。すなわち、金属配線層が５層以上の場合においても照射窓の開口が不要となる。更に、ヒューズの状態変更は電気的なプログラムで行う為、その詳細は後述するフリップチップ型半導体集積回路のようなプロセス方式においても、信頼性を低下される問題は何ら発生しない。さらに、０.５μｍプロセス技術を用いても、基板ゲート容量は３×３μｍ^２以下にレイアウトできることから、レーザ熔断形式に比べてレイアウト面積を１／５以下にでき、ヒューズ本数の増加にも対応可能となる。
第３図には基板ゲート容量を用いた前記アンチヒューズの平面レイアウトとして、２本分の前記アンチヒューズ１のレイアウトが示されている。ｐ型半導体基板上に、深いｎ型ウエル領域を形成するためのパターン２１、浅いｐ型ウエル領域を形成するためのパターン２２が形成されている。パターン２３はその矩形の外側に素子分離領域を定義する。パターン２４は選択トランジスタ２のゲート電極１７及びアンチヒューズ１のゲート容量電極１７を定義するための例えばポリシリコン層から成る。２５はコンタクト穴を形成するためのパターン、２６、２７は第１金属配線層を形成するためのパターンである。３１は選択トランジスタ２のｎ型ドレイン領域１８、３２はｎ型ソース領域１９、３３はｐ型拡散層、３４はｐ型基板接続拡散層である。
第４図から第７図には、第２図の選択トランジスタ２及びアンチヒューズ１（基板ゲート容量）の構成を得る為の各製造工程毎の断面図を示してある。
先ず、第４図に示されるように、抵抗率１０Ωｃｍのｐ型シリコン基板上１０上に、深さ０.３μｍの溝型素子分離領域１４を形成した後、イオン注入法により、加速エネルギ１０００ｋｅＶの燐（Ｐ＋）イオンをドーズ量１×１０^１３／ｃｍ^２注入して深いｎ型ウェル１１を形成する。そして、加速エネルギ３５０ｋｅＶのＢ＋イオンをドーズ量１×１０^１２／ｃｍ^２と加速エネルギ１５０ｋｅＶのボロン（Ｂ＋）イオンをドーズ量２×１０^１２／ｃｍ^２、および加速エネルギ５０ｋｅＶのＢＦ_２＋イオンをドーズ量５×１０^１２／ｃｍ^２注入して浅いｐ型ウェル１２、１３を形成する。その後、温度８５０゜Ｃの熱酸化法により膜厚７ｎｍの高耐圧系ゲート酸化膜４１を成長させ、基板ゲート容量が形成される領域のみを開口した厚さ１μｍのレジスト膜４２を通常のリソグラフィ法により形成した後、ウエットエッチング法により基板ゲート容量が形成される領域の前記高耐圧系ゲート酸化膜４１を除去する。
次に、第５図に示すように、前記レジスト膜４２をアッシング法により除去し、洗浄を行なった後、温度８５０゜Ｃの熱酸化法により膜厚４．５ｎｍの低耐圧系ゲート酸化膜１６を成長させ、同時に洗浄と酸化が追加されて膜厚８ｎｍに増加した高耐圧系ゲート酸化膜１５を形成する。その後、温度６００゜Ｃ のＣＶＤ法（化学気相成長法：Chemical Vapar Deposition）により堆積し、イオン注入法により、加速エネルギ２０ｋｅＶのＰ＋イオンをドーズ量４×１０^１５／ｃｍ^２注入した膜厚２００ｎｍのポリシリコン膜からなり、通常のリソグラフィ法により加工したゲート電極１７を形成し、加速エネルギ２０ｋｅＶの砒素（Ａｓ＋）イオンをドーズ量２×１０^１５／ｃｍ^２を注入してｎ型ドレイン領域１８とｎ型ソース領域１９を形成し、更に、加速エネルギ１０ｋｅＶのＢ＋イオンをドーズ量２×１０^１５／ｃｍ^２を注入してｐ型基板接続拡散層２０を形成する。
さらに、第６図に示されるように、温度７００゜Ｃ のＣＶＤ法により堆積し、エッチバック法により加工した膜厚１００ｎｍの酸化膜からなるサイドスペーサ４３を形成し、基板上及びゲート電極上に膜厚４０ｎｍのＣｏシリサイド膜４４を成長させた後、 温度４００゜Ｃ のＣＶＤ法により厚さ１００ｎｍのシリコン窒化膜４５を堆積する。
最後に、第７図に示すように、 ＣＶＤ法により堆積し、ＣＭＰ法（化学的機械的研磨法：Chemical Mechanical Polishing）により平坦化した膜厚１μｍのシリコン酸化膜４６を形成し、所望の位置にコンタクト穴を形成し、 ＣＶＤ法とエッチバック法により埋め込んだタングステン（Ｗ）プラグ４７を形成し、膜厚５００ｎｍのアルミニウム膜をスパッタ法により堆積し、通常のリソグラフィ法により加工した第１金属配線４８を形成して主要部の製造を完了する。
第８図には、アンチヒューズ1の絶縁破壊動作時における電圧印加条件が例示されている。ｐ型シリコン基板１０、選択トランジスタのある浅いｐ型ウエル領域１２には接地電位０Ｖを印加し、深いｎ型ウエル領域１１には電源電圧３.３Ｖを印加する。更に、基板ゲート容量の基板電圧Ｖｂｂ’＝−５Ｖとし、選択トランジスタのｎ型ドレイン領域１８へ破壊電圧ＶＤＤ＝５Ｖを印加した後、所望の選択トランジスタ２のゲート電極へ破壊信号Ｖｇ＝６Ｖの電圧パルスを、時間１ｍｓ印加して、アンチヒューズ１の低耐圧系ゲート酸化膜１６へ実効的に１０Ｖの電圧を印加する。これによってゲート絶縁膜１６が破壊され、アンチヒューズ１が絶縁破壊される。
第９図は基板ゲート容量である前記アンチヒューズ１の絶縁破壊時における電圧電流特性を示している。基板ゲート容量の平面寸法は素子分離間隔０．２５μｍ、ゲート幅０．２５μｍ であり、Ｖｂｂ’＝０Ｖの場合、ゲート破壊耐圧ＢＶｇは９Ｖである。本実施の形態ではＶｂｂ’＝−５Ｖであるから、ゲート容量電極側に必要な破壊電圧は３.８Ｖまで低下しており、選択トランジスタから５Ｖを印加すれば問題なく破壊可能である。また、破壊直後に低耐圧系ゲート酸化膜１６へ流れる電流値を１ｍＡに制限したが、破壊後のヒューズの抵抗値は約１０ｋΩと、破壊前に比較して１０桁低下している。これにより、前記選択トランジスタ２の電流駆動能力は１ｍＡ以上に、また救済判定回路との間に接続される比較トランジスタ３の電流駆動能力は、破壊後のヒューズの抵抗値が約１０ｋΩになることを目安として設計すればよい。
第１０図には第１図の構成に対して選択トランジスタの保護抵抗とラッチアップ防止抵抗を追加したアンチヒューズ回路の例が示される。第１０図において前記選択トランジスタ２はｐチャネル型トランジスタとされ、選択トランジスタ２の保護抵抗５０とラッチアップ防止抵抗５１が追加されている。第１０図の回路においてその動作電源は、Ｖｂｂ’とＶＤＤが明示されているが、当該明示された電源は他の回路の電源端子と別々にされている。電源が明示されていない回路の動作電源はＶｃｃ，Ｖｓｓである。破壊信号Ｖｇを形成する回路として、モード判定回路５２、救済アドレスラッチ回路５３、ナンドゲート５４、レベル変換回路５５が設けられている。アンチヒューズ１のプログラムモードがモード信号５６（又はモード信号５６とアドレス信号の一部）によってモード判定回路５２に設定されると、モード判定回路５２は不良ビットのアドレスデータを救済アドレスラッチ回路５３にラッチさせ、その後、外部から供給される絶縁破壊すべきヒューズのアドレスを取込んで、ビット対応でナンドゲート５４に出力する。アドレスデータはＡ０〜Ａｉとして図示されている。モード判定回路５２の出力アドレスと救済アドレスラッチ回路の出力アドレスが共にハイレベルで一致するとき、対応するナンドゲート５４の出力がローレベルにされる。ナンドゲート５４の出力はレベル変換回路５５で電源電圧ＶＤＤの振幅に変換され、変換された信号は前記破壊信号Ｖｇとして選択トランジスタ２のゲート電極に供給される。前記破壊信号Ｖｇは前記ナンドゲート５４のローレベル（論理値“０”）出力に応答してローレベルにされ、これによって、破壊電圧ＶＤＤが基板ゲート容量であるアンチヒューズ１へ印加されて、そのヒューズ１が絶縁破壊される。
特に制限されないが、アンチヒューズ１のプログラム後は、電源電圧ＶＤＤをＶｃｃに、基板バイアス電圧Ｖｂｂ’を接地電圧Ｖｓｓにしておく。
上記より、ヒューズ１が絶縁破壊されるときの対応アドレスビットＡｉはハイレベル（論理値“１”）である。この関係は第１図の場合と同じである。第１０図において選択トランジスタ２のドレインには第１図と同様にセレクタ３が設けられている。アンチヒューズ１のプログラム後における通常動作時の救済判定動作は第１図で説明した内容と同じである。すなわち、前記アンチヒューズ１のプログラム処理を終えたメモリのアクセスアドレスが前記救済すべき不良アドレスＡ０〜Ａｉに等しいとき、各ビットのセレクタ３の出力は全て論理値“１”にされ、これによって、救済すべきアドレスに対するアクセスを検出する。
第１１図には第１０図の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造が例示されている。第１１図において、ｐ型シリコン基板６０上に、深いｎ型ウエル領域６１と、浅いｎ型ウエル領域６２が形成され、深いｎ型ウエル領域６１には浅いｐ型ウエル領域６３及び７１が配置されている。前記浅いｎ型ウエル領域６２内には素子分離領域６４で分離され、ｐ型ドレイン領域６８、ｐ型ソース領域６９、ゲート酸化膜６５、及びゲート電極６７から成る選択トランジスタ２が形成されている。前記浅いｐ型ウエル領域６３内には基板ゲート容量酸化膜６６が形成され、ｐ型基板接続拡散層７０、及びゲート電極６７によって基板ゲート容量すなわちアンチヒューズ１が構成されている。前記基板ゲート容量のゲート電極６７と選択トランジスタ２のｐ型ソース領域６９の間に、前記浅いｐ型ウエル領域７１を用いて、ｐ型抵抗拡散層７０で接続した保護抵抗５０を形成している。
第１１図において、ｐ型シリコン基板６０は接地電位Ｖｓｓ（＝０Ｖ）へ固定され、深いｎ型ウエル領域６１及び浅いｎ型ウエル領域６２にはＶｎｗ＝ＶＤＤ＝５Ｖが印加される。アンチヒューズ１のｐ型基板接続拡散層７０へＶｂｂ’＝−５Ｖを、選択トランジスタ２のｐ型ドレイン領域６８へ破壊電圧ＶＤＤ＝５Ｖを印加した後、第１０図に示したレベル変換回路５５からの破壊信号Ｖｇ＝５Ｖがゲート電極６７へ入力される。これにより、アンチヒューズ１の一方の容量電極にはＶｂｂ’＝−５Ｖ、他方の容量電極にはＶＤＤ＝５Ｖが印加され、基板ゲート容量酸化膜６６が絶縁破壊される。
上記第１１図の例では、アンチヒューズ１の酸化膜４６の膜厚は４．５ｎｍとし、ゲート酸化膜６５よりも薄く形成し、その絶縁破壊を容易に行えるようにした。通常のＤＲＡＭプロセスで使用されているゲート酸化膜厚の７ｎｍの場合においても、そのゲート破壊耐圧が１１Ｖ程度であることから、ゲート酸化膜６５と同様に、前記アンチヒューズ１の酸化膜６６の厚さを７ｎｍとした場合にも、該アンチヒューズ１のｐ型基板接続拡散層５０へＶｂｂ’＝−７Ｖを印加すれば、同様の絶縁破壊動作が可能である。
《フリップチップ型ＤＲＡＭ》
第１２図には本発明に係る半導体集積回路の別の例であるフリップチップ型のＤＲＡＭ（以下単にフリップチップ型ＤＲＡＭとも称する）のＤＲＡＭチップが示される。同図に示されるＤＲＡＭチップ８０においてアンチヒューズ回路は不良ビットの救済に用いられている。
ＤＲＡＭチップ８０は、特に制限されないが、半導体基板に６４Ｍビットのメモリアレー８２を４ブロック有し、一対のメモリアレイ８２毎にＸデコーダ（ロウデコーダ）８３、夫々のメモリブロック８２毎にＹデコーダ（カラムデコーダ）及びメインアンプ８４などの周辺回路を有する。各々のメモリアレー８２に対応して、基板ゲート容量としてのアンチヒューズ１から成るアンチヒューズ回路８５が設けられ、半導体基板の中央部にアンチヒューズ回路８５の電源パッド８６，８７を配置した。その外側には、８０×８０μｍ^２のプローブテスト用の金属パッド８８を設け、更に、バンプ電極への再配置配線（リード配線）を取り出すための４０×４０μｍ^２の金属パッド８９を設けてある。アンチヒューズ回路８５には、第１図、第１０図に示されるアンチヒューズ回路を採用することができる。プログラムモードは前述と同様に、モード信号等によって設定する。例えば、ＤＲＡＭにおけるＷＣＢＲ（ライトイネーブル信号ＷＥ及びカラム・アドレス・ストロー部信号ＣＡＳをロウ・アドレス・ストローブ信号ＲＡＳのイネーブルに先立ってイネーブルにする）テストモードとアドレス信号の一部を用いて、前記プログラムモードに入ればよい。
前記電源パッド８６は、アンチヒューズ１の破壊時には破壊電圧ＶＤＤ（＝５Ｖ）が印加され、通常動作時には電源電圧Ｖｃｃ（＝３．３Ｖ）が印加される電源パッドである。他方の電源パッド８７は、アンチヒューズ（基板ゲート容量）１の破壊時にはその基板電圧Ｖｂｂ’（＝−５Ｖ）が供給され、通常動作時には接地電位Ｖｓｓ（＝０Ｖ）に固定される。
第１３図から第１６図は前記ＤＲＡＭチップ８０を用いてフリップチップ型ＤＲＡＭを得るまでの所要の工程におけるチップ平面図を示す。
先ず、ウェーハ状の第１２図のＤＲＡＭチップ上に、第１３図に例示される再配置配線（リード配線）９０をパターンニングする。すなわち、第１２図のＤＲＡＭチップ８０上には、第３層アルミニウム配線が形成し、その上部に膜厚０．５μｍの酸化膜と膜厚１μｍのプラズマ窒化膜からなるパッシベーション膜を堆積する。その上部に膜厚１０μｍの感光性高分子膜を塗布し、８６、８７、８８、８９で示されるボンディングパッド部の位置に対応させて開口を形成し、第３層アルミニウム配線までを露出させる。その後、膜厚１μｍの銅をスパッタ法により堆積して、第１３図に示されるように、ＤＲＡＭチップ上に再配置配線９０をパターンニングする。
次に、第１４図に示すように、上記再配置配線９０上に膜厚３μｍの樹脂を塗布し、半田バンプ電極が配置される領域と、プローブ検査用のプローブを接触する領域のみにパッド開口穴９１を形成する。
更に、膜厚０．３μｍのＣｒ膜をスパッタ法により堆積し、パターンニングして、第１５図に示すように、半田バンプ電極のバリア層（下地金属層）９２を形成する。このバリア層９２は、半田バンプ電極に含まれる錫（Ｓｎ）が銅（Ｃｕ）と反応して金属間化合物を生成するのを阻止するバリア層として機能する。９０，９０ａはパッド開口穴９１から露出された再配置配線であり、前述の通りプローブ検査用の検査パッドとして利用される。特に９０ａは、アンチヒューズ１をプログラムするための電圧ＶＤＤ，Ｖｂｂ’の供給に用いられることになる。
最後に、第１６図に示すように、前記バリア層９２の上に、例えば直径２００μｍの半田バンプ電極９３，９３ａを形成して、フリップチップ型ＤＲＡＭのウェーハ工程を完了する。半田バンプ電極９３ａは、アンチヒューズ１のプログラム用電圧ＶＤＤ，Ｖｂｂ’の印加端子を、電源電圧Ｖｃｃ、接地電圧Ｖｓｓに強制するための電極である。この後、プローブテストと基板ゲート容量（アンチヒューズ）１の破壊による救済及び選別テストが実施され、最後に、ウェーハからチップの切り出しが行われる。切り出されたフリップチップ型ＤＲＡＭは、実装配線基板上にフェースダウンボンディングされ、充填剤の注入と硬化が行われて、製品が完成する。基板実装されるとき、前記一対の半田バンプ電極は９３ａは電源電圧Ｖｃｃ、接地電圧Ｖｓｓの電源配線に接続される。
第１７図には前記フリップチップ型ＤＲＡＭにおけるアンチヒューズ回路８５の主要部の縦断面が示されている。ｐ型シリコン基板１０上に、深いｎ型ウェル領域１１が形成され、この深いｎ型ウェル領域１１の内部に浅いｐ型ウェル領域１３が形成されている。また、前記深いｎ型ウェル領域１１の隣には、浅いｐ型ウェル領域１２が形成され、該浅いｐ型ウェル領域１２の表面領域には、素子分離領域１４により分離され、ＤＲＡＭメモリセルのセルトランジスタに使用されているｎ型低濃度ソース・ドレイン領域９５、ｎ型ドレイン領域１８、ｎ型ソース領域１９、ゲート酸化膜１５、及びゲート電極１７から成る選択トランジスタ２を備える。前記該浅いｐ型ウエル領域１３の表面領域には素子分離領域４により分離され、ゲート容量酸化膜１６、ゲート容量電極１７、及びｐ型基板接続拡散層２０から成るアンチヒューズ１を備え、該ゲート容量電極１７は該選択トランジスタ２のｎ型ソース領域１９へ接続されている。選択トランジスタ２へｎ型低濃度ソース・ドレイン領域９５を設けたことにより、ソース・ドレイン耐圧を７Ｖから１０Ｖへ改善することができ、トランジスタの信頼度を向上できる。
《フリップチップ型システムＬＳＩ》
第１８図には本発明の半導体集積回路の第３の例に係るフリップチップ型システムＬＳＩの機能ブロック図が示される。同図に示されるシステムＬＳＩ１０１は、特に制限されないが、半導体基板１００の周縁にはプローブテスト用の金属パッドや、バンプ電極への再配置配線（リード配線）を取り出すための金属パッドなどのパッド１０２が多数配置されている。前記パッド１０２の領域の内側に、外部入出力回路１０３、アナログ入出力回路１０４が設けられている。外部入出力回路１０３及びアナログ入出力回路１０４は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフタ１０５は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフタ１０５の内側には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）１０６、中央処理装置（ＣＰＵ）１０７、キャッシュメモリ（ＣＡＣＨ）１０８、ロジック回路（ＬＯＧ）１０９、フェーズ・ロックド・ループ回路（ＰＬＬ）１１０、アナログ・ディジタル変換回路（ＡＤＣ）１１１、及びディジタル・アナログ変換回路（ＤＡＣ）１１２を有する。１１３はアンチヒューズ回路であり、ＤＲＡＭ１０６の欠陥救済に利用される。前記ＤＲＡＭ１０６、ＣＰＵ１０７、ＬＯＧ１０９、ＣＡＣＨ１０８はレベルシフタ１０５から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＤＲＡＭ１０６は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。
第１８図において、参照符号１１４，１１５で示されるものは前記アンチヒューズ回路１１３に専用化された電源パッドである。電源パッド１１４は、アンチヒューズ１の破壊時には破壊電圧ＶＤＤ（＝５Ｖ）が、通常動作時には電源電圧Ｖｃｃ（＝３．３Ｖ）が印加される電源パッドである。他方の電源パッド１１５は、アンチヒューズ（基板ゲート容量）１の破壊時には基板電圧Ｖｂｂ’（＝−５Ｖ）が供給され、通常動作時には接地電位Ｖｓｓ（＝０Ｖ）に固定される。
第１９図には第１８図におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縦断面が例示されている。
抵抗率１０Ωｃｍのｐ型シリコン基板１２０上に、深さ２μｍの深いｎ型ウェル領域１２１、深さ１μｍの浅いｎ型ウェル領域１２４、深さ０．８μｍの浅いｐ型ウェル領域１２２及び１２３が配置されている。前記浅いｐ型ウェル領域１２３内には、膜厚４ｎｍの薄いゲート酸化膜１２７、ｐ型基板接続拡散層１３０、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．３μｍのゲート電極１２８から基板ゲート容量（アンチヒューズ）１が構成されている。前記浅いｎ型ウェル領域１２４内には膜厚０．３μｍの素子分離領域１２５で分離され、ｐ型ドレイン領域１３５、ｐ型ソース領域１３４、膜厚８ｎｍの厚いゲート酸化膜１２６、及び膜厚０．２μｍのｐ型ポリシリコン膜からなるゲート長１μｍのゲート電極１２９によって選択トランジスタ２が形成されている。前記基板ゲート容量１のゲート電極１２８と選択トランジスタ２のｐ型ソース領域１３４はタングステン（W）を埋め込んだコンタクトプラグ１４２と第１層金属配線１４３で接続されている。
前記浅いｐ型ウエル領域１２２内には、素子分離領域１２５で分離され、ｎ型ドレイン領域１３７、ｎ型ソース領域１３６、膜厚４ｎｍの薄いゲート酸化膜１２７、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．２μｍのゲート電極１３０によって、電源電圧１．８Ｖ動作のｎチャネル型トランジスタ４が形成されている。
また、前記浅いｐ型ウエル領域１２２内には、素子分離領域１２５で分離され、ｎ型ドレイン領域１３９、ｎ型ソース領域１３８、膜厚８ｎｍの厚いゲート酸化膜１２６、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．４μｍのゲート電極１３１によって、電源電圧３．３Ｖ動作のｎチャネル型トランジスタ５が形成されている。
前記トランジスタ４，５の上部に自己整合コンタクト形成のため、ＣＶＤ法により堆積した膜厚１００ｎｍのシリコン窒化膜１４０を配置し、ＣＭＰ法により平坦化された膜厚１μｍのコンタクト層間膜１４１の所望の位置に設けられたコンタクトプラグ１４２と膜厚０．５μｍのアルミニウム膜からなる第１金属配線１４３、 ＣＭＰ法により平坦化された膜厚１μｍの第１層間膜１４４の所望の位置に設けられた第１層間プラグ１４５と膜厚０．５μｍのアルミニウム膜からなる第２層金属配線１４６、 ＣＭＰ法により平坦化された膜厚１μｍの第２層間膜１４７の所望の位置に設けられた第２層間プラグ１４８と膜厚０．５μｍのアルミニウム膜からなる第３層金属配線１４９、膜厚０．８μｍの第３層間膜１５０の所望の位置に設けられた第３層間プラグ１５１と膜厚１μｍのアルミニウム膜からなる第４層金属配線１５２、膜厚０．８μｍの第４層間膜１５３、そして、膜厚１μｍのアルミニウム膜からなる第５層金属配線１５４が配置されている。
前記システムＬＳＩ１０１は、前述のように、ＭＩＳトランジスタのゲート酸化膜厚は2種類に分類される。ＭＩＳトランジスタの動作電圧に対してある程度の耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必要がある回路、例えば、外部入出力回路１０３、アナログ入出力回路１０４、ＤＲＡＭ１０６、ＡＤＣ１１１及びＤＡＣ１１２は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路１０９、キャッシュメモリ１０８、ＣＰＵ１０７は、ゲート長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路１０５は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。前記アンチヒューズ１は４ｎｍのゲート酸化膜が利用され、絶縁破壊のために過渡にレベルの高い電圧を利用しなくても済むように考慮されている。
《ＤＲＡＭの救済回路》
前記第１８図のシステムＬＳＩにおけるＤＲＡＭの不良ビット救済の為の具体的な回路構成の一例を説明する。
第２０図には前記ＤＲＡＭ１０６の一例が示される。 前記ＤＲＡＭ１０６はＣＰＵ１０７のワークメモリ又はメインメモリとして利用されるところの比較的大容量のリードライト可能なメモリである。前記ＤＲＡＭ１０６は、システムの大規模化に応じて例えば数ギガ・ビットのような大容量を有する。ＤＲＡＭ１０６のメモリセルアレイ１０６ＭＡは、正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの他に冗長ワード線ＷＬｄＲを有する。正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄには正規のダイナミック型メモリセルの選択端子が結合され、冗長ワード線ＷＬｄＲには冗長用のダイナミック型メモリセルの選択端子が結合されている。メモリセルのデータ入出力端子はビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄに結合されている。特に図示はしないが、ビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄはセンスアンプを中心に折り返された折り返しビット線構造を有している。前記ビット線ＢＬｄ＿０〜ＢＬｄ＿ＭｄはＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄを介してコモンデータ線１０６ＣＤに共通接続される。
前記ワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄと冗長ワード線ＷＬｄＲはＸデコーダ１０６ＸＤによって一本が選択される。ＹセレクタＹＳｄ＿０〜ＹＳｄ＿ＭｄはＹデコーダ１０６ＹＤのデコード出力によって一つがオン状態にされる。第２０図において、メモリセルアレイ１０６ＭＡ及びＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄは紙面の表裏方向にＮ組設けられていると理解されたい。したがって、Ｘデコーダ１０６ＸＤ及びＹデコーダ１０６ＹＤによる選択動作が行われると、コモンデータ線１０６ＣＤにはＮビット単位でデータの入出力が行なわれることになる。書き込みデータはデータバスＤＢＵＳからデータバッファ１０６ＤＢに供給され、入力データに従ってメインアンプ１０６ＭＡがコモンデータ線１０６ＣＤを介してビット線をドライブする。データ読み出し動作ではビット線からコモンデータ線１０６ＣＤに伝達された読み出しデータをメインアンプ１０６ＭＡで増幅し、これをデータバッファ１０６ＤＢからデータバスＤＢＵＳに出力する。
正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの内のどのワード線を冗長ワード線ＷＬｄＲの選択に置き換えるかは、救済アドレス記憶回路１６０に格納されている救済情報によって決定される。詳細は後述するが救済アドレス記憶回路１６０は救済アドレスの記憶に必要なビット数分の前記アンチヒューズ回路１１３を有する。
前記救済アドレス記憶回路１６０に格納されている救済情報は、アドレス比較回路１６１に供給される。前記救済アドレス記憶回路１６０から出力される救済情報が有効であるとき、その救済情報はアドレス比較回路１６１によって前記アドレスバッファ１０６ＡＢからのロウアドレス信号と比較される。比較結果が一致のとき、検出信号ＨＩＴＢが論理値“０”（ローレベル）にされ、それ以外は論理値“１”（ハイレベル）にされる。前記Ｘデコーダ１０６ＸＤ及びＹデコーダ１０６ＹＤは、アドレスバスＡＢＵＳのアドレス信号がアドレスバッファ１０６ＡＢを介して供給され、供給されたアドレス信号をデコードする。特にＸデコーダ１０６ＸＤは、アドレス比較回路１６１から供給される検出信号ＨＩＴＢが不一致を意味する論理値“１”のときはアドレスバッファ１０６ＡＢからのロウアドレス信号をデコードするが、検出信号ＨＩＴＢが一致を意味する論理値“０”のときにはアドレスバッファ１０６ＡＢからのロウアドレス信号のデコードが禁止され、代わりに冗長ワード線ＷＬｄＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｄＲに係る冗長用のメモリセルの選択動作に代えられる。
ＤＲＡＭ１０６の内部タイミング制御はタイミングコントローラ１０６ＴＣが行う。タイミングコントローラ１０６ＴＣにはコントロールバスＣＢＵＳを介してＣＰＵ１０７からリード信号及びライト信号等のストローブ信号が供給されると共に、アドレスバスＡＢＵＳからメモリ選択信号とみなされる複数ビットのアドレス信号が供給される。タイミングコントローラ１０６ＣＴによってＤＲＡＭ１０６の動作選択が検出されると、Ｘデコーダ１０６ＸＤ等の回路が活性化され、リード信号によって読み出し動作が指示されているときは、メモリセルアレイ１０６ＭＡで選択されたメモリセルの記憶情報がメインアンプ１０６ＭＡやデータバッファ１０６ＤＢを介してデータバスＤＢＵＳに出力され、ライト信号によって書き込み動作が指示されているときは、メモリセルアレイ１０６ＭＡで選択されたメモリセルに、データバッファ１０６ＤＢ及びメインアンプ１０６ＭＡを介して入力されたデータが書き込まれる。
第２１図には救済アドレス記憶回路１６０に用いられる１ビット分の前記アンチヒューズ回路１１３の一例が示される。アンチヒューズ回路１１３は検出部１１３Ａとアンチヒューズ設定部１１３Ｂとを有する。前記基板ゲート容量のようなアンチヒューズ１の一方の容量電極は前記電源パッド１１５に接続する端子ＣＧＮＤに、他方の容量電極はｐチャネル型トランジスタＴ５を介してノードＶＳＥＮに結合される。端子ＣＧＮＤには、アンチヒューズ１の絶縁破壊時に−５Ｖ、通常動作時は０Ｖが印加される。前記トランジスタＴ５のゲートは接地電圧ＶＳＳに結合され、アンチヒューズ１の絶縁破壊動作時に端子ＣＧＮＤに印加される負電圧がノードＶＳＥＮ側に伝達されるのを阻止する。
前記ノードＶＳＥＮには、ｐチャネル型トランジスタＴ６を介して前記電圧ＶＤＤが印加され、また、ｐチャネル型トランジスタＴ７、Ｔ８の直列回路を介して前記電圧ＶＤＤが印加される。トランジスタＴ６はリセット信号ＲＳＴＢのローレベル（リセット指示レベル）によってオン動作され、トランジスタＴ７はアンチヒューズ１の選択信号ＡｉＢのローレベル（選択レベル）によってオン動作される。前記トランジスタＴ８は検出部１１３Ａの検出信号ＦＡｉが帰還されてスイッチ制御される。
前記検出部１１３Aは、前記ノードＶＳＥＮにｐチャネル型トランジスタＴ４，Ｔ３が直列接続され、前記トランジスタＴ３は、並列形態に接続された一対のｐチャネル型トランジスタＴ１，Ｔ２を介して端子ＶＤＣに接続されている。この端子ＶＤＣは前記電源パッド１１４に接続されている。前記トランジスタＴ１のゲート電極にはＤＲＡＭのアクセス動作時にハイレベルにされる内部制御信号が供給され、前記トランジスタＴ２のゲート電極はインバータＩＮＶ１を介して前記トランジスタＴ３のドレインに帰還結合されている。
前記トランジスタＴ４はｎチャネル型トランジスタであってもいが、その駆動能力（Ｗ／Ｌｇ）をトランジスタＴ３より大とし、前記インバータＩＮＶ１の入力レベルを調節する。
第２１図のアンチヒューズ１を絶縁破壊する場合、前記端子ＶＤＣは５Ｖのような破壊電圧ＶＤＤ、端子ＣＧＮＤは−５Ｖのような負の基板バイアス電圧Ｖｂｂ’にされる。動作の最初にリセット信号ＲＳＴＢが一旦ローレベルにされ、ノードＶＳＥＮが電圧ＶＤＤに初期化される。そして、前記信号ＴＲＡＳはハイレベル、前記信号ＡｉＢはローレベルにされ、これによって、最初、インバータＩＮＶ１の出力はローレベルにされる。この状態で、ノードＶＳＥＮには、トランジスタＴ７，Ｔ８を介して破壊電圧ＶＤＤが供給さて、アンチヒューズ１の一つの容量電極には大凡１０Ｖの電位差が形成され、絶縁破壊される。絶縁破壊されたアンチヒューズ１は高抵抗状態から低抵抗状態に変化され、ノードＶＳＥＮの電圧は低くされる。これをインバータＩＮＶ１が検出し、トランジスタＴ８をカットオフして、アンチヒューズ１に対する高圧印加状態が自動停止される。
ＤＲＡＭのアクセス動作では、端子ＶＤＣは３．３Ｖ、端子ＣＧＮＤは０Ｖにされ、前記信号ＲＳＴＢ，ＡｉＢは共にハイレベルを保ち、これに代えて、前記信号ＴＲＡＳがローレベルにされる。アンチヒューズ１が絶縁破壊されていれば検出信号ＦＡｉはハイレベルにされ、アンチヒューズ１が絶縁破壊されていなければ検出信号ＦＡｉはローレベルにされる。
第２２図には前記アンチヒューズ回路１１３を用いた救済アドレス記憶回路１６０の一例として、一つの救済アドレスを記憶する回路構成が例示されている。アンチヒューズ回路１１３の構成は図示を簡略化している。例えばｎ＋１個のアンチヒューズ回路１１３が設けられ、夫々のアンチヒューズ回路１１３には、前記信号ＴＲＡＳ、リセット信号ＲＳＴＢが共通に供給さて、各アンチヒューズ１の一方の容量電極は前記端子ＣＧＮＤに共通に接続されている。また、夫々のアンチヒューズ回路１１３には、ｎ＋１ビットのプログラムアドレス信号Ａ０Ｂ〜ＡｎＢがビット対応で個別に供給され、ｎ＋１ビットの信号ＦＡ０〜ＦＡｎをビット対応で出力する。プログラムアドレス信号Ａ０Ｂ〜ＡｎＢの各ビットは前記選択信号ＡｉＢに対応される。このプログラムアドレス信号Ａ０Ｂ〜ＡｎＢは、救済すべきアドレス（不良アドレス）を示すアドレス信号Ａ０〜Ａｎの各ビットのレベル反転信号になっている。プログラムアドレス信号は、アンチヒューズ回路１１３のプログラムモードにおいて外部アドレス入力端子から供給される。
第２２図においてｎチャネル型トランジスタＴ９，Ｔ１０及びｐチャネル型トランジスタＴ１１から成る回路は、多数のアンチヒューズ回路１１３に共通な端子ＣＧＮＤにヒューズプログラム時は外部より負電圧（例えば−５Ｖ）を印加可能とし、通常動作時は端子ＣＧＮＤの接続ラインに自ら接地電圧ＶＳＳを印加する回路である。すなわち、トランジスタＴ１１は、トランジスタＴ９を通常オン状態にしておくための電圧ＶＤＤレベルをトランジスタＴ９のゲート電極に印加するためのＭＩＳトランジスタである。トランジスタＴ１１は、Ｌｇ（ゲート長）が大きく、内部抵抗の大きなＭＩＳトランジスタである。端子ＣＧＮＤが負に下がるとトランジスタＴ１０がオン状態にされ、トランジスタＴ９のゲート電圧を端子ＣＧＮＤの負電圧に近い負の電圧とし、トランジスタＴ９をオフ状態にする。これにより、通常動作時はトランジスタＴ９のオン状態によって端子ＣＧＮＤの電源ラインに接地電圧ＶＳＳを供給し、アンチヒューズ１のプログラム時は接地電圧ＶＳＳから端子ＣＧＮＤの負電圧への電流の逆流を防ぐ。
第２１図及び第２２図の回路に従えば、アンチヒューズ１のプログラム動作において、プログラムアドレス信号Ａ０Ｂ〜ＡｎＢのうち、ローレベルのビットに対応するアンチヒューズ回路１１３のアンチヒューズ１が絶縁破壊される。このプログラム状態に応答して出力される信号ＦＡ０〜ＦＡｎは、目的とする救済すべきアドレス信号になる。
第２３図はアンチヒューズ１を絶縁破壊するときのタイミングチャート、第２４図は検出信号ＦＡｉを読み出す動作のタイミングチャートである。
第２３図において、アンチヒューズ１の絶縁破壊は、アドレス指定信号ＡｉＢのローレベルによって選択され、ノードＶＳＥＮに電圧ＶＤＤが印加され、端子ＣＧＮＤに負電圧が印加されて、行なわれる。トランジスタＴ５はｐチャネル型のＭＩＳトランジスタなので、ノードＶＳＥＮの電圧ＶＤＤのレベルをレベル損失なしにアンチヒューズ１の上側端子（ノードＶＳＥＮ）に印加することができる。プログラムアドレス信号ＡｉＢがハイレベルにされるプログラム非選択アンチヒューズ１では、ＶＤＤからＶＳＥＮを介してＣＧＮＤに至る電流パスがないため、アンチヒューズ１は破壊されない。アンチヒューズ１が破壊されると、ショート状態などの低抵抗状態となり、アンチヒューズ１の上側端子まで負となるが、トランジスタＴ５によりノードＶＳＥＮは、ＶＳＳ（接地電圧）＋Ｖｔｈｐ（ｐチャネル型ＭＩＳトランジスタの閾値電圧）以下には下がらない。トランジスタＴ４はｐチャネル型ＭＩＳトランジスタであっても、ｎチャネル型ＭＩＳトランジスタでもよいが、ノードＶＳＥＮのレベル低下をインバータＩＮＶ１の入力に伝えて検出信号ＦＡｉをローレベルからハイレベルに変化させることができればよい。したがってＶＤＤからＶＳＥＮを介してＣＧＮＤに至る電流パスがなくなり、まだ破壊されていない別のアンチヒューズ１の破壊に向かう。ここでトランジスタＴ５には端子ＣＧＮＤの負電圧がゲート・ソース間やソース・ＮＷＥＬＬ（ｎ型ウェル領域）間にかかるが、接地電圧ＶＳＳを基準とした絶対値電圧は、正側高電圧だけを用いる場合に比べて、小さくて済むから、トランジスタＴ５のｐｎ接合が破壊されることはない。
アンチヒューズ１の読み出しは、信号ＡｉＢがハイレベル、信号ＴＲＡＳがローレベルにされることにより行なわれる。アンチヒューズ１が破壊されているときの読み出しでは、電圧ＶＤＤからトランジスタＴ１，Ｔ３，Ｔ４，Ｔ５とアンチヒューズ１を経て端子ＣＧＮＤ（＝０Ｖ）に電流が流れ、ノードＶＳＥＮがローレベルになり、インバータＩＮＶ１から出力される信号ＦＡｉがハイレベルとなる。一方、非破壊状態のアンチヒューズ１に対する読み出しでは、ノードＶＳＥＮは電圧ＶＤＤより下がらず、検出信号ＦＡｉはハイレベルを維持する。トランジスタＴ４はｐチャネル型ＭＩＳトランジスタであってもｎチャネル型ＭＩＳトランジスタであってもよいが、その駆動能力をトランジスタＴ３よりも大きくし、ノードＶＳＥＮのレベルによりインバータＩＮＶ１の入力を確実に決定できるようにする。トランジスタＴ４は検出部１１３Ａとヒューズ設定部１１３Ｂの動作分離用に設けられており、検出信号ＦＡｉを用いる後段の回路構成によっては削除することも可能である。
第２５図には第２２図におけるトランジスタＴ５，アンチヒューズ１及びトランジスタＴ９のデバイス断面が例示されている。
第２５図において、１７０はｐ型半導体基板（Ｐ−Ｓｕｂ（ＶＳＳ））、１７１は深いｎ型ウェル領域（ＤＷ（ＶＤＤ））、１７２，１７３は浅いｎ型ウェル領域（ＮＷ（ＶＳＳ））、１７４、１７５は浅いｐ型ウェル領域（ＰＷ）である。
第２５図の構造では深いｎ型ウェル領域１７１によるトリプルウェル構造を用いてアンチヒューズ１のｐ型ウェル領域１７４を負電位に引き下げることができる。ｎチャネル型ＭＩＳトランジスタＴ９も同じｐ型ウェル領域１７１に形成されている。トリプルウェル構造は、本来メモリアレーと周辺回路のｎチャネル型ＭＩＳトランジスタのウェル電圧とを夫々独立に最適な電圧に設定できるようにすると共に、メモリアレーの耐ノイズ性を高めるために、ＤＲＡＭで多用される構造である。通常の周辺回路用のｎチャネル型ＭＩＳトランジスタは半導体基板１７０上のｐ型ウェル領域１７５に設け、そのウェル電位を接地電圧ＶＳＳとしている。
第２５図においてアンチヒューズ１の絶縁膜は薄くしてあるが、アンチヒューズ１を破壊しやすくするため米国特許第５３２４６８１号公報の記載と同様のＤＲＡＭメモリセル構造を採用してもよい。特にタンタルオキサイド（Ｔａ_２Ｏ_５）を用いた場合は耐圧が非対称であり、端子ＣＧＮＤに負電圧を加えた方が耐圧が低く、第２１図の構成には好都合である。またアンチヒューズ１にはメモリセルを用いる以外に、２種類の膜厚（例えばｔＯＸ＝４ｎｍあるいは８ｎｍ）のゲートプロセスで薄い方のゲート酸化膜をゲート酸化膜として用いることができる。
第２６図には前記アドレス比較回路１６１の一例が示される。アドレス比較回路１６１は、アクセスアドレス信号Ａ０〜Ａ９の各ビットを、前記検出信号ＦＡ０〜ＦＡ９の対応ビットの論理値に応じて反転又は非反転で伝達するセレクタユニット１６２を有する。Ａ０，ＦＡ０を入力するセレクタユニット１６２は、検出信号ＦＡ０がハイレベル（アンチヒューズ１の絶縁破壊状態）のときアドレスビットＡ０の反転レベルを出力し、検出信号ＦＡ０がローレベル（アンチヒューズ１の非絶縁破壊状態）のときアドレスビットＡ０の非反転レベルを出力する。その他のセレクタユニット１６２も同様に構成されている。アンチヒューズ１の破壊は対応するプログラムアドレスＡｉＢがローレベルのとき行なわれる。この状態において検出信号ＦＡはハイレベルであるから、プログラムアドレスＡ０Ｂ〜Ａ９Ｂの各ビットの反転信号に等しいアクセスアドレス信号Ａ０〜Ａ９が入力されると、全てのセレクタユニット１６２の出力は全ビットローレベル（論理値“０”）にされる。プログラムアドレスＡ０Ｂ〜Ａ９Ｂの各ビットの反転信号とアクセスアドレス信号Ａ０〜Ａ９とが１ビットでも違えば、何れかのセレクタユニット１６２の出力はハイレベル（論理値“１”）にされる。この状態を検出する為にノアゲート１６３及びナンドゲート１６４が設けられている。１つのノアゲート１６３には救済イネーブル信号ＦＥＢも供給さる。この救済イネーブル信号ＦＥＢは、不良ビットの救済が施されている場合にローレベルにされる信号であり、その信号源には、第２１図に例示されたような一つのアンチヒューズ回路が割り当てられる。前記ナンドゲート１６４から出力される検出信号ＨＩＴＢは、アクセスアドレスが不良アドレスに一致するときローレベル、不一致のときハイレベルにされる。救済の為のアンチヒューズ１のプログラムは、システムＬＳＩにプログラムモードを設定して、テスト工程の一環として行う。前記プログラムモードの設定は、例えばモード端子を介して行う事が出来る。
第２０図の説明ではワード線救済を一例としたが、ビット救済、或いは双方の救済を行うようにしても良い。ここでは不良アドレスをプログラムする為のアンチヒューズセットを１組設けた場合を説明したが、複数のアンチヒューズセットを持てば複数の不良アドレスに対応できることは言うまでもない。
《アンチヒューズによるモード設定》
前記アンチヒューズ回路を機能設定に用いる例とし、ボンディングオプションに代えてモード設定を可能にする構成について説明する。
最初にボンディングオプションの例として、第１２図に示すようなＤＲＡＭにおけるバンク数とデータの並列入出力ビット数の選択について説明する。第２７図に示されるボンディングオプションの説明図では、３個のオプションパッドＢＯＰＩＮ０Ｂ、ＢＯＰＩＮ１Ｂ、ＢＯＰＩＮ２Ｂをフローティングにするか接地電圧ＶＳＳに接続するかに応じて、ＤＲＡＭの動作モードが決定される。オプションパッドＢＯＰＩＮ０Ｂの状態は入力保護回路及び初段入力回路１７０を経て２バンクイネーブル信号ＢＡＮＫ２Ｂにされる。信号ＢＡＮＫ２Ｂはハイレベルによって２バンク（２Ｂａｎｋ）を意味し、ローレベルによって４バンク（４Ｂａｎｋ）を意味する。入力保護回路及び初段入力回路１７０は第２８図に例示される通りであり、入力ＢＯＰＩＮｉＢがローレベル（接地電圧）であれば出力ＢＯｉＢもローレベル、入力ＢＯＰＩＮｉＢがフローティングであれば出力ＢＯｉＢはハイレベルにされる。
オプションパッドＢＯＰＩＮ１Ｂ、ＢＯＰＩＮ２Ｂの状態は入力保護回路及び初段入力回路１７１，１７２を経てボンディングオプション判定回路１７３に供給され、入力の状態に応じて、データの並列入出力ビット数を示す信号ＢＰＸ４、ＢＰＸ８，ＢＰＸ１６の状態が決定される。入力保護回路及び初段入力回路１７１，１７２は第２８図に例示された論路を有する。ボンディングオプション判定回路１７３は第２９図の論理構成を有する。この論理に依れば、入力ＢＯ１Ｂがハイレベルであれば入力ＢＯ２Ｂとは無関係に信号ＢＰＸ８がハイレベルにされ、入力ＢＯ１Ｂがローレベルであれば入力ＢＯ１Ｂとは無関係に信号ＢＰＸ８及びＢＰＸ１６がハイレベルにされる。
上記ボンディングオプションで設定可能な動作モードを整理すると、第３０図の通りである。このように、ＤＲＡＭで３つのオプションパッドの状態に従って、６つのケース、すなわちバンク数２又は４、並列入出力ビット数４ビット、８ビット又は１６ビットの組合せが選択可能にされる。このボンディングオプションはウェーハ工程完了後の組み立て工程におけるボンディング工程で実施される。このようにして得られた内部信号ＢＡＮＫ２Ｂ、ＢＰＸ４、ＢＰＸ８、ＢＰＸ１６は図示を省略する後段回路に送られ、アドレスバッファやプリデコーダの制御、メインアンプの制御、出力バッファの制御などに用いられる。
第３１図には前記アンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成が例示されている。前記フリップチップ型半導体集積回路では、チップの組み立て時にボンデング工程がないので、上記ボンディングオプション方式で機能選択を行う事はできない。従来のレーザヒューズも使えない。第３１図の構成は、それらの点を考慮したものであり、アンチヒューズ回路ＡＦ０〜ＡＦ２を適用し、ウェーハプロセスが完了してバンプ電極が形成された後でも、電気的にアンチヒューズ回路ＡＦ０〜ＡＦ２のプログラム設定で機能選択を行えるようにしたものである。第３１図に示されるアンチヒューズ回路ＡＦ０〜ＡＦ２には例えば前記第２１図のアンチヒューズ回路を利用できる。前記アンチヒューズ回路ＡＦ０〜ＡＦ２のプログラムはテストモードで行う。即ち、最初に、アンチヒューズ設定モードに入る。例えばＤＲＡＭにおけるＷＣＢＲ（ライトイネーブル信号ＷＥ及びカラム・アドレス・ストロー部信号ＣＡＳをロウ・アドレス・ストローブ信号ＲＡＳのイネーブルに先立ってイネーブルにする）テストモードとアドレス信号の一部を用いて、テストモードの1つとしてこの動作モードに入ればよい。前記端子ＶＤＣに破壊電圧ＶＤＤを印加し、端子ＣＧＮＤに負電圧Ｖｂｂ’を印加する。絶縁破壊対象ヒューズを指定するためのプログラムアドレスは外部アドレス入力端子から通常のアドレス信号として供給する。前記アンチヒューズＡＦ０〜ＡＦ２によって設定可能な動作モードは第３２図に示される通りであり、設定可能な機能は第３０図に対応する。
尚、ここで説明した機能選択は、ＤＲＡＭにおける並列データ入出力ビット数の構成、バンク数の切り換えの例であった。その他に、標準のＤＲＡＭにおいても、ファストページ、ＥＤＯモード（Extended Data Out Page Mode）、スタティックカラムなどの動作モード切り換えがボンディングオプションを用いて行われているが、これらの切り換えも前述と同様に、アンチヒューズプログラミングにより容易に実施することができる。
《アンチヒューズによるトリミング》
次に、アンチヒューズを内部電圧のトリミング修正に利用する場合について説明する。ＤＲＡＭのチップ内で電圧ＶＰＥＲＩを生成する場合、そのレベルはプロセスばらつきの影響を受けて変動する。プローブ検査でその電圧ＶＰＥＲＩを測定し、許容範囲外ならば、それを修正する為にトリミング回路が利用される。そのトリミング設定に、前記アンチヒューズ回路を用いることができる。
第３３図にはトリミング設定回路の一例が示される。３個のアンチヒューズ回路ＡＦ１０〜ＡＦ１２を有し、各回路から出力される信号は３ビットの相補信号ＦＴ１，ＦＴＢ１〜ＦＴ３，ＦＴＢ３としてトリミングデコーダ１８０に供給される。前記アンチヒューズ回路ＡＦ１０〜ＡＦ１２には第２１図のアンチヒューズ回路などを利用することができる。ＡｉＢ〜ＡｋＢは３ビットのプログラムアドレス信号を意味する。前記トリミングデコーダ１８０はその３ビットの相補信号をデコードして、８本の選択信号ＴＲＭ０〜ＲＴＭ７の内の１本を選択レベルにする。デコーダ１８０の論理は第３４図に例示されている。前記選択信号ＴＲＭ０〜ＴＲＭ７は抵抗分圧回路１８３の分圧電圧の選択信号とされる。即ち、基準電圧発生回路１８１で生成された基準電圧を複数個の抵抗Ｒ１の直列回路によって抵抗分圧し、その分圧電圧をｎチャンネル型の選択ＭＩＳトランジスタＭ１〜Ｍ７で選択するようになっている。前記選択信号ＴＲＭ０〜ＴＲＭ７は前記選択ＭＩＳトランジスタＭ０〜Ｍ７のゲート制御信号とされる。選択ＭＩＳトランジスタＭ０〜Ｍ７で選択された電圧は参照電圧ＶＲＥＦとしてオペアンプ１８２の反転入力端子に供給される。オペアンプ１８２の出力は電源端子Ｖｃｃに接続されたｐチャネル型出力トランジスタＭ８のゲート電極に結合される。前記出力トランジスタＭ８のドレイン電位が電圧ＶＰＥＲＩとされ、その分圧電圧がオペアンプ１８２の非反転入力端子への帰還電圧とされる。前記電圧ＶＰＥＲＩは、帰還電圧の抵抗分圧状態に応じて、前記参照電圧ＶＲＥＦの２倍〜数倍のレベルを発生する。前記選択ＭＩＳトランジスタＭ１〜Ｍ７の内、第３３図の上側のＭＩＳトランジスタがオン状態にされると、相対的にレベルの高い参照電圧ＶＲＥＦが得られ、逆に第３３図の下側のＭＩＳトランジスタがオン状態にされると、相対的にレベルの低い参照電圧ＶＲＥＦが得られる。通常は、アンチヒューズ回路ＡＦ１０〜ＡＦ１１のヒューズをまったくプログラムしない状態では選択ＭＩＳトランジスタＭ４を介して中央のレベルが得られるようにしている。
上記のような電圧レギュレータのトリミング回路はＡＤＣなどの回路にも適用することができる。また、トリミング回路は、電圧レギュレータに限定されず、抵抗素子や容量素子を用いた遅延時間修正のための回路等にも利用することができる。
《フリップチップ型半導体集積回路の検査パッド》
次に、フリップチップ型半導体集積回路の検査パッドについて説明する。ここで、フリップチップ型とは、半導体チップの素子形成面（回路形成面）側を実装すべき実装基板と対向させて配置し、素子形成面に形成された電極と実装基板の電極とを互いに接続する実装技術の形態である。
先ず、ここで一例として挙げるフリップチップ型ＤＲＡＭの平面図を第３５図に示す。同図に示されるように、フリップチップ型ＤＲＡＭ２１０のチップの中央部には長手方向に沿って多数の検査パッド２０９が配列され、その外側には多数のバンプ電極２０８がエリアアレイ状に配置されている。
第３６図は第３５図の一部分を拡大し、表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。即ち、検査パッドとバンプ電極との接続状態が示されている。前記検査パッド２０９は、再配置配線２０５を介してバンプ電極２０８に接続されているもの２０９ａと、バンプ電極には接続されていないもの２０９ｂとに大別される。一方の検査パッド２０９ａは、第３６図には図示されていないボンディングパッド（２０２）のうちの電源供給または信号入出力用ボンディングパッド（２０２ａ）に接続され、更に当該ボンディングパッド（２０２ａ）から再配置配線２０５が引き出されてバンプ電極２０８に接続されている。他方の検査パッド２０９ｂは、フリップチップ型ＤＲＡＭ２１０の最終使用段階では使用されず且つプローブ検査段階等で使用する図示されていないボンディングパッド（２０２ｂ）に接続され、当該ボンディングパッド（２０２ｂ）はバンプ電極２０8には接続されていない。
第３７図〜第４３図は第３５図のフリップチップ型ＤＲＡＭの製造方法を示す断面図であり、電源または信号入出力用ボンディングパッド２０２ａからバンプ電極２０8までの再配置配線２０５に沿った断面構造と、プローブ検査専用ボンディングパッド２０２ｂ部分の断面構造とを、各製造段階を追って示す。
第３７図は半導体基板に多数の回路素子が形成されたＤＲＡＭチップ２０１表面にボンディングパッド２０２（２０２ａ及び２０２ｂ）を形成し、ボンディングパッド２０２の開口部を除いて，保護層２０３で覆った状態の、ウェーハ断面を示している。これに示されるものは、従来のワイヤボンディング接続用ウェーハの完成段階に相当する。
上記ウェーハの表面に、先ず第３８図のように下部絶縁層２０４を形成し、そこには、ボンディングパッド２０２（２０２ａ及び２０２ｂ）の部分を開口させる。
次に第３９図のように、ボンディングパッド２０２ａからバンプ電極を形成すべき位置まで再配置配線２０５を形成すると同時に、検査専用パッド２０２ｂについても再配置配線層２９５を形成する。
そして、第４０図に示すように、表面絶縁層２０６を形成し、再配置配線層２０５、２９５のボンディングパッド２０２（２０２ａ及び２０２ｂ）直上部及びバンプ電極の形成部位分を露出させる。
更に第４１図に示されるように、バンプ電極形成部にバンプ電極下地金属２０７を形成すると共に、ボンディングパッド２０２（２０２ａ及び２０２ｂ）の上部にもバンプ電極下地金属層２９７を同時に形成する。
上記のようにして形成したボンディングパッド２０２（２０２ａ及び２０２ｂ）直上部のバンプ電極下地金属層２９７が，電源または信号入出力用ボンディングパッド２０２ａに対応した検査パッド２０９ａ及び検査専用ボンディングパッド２０２ｂに対応した検査パッド２０９ｂとなる。
次に第４２図に示すように検査パッド２０９ａ，２０９ｂにプローブ２１１の先端を接触させてプローブ検査を行い、回路の冗長性を利用した不良品の救済や機能の選択、そして良品と不良品の選別等を実施する。
次に第４３図に示すようにバンプ電極下地金属２０７上に半田でバンプ電極２０８を形成し、完成したウェーハを個々のチップに切断分離（ダイシング）することによってフリップチップ型ＤＲＡＭが得られる。
ボンディングパッド２０２若しくはその表面の材料には通常アルミニウムまたはアルミニウム合金が使用されるが、半導体素子内部の配線材料の種類によっては、銅や他の金属を用いても良い。
保護層２０３の材質はシリコン酸化膜やシリコン窒化膜などの無機膜のほか、ポリイミドのような有機膜、及びこれらの組合せが用いられる。
下部絶縁層２０４の材質は、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極２０８に作用する応力（応力・歪み状態）を緩和すると共に再配置配線２０５のキャパシタンスを低減するため、ポリイミドやフッ素系樹脂、各種エラストマ材料のような低弾性率（低弾性係数）かつ低誘電率の有機材料が望ましい。ここで、エラストマ材料としては、シリコン系、アクリル系などのゴム材料や、これらゴム材料を配合した低弾性率の高分子材料などが挙げられる。
下部絶縁層２０４はワニスのスピンコートや印刷、あるいはフィルムの貼り付けによって形成する。下部絶縁層２０４の厚さは応力及びキャパシタンス低減の観点から３μｍ程度以上あることが望ましい。ただし，保護層２０３に有機膜が用いられている場合は，下部絶縁層２０４をこれより薄くするか、または省略することもできる。
前記再配置配線２０５には例えば，厚さ１〜５μｍ程度の銅または銅合金の上下に厚さ０．１〜０．５μｍ程度のクロム、チタン、ニッケル、ニッケル合金等を積層した３層配線構造を使用する。またアルミニウム及びその合金を使用することもできる。
前記表面絶縁層２０６の材質は、バンプ電極２０８に作用する応力を緩和するため、ポリイミドやエポキシ、フッ素樹脂、更には各種エラストマ材料のような、低弾性率の有機材料が望ましい。
また、前記再配置配線の下側絶縁膜（更なる絶縁膜）は、バンプ電極にかかる応力吸収のため柔らかいものがよく、上側絶縁膜２０６は、保護の観点から下側絶縁膜２０４よりも比較的硬い材料を選択してもよい。具体的には、上側絶縁膜２０６及び下側絶縁膜２０４は、感光性ポリイミド樹脂膜で形成され、熱処理（キュア）前の溶剤量、分子量、フィラーの含有量などを変化させることによって、最終的な膜の硬さ（弾性率）を変化させることが可能である。また、上下絶縁膜を異なる材料で形成してもよい。この場合、例えば、上側絶縁膜２０６をエポキシ系樹脂で形成し、下側絶縁膜２０４をポリイミド系樹脂で形成することが考えられる。
前記バンプ電極下地金属２０７としては、クロム、ニッケル、ニッケル・タングステン、ニッケル・銅等の半田バリア性の高い金属を厚さ０．３〜３μｍ程度形成することが望ましく、さらに半田の濡れ性及びプローブとの電気的接続性を確保するため、表面に厚さ０．１μｍ程度の金の薄膜層を形成しておくことが望ましい。
前記半田バンプ電極２０８は、半田バンプ電極下地金属２０７上に半田ペーストを印刷するか、又は予め一定寸法に成形済みの半田ボールを転写した後、リフローさせることによって形成することができる。
上記のように電源、信号入出力用ボンディングパッド２０２ａ、プローブ検査用ボンディングパッド２０２ｂの両方の直上部に検査パッド２０９を設けることによって、再配置配線工程後にプローブ検査を実施することが可能となるので、再配置配線工程前のボンディングパッド２０２の損傷による接続信頼性の低下を防止することができる。
また、形成済みの半田バンプ電極２０８にプローブ２１１を当てないで検査を行うため、半田バンプ電極２０８の変形が防止できると共に、半田バンプ電極２０８の曲面への偏心したプローブ当てによるプローブ２１１の損傷も防止することができる。
更に、半田バンプ電極２０８形成前の半田バンプ下地金属２０７にプローブ２１１を当てる必要もないため、半田バンプ下地金属２０７の表面に形成した金などの半田濡れ性向上のための層や、その下の半田バリア金属層を傷付ける虞もなくなり、半田との接続信頼性低下を防止することができる。
更に、この例によれば、第３６図のように検査パッド２０９が一列に配置されているため、第４２図に示したようにプローブ２１１に安価なカンチレバー方式のプローブを使用できる上、再配置配線を施さない通常のワイヤボンディング用ウェーハのボンディングパッド２０２とここで説明した前記検査パッド２０９とのチップ平面内での位置が同一となるため、通常のワイヤボンディング用ウェーハとプローブ２１１を共用化することも可能である。
そして、上述のフリップチップ型ＤＲＡＭでは、ボンディングパッド２０２の投影面積内に検査パッド２０９が入るため、検査パッド２０９の付加によるキャパシタンスの増加がほとんどない。
《検査パッドを用いる機能選択》
第４４図には６４メガビットシンクロナスＤＲＡＭチップにおけるボンディングパッド数と、このチップを搭載した従来のＴＳＯＰ（表面実装パッケージの一種であるThin Small Out-line Package）型パッケージにおける外部端子数の内訳例が示される。ＴＳＯＰ型パッケージの外部端子であるリードとチップのボンディングパッドとは，金の細線によるワイヤボンディングによって接続する。
信号入出力用ボンディングパッドは、一対一で全てパッケージの外部端子に接続する。電源用ボンディングパッド数はパッケージの外部端子数より多く、複数のボンディングパッドから同一の外部端子に共通にワイヤボンディングする。
機能選択用ボンディングパッドは、ワイヤボンディング時にこれらのボンディングパッドを個別に電源電圧に接続するか、あるいは非接続とするかによって、同一チップを異なる方式で動作させるためのものであり、入出力ビット数（４ビット，８ビットまたは１６ビット）、バンク数（２バンクまたは４バンク）などを選択する。
プローブ検査専用ボンディングパッドはプローブ検査時のみに使用して、シンクロナスＤＲＡＭチップ内部の動作状況を観測するためのものであり、パッケージの外部端子には接続しない。
またパッケージ外部端子中には、外形を他の半導体装置と共通化するなどのため、電気的には必要ない外部端子も設けられており、チップのボンディングパッドとは接続されていない。
第４４図の端子構成を有するシンクロナスＤＲＡＭのようなチップに再配置配線を施してフリップチップとする場合，フリップチップの完成品に全てのボンディングパッドに対応して半田バンプ電極を設けると、バンプ電極の数が大幅に増加する。このため，限られたチップ面積内にこれら多数のバンプ電極を配置すると、バンプ電極の間隔が狭くなり、基板実装時の位置決めが困難になると共に、高価な基板が必要となる。
第３６図で説明したように一部のボンディングパッド２０２ｂに対してはバンプ電極を設けずに検査パッド２０２ｂのみを設けることにより、半田バンプの数を増加させることなく、再配置配線工程後にプローブ検査を実施することができる。
再配置配線２０５を施すフリップチップ型半導体集積回路の場合、機能選択用ボンディングパッドの接続は次の三つの内の何れかの方法で行うことができる。
第１の方法は全ての機能選択用ボンディングパッドに対応した半田バンプ電極２０８を設け、フリップチップ型半導体集積回路を実装する基板側の結線で機能を選択する方法である。この方法は，同一の半導体集積回路を各仕様で共通に使用できるため品種数が減り、半導体メーカ側の管理が容易になるとともに、ユーザ側で機能を選択できるという利点がある。しかし、バンプ電極数が増大しバンプ間隔の狭小化を招くとともに、特定機能しか必要としないユーザに対しても基板配線の追加を要求することになる。
第２の方法は個別の機能毎に再配置配線２０５の結線パターンを変える方法である。この方法では機能選択の品種数だけ再配置配線２０５のパターンを準備する必要がある。また、ウェーハ配線段階で機能が固定されるため、品種間の需要変化に柔軟に対応しにくいという問題がある。
第３の方法は、前記アンチヒューズ１のような電気ヒューズを用いる方式である。この方法では、機能選択の全ての品種を同一の再配置配線パターンで形成することができ、しかも半田バンプ電極数の増加を伴わない。機能選択すなわちアンチヒューズ１の設定は、プローブ検査同様、バンプ電極下地金属２０７形成後のウェーハにプローブを当てることによって行う。アンチヒューズ１の設定に使用する端子は、半田バンプ電極２０８に接続する信号入出力用及び電源用ボンディングパッド２０２ａと兼用にしても、また、半田バンプ電極２０８に接続しない検査パッドのような専用パッドとしても良い。後者の場合には、第２２図のトランジスタＴ９〜Ｔ１１で構成されるような回路が必要である。即ち、第２２図の例に従えば、アンチヒューズのプログラム時に端子ＣＧＮＤには負電圧Ｖｂｂ’を供給しなければならないが、プログラムが済んだ後は、端子ＣＧＮＤをフローティングにしておく事ができ、接地電圧Ｖｓｓに結合しなくても自動的に接地電圧Ｖｓｓが供給される。
機能選択をアンチヒューズによって行う場合は、従来のプローブ検査と同時に機能選択を行うことも可能となるため、アンチヒューズ設定専用のボンディングパッドは、広義のプローブ検査専用ボンディングパッド２０２ｂとみなすことができ、また、アンチヒューズ設定時にプローブを当てるためのパッドは広義の検査パッド２０９ａ、２０９ｂとみなすことができる。
第３６図で説明したように一部のボンディングパッド２０２ｂに対してはバンプ電極を設けずに検査パッド２０２ｂのみを設け、これを機能選択に用いることにより、半田バンプの数を増加させることなく、再配置配線工程後に機能選択を実施することができる。
《再配置配線及び検査パッドのその他の構造》
第４５図には再配置配線部分の他の構造が断面図で示される。第４３図の構造では表面絶縁層２０６開口後に半田バンプ電極下地金属２０７を形成しているのに対し、第４５図の構造では再配置配線２０５上に予め半田バンプ電極下地金属２０７を形成した後、表面絶縁層２０６を形成し、ボンディングパッド２０２直上部及び半田バンプ電極２０８の形成部を開口させる。
この構造によっても、第４３図の構造と同様の効果を得ることができる。特に、第４３図の構造では半田バンプ電極下地金属２０７の輪郭をエッチング加工で形成するのに必要なマスクが、第４５図の構造では不要となるため、加工コストを低減することができる。但し、第４３図の構造では、半田バンプ電極２０８付け根外周部の直下に下部絶縁層２０４と表面絶縁層２０６の両方が存在しているのに対し、第４５図では下部絶縁層２０４のみとなっている。このため第４３図の構造の方が、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極２０８に作用する応力を緩和する効果に優れており、温度変化の繰り返しや、外力による基板変形の繰り返しなどに対する半田バンプ電極の接続信頼性が高くされる。
第４６図には検査パッドのレイアウト構成の別の例が示され、その断面構造が第４７図に例示される。検査パッド２０９ａはボンディングパッド２０２ａを挟んで半田バンプ電極２０８と反対側の表面絶縁層２０６上に、バンプ電極下地金属層２９７によって形成されている。
プローブ検査専用ボンディングパッド２０２ｂに対しても、表面絶縁層２０６上の隣接部に、バンプ電極下地金属層２９７によって検査パッド２０９ｂが形成されている。
検査パッド２０９ａをボンディングパッド２０２ａ直上からずらし、バンプ電極下地金属２９７で形成してあるので、仮にプローブ検査時に検査パッド２０９ａが損傷しても、ボンディングパッド２０２ａや再配置配線２０５が露出することはない。したがってボンディングパッド２０２ａとバンプ電極下地金属２０７との間の電気的接続が水分による腐食などによって切断される虞はない。ボンディングパッド２０２直上部に検査パッド２０９を設ける第４３図や第４５図の構造に比べて、平坦な検査パッド２０９を得ることができる。
第４６図のようにチップ中心線上もしくはその近傍にボンディングパッド２０２を配列し、列の両側に半田バンプ電極２０８を配置する構造のフリップチップ型半導体集積回路では、ボンディングパッド列の両側に交互若しくは数個置きに反対側に再配置配線２０５を引き出すので、検査パッド２０９をボンディングパッド列の両側に振り分けて配置することにより、ボンディングパッド列の直上もしくは同一側に設けるよりも大きな寸法の検査パッド２０９を設けることができる。
検査パッド２０９は下部絶縁層２０４と表面絶縁層２０６が積層された上に形成されるため、下部の半導体回路素子からの距離を大きくすることができ、検査パッド２０９の付加によるキャパシタンスの増加を軽減することができる。
さらに下部絶縁層２０４、表面絶縁層２０６の何れか片方にポリイミドなどの有機絶縁膜を使用すれば、一般の無機絶縁膜に比べて比誘電率が低いため、キャパシタンス低減効果が大きくなり、両方に使用すれば最大の効果を得ることができる。
また、検査パッド２０９の下地となる表面絶縁層２０４にポリイミドなどの有機絶縁膜を使用する場合、一般の無機絶縁膜に比べて弾性率が低いため、検査パッド２０９をクロム、ニッケルなど硬い半田バンプ下地金属２０７で形成した場合でも、検査パッド２０９の表面が変形しやすくなる。このため、プローブ２１１先端との接触面積が大きくなり、電気的接続性が向上する。この効果は有機絶縁膜を下部絶縁層２０４と表面絶縁層２０６の両方に使用することにより一層顕著に現れる。
第４８図には検査パッドの断面構造の別の例が示される。第４７図との差異は、第４３図に対する第４５図の関係同様、バンプ電極下地金属２０７形成のためのマスクを省略して、コストを低減可能にした点である。即ち、第４７図の場合は検査パッド２０９ａ表面の半田バンプ電極下地金属層２９７の下に接して再配置配線層２０５が存在しているため、プローブ検査時に半田バンプ電極下地金属層２９７が損傷を受けると、再配置配線層２０５が露出する可能性がある。そこで、第４７図のように、検査パッド２０９ａと半田バンプ電極２０８を互いにボンディングパッド２０２ａの反対側に配置することによって、もし検査パッド２０９ａ部分の再配置配線層２０５に腐食等が生じても、ボンディングパッド２０２ａと半田バンプ電極２０８の間の電気的接続には影響しないため、高い接続信頼性を得ることができる。
第４８図の構造では、検査パッド２０９ａが下部絶縁層２０４の上に形成されているため、第４７図の実施例に比べればキャパシタンス低減効果は小さい。しかし，第４７図よりも低コストで製造することができ、下部絶縁層２０４を有機絶縁膜で形成することにより、無機絶縁膜上に検査パッドを形成する特開平８−２９４５１号公報記載の技術等に比べて、検査パッド２０９の付加によるキャパシタンス増大を軽減する効果がある。また、第４８図の構成においても、下部絶縁層２０４を有機絶縁膜で形成することにより、その上に形成する検査パッド２０９の表面が変形しやすくなるため、プローブ２１１との接触性が向上する。
第４９図には検査パッドのレイアウト構成の別の例が示され、その断面構造が第５０図に例示される。電源または信号入出力用ボンディングパッド２０２ａに対応した検査パッド２０９ａは、ボンディングパッド２０２ａと半田バンプ電極下地金属２０７を接続する再配置配線２０５の途中から分岐した位置の表面絶縁層２０６上に形成されている。プローブ検査専用ボンディングパッド２０２ｂに対しては、ボンディングパッド直上部に検査パッド２０９ｂを設けている。このような位置に検査パッド２０９ａを設けても、ボンディングパッド２０２ａ直上に比べて平坦な検査パッドが得られる。キャパシタンス低減効果は第４７図と同様である。
検査パッド２０９ａは再配置配線２０５から分岐して形成されているため、プローブ検査で検査パッド２０９ａが損傷しても、ボンディングパッド２０２ａと半田バンプ電極下地金属２０７の間の電気的接続信頼性には影響しない。
プローブ検査専用ボンディングパッド２０２ｂについては、半田バンプ電極２０８との接続信頼性が無関係なため、特に検査パッド２０９ｂの損傷の影響を考慮する必要はなく、第４９図のようにボンディングパッド２０２ｂの直上部や任意の位置に設けておいても問題はない。表面絶縁層２０６又は表面絶縁層２０６と下部絶縁層２０４の両方に有機絶縁膜を使用することによって検査パッド２０２とプローブ２１１との接触性が向上することは第４７図の構造と同様である。
第５１図はプローブ検査専用ボンディングパッド２０２ｂのみに検査パッド２０９ｂを設けた例が示される。プローブ検査専用ボンディングパッド２０２ｂには、当該ボンディングパッド２０２ｂより大きく形成した検査パッド２０９ｂを設け、電源及び信号入出力用ボンディングパッド２０２ａについては、半田バンプ電極２０８形成前の半田バンプ電極下地金属２０７を使用してプローブ検査を行うものとする。
検査パッド２０９ｂが不可欠で、且つ電気特性に無関係なプローブ検査専用ボンディングパッド２０２ｂのみに検査パッド２０９ｂを設けることにより、他のボンディングパッド、特に信号入出力用配線のキャパシタンス増加を防止できる。また、検査パッドの数が少なくて済み、電気特性にも影響しないため、検査パッド２０９ｂの寸法及び間隔を十分大きくすることが可能である。
第５２図は検査パッド２０９をボンディングパッド２０２側方の再配置配線２０５からボンディングパッド２０２の直上部に向かって延在させた例を示す断面図である。ボンディングパッド２０２の直上部を利用することによって、キャパシタンスを増加させることなく，平坦で寸法の大きな検査パッド２０９を形成することができ、しかも、検査パッド２０９の損傷が電気的接続信頼性に影響しない。この構造の場合にも、表面絶縁層２０６を有機絶縁膜で形成することにより、検査パッド２０２とプローブ２１１との接触性が向上する。
《フリップチップ型半導体集積回路の製造方法》
第５３図〜第５７図にはフリップチップ型半導体集積回路の製造工程が各段階毎に斜視図で示される。
第５３図は従来のワイヤボンディング接続用ウェーハの完成段階である。すなわち、前記第３７図の状態でのウェーハ２２０の全体を示した図であり、各チップ２１０には夫々前記ボンディングパッド２０２が形成されている。
フリップチップ型半導体集積回路を製造するには、まず、第５４図のウェーハ２２０に第３８図〜第４１図に例示されるように、下部絶縁層２０４、再配置配線２０５、表面絶縁層２０６、及びバンプ電極下地金属２０７などを形成し、第５４図に示すようなバンプ電極下地金属２０７の形成された状態のウェーハ２２０を得る。第５４図の状態は断面では第４１図の状態に相当する。
次に第５５図に示すように、複数のプローブ２１１をその先端がウェーハ２２０上の複数の検査パッド２０９（第５５図では図示を省略）に同時に接触するよう位置決めして固定したプローブカード２２１を使用してプローブ検査を行う。
複数のプローブ２１１を同時に複数の検査パッド２０９に接触させることによって、チップ２１０の1個分または複数個分の検査パッド２０９を同時に検査し、接触位置を順次移動させて検査を行うことによりウェーハ２２０上の全てのチップ２１０に対してプローブ検査を行う。この時、同一のまたは同様な別個のプローブカード２２１を用いて機能選択や欠陥救済を同時に又は連続して行うことができる。
次に、半田バンプ電極の形成工程を、半田ペースト印刷方式を例に採って第５６図により説明する。図示のようにウェーハ２２０の表面のバンプ電極下地金属２０７の配置に対応して開口２２３を形成した半田印刷マスク２２２を、ウェーハ２２０上に位置合わせして重ね、スキージ２２４によって半田ペースト２２５を印刷する。印刷直後の状態では図中の断面図に示すように、半田ペースト２２５がバンプ電極下地金属２０７よりもやや広い領域に平坦に印刷されている。このウェーハをリフロー加熱し、半田ペースト２２５を溶融させると、半田が球状に凝集し、半田バンプ電極２０８が形成される。
バンプ電極２０８形成後のウェーハ２２０は第５７図に示すようにダイシングブレード２２６によって個片のチップ２１０に切断分離することにより、フリップチップ型半導体集積回路の完成品を得ることができる。完成品にはさらに必要に応じてバーンイン検査や性能、外観などの各種最終検査が施され、所定のマーキングや包装を行った後出荷される。
《再配置配線形成工程以降の製造工程》
第５８図は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを、（ａ），（ｂ），（ｃ），（ｄ）の４通りで示している。同図に示される製造フローは、前記第４３図の構造を一例とすれば、絶縁層２０４の上に再配置配線２０５を形成する再配置配線形成Ｓ１、２０６のような絶縁層を形成する表面絶縁層形成Ｓ２、２０７のようなバンプ電極下地金属そして検査パッド２０９の下地金属２９７などを形成するバンプ電極下地金属形成Ｓ３、前記アンチヒューズ１のプログラムによるモード設定のような機能選択Ｓ４、プローブ検査Ｓ５、前記アンチヒューズ１のプログラムによる不良ビット置き換えのような欠陥救済Ｓ６、バンプ電極を形成するバンプ形成Ｓ７、ウェーハからチップを切り出す個片切断（ダイシング）Ｓ８、バーンインＳ９ 及び最終検査Ｓ１０の各工程を含む。
第５８図の（ａ）に示される製造のフローは、バーンインＳ９すなわち高温での連続動作試験を、個片切断Ｓ８の後にチップ単位で行う場合の製造フローである。フリップチップ型半導体集積回路では再配置配線によって半田バンプ電極の間隔をボンディングパッドの間隔（６０〜１５０μm程度）より広げている（０．５〜１．０ｍｍ程度）ため、ＢＧＡ（ボール・グリッド・アレイ）型のＣＳＰ（チップ・サイズ・パッケージ）に使用されるバーンイン用ソケットを使用することによって、容易にチップ単位でのバーンインを行うことができる。即ち、バーンイン工程に先立って、予めチップ上にバンプ電極が形成され、且つ、そのバンプ電極の配列パターンをバーンイン用ソケットの電極配列パターンに対応させることによって、特別な仕様のバーンイン用ソケットを新規に準備する必要がないので、フリップチップ型半導体集積回路の組み立てコストを低減する事が可能である。また、前記バンプ電極を接続端子として利用した前記バーンイン用ソケットを用いない場合でも前記検査パッド２０９を利用してバーンインの為の電気的接続を行う事は可能である。この場合は、バンプ電極間に配置された検査用パッドにプロービングが可能な狭ピッチの高価なバーンイン用接触子が必要になる反面、ソケットの高温での接触による半田バンプ電極２０８の変形を防止することができる。
第５８図の（ｂ）及び（ｃ）の製造フローはバーンインＳ９を個片切断Ｓ８の前にウェーハ段階で行う。特に第５８図の（ｂ）は、前記検査パッド２０９又は半田バンプ電極２０８の形成前のバンプ下地金属２０７を用いて、半田バンプ電極形成前にバーンインを行う場合の製造フローである。バンプ電極を使用しないでバーンインの電気的接続を行うため、バーンイン用ソケットの高温環境下での接触による半田バンプ電極の変形を防止することができる。また、半田バンプ電極形成前の平坦な段階でバーンインを行うため、半田バンプ電極２０８が障害となることなく容易に検査パッド２０９にソケットなどのバーンイン用接触子を当てることができる。また、ウェーハ段階でバーンインを行うので、複数チップを一括してバーンインでき、検査のスループットを向上させることが可能である。
第５８図の（ｃ）は半田バンプ電極形成後にバーンインを行う場合の製造フローを示す。バーンイン用接触子は半田バンプ電極２０８に接触させる。半田バンプ電極２０８にバーンイン用接触子を接触させる場合はバーンイン時に半田バンプ電極２０８に変形を生じさせ易いが、バンプ電極下地金属２０７に損傷あるいは表面劣化を生じさせる危険性がなく、信頼性の高いバンプ下地金属、再配置配線の形成が可能になる。この場合にも、第５８図の（ｂ）と同様にウェーハ段階でバーンインを行うため、検査のスループットを向上させる事が可能である。
第５８図の（ｄ）に示される製造フローは、第５８図の（ａ）〜（ｃ）の各フローの表面絶縁層形成Ｓ２の工程とバンプ電極下地金属形成Ｓ３の工程を入れ換えた製造フローであり、機能選択工程以降の工程は第５８図の（ａ）〜（ｃ）の何れかの製造フローと共通である。第５８図の（ａ）〜（ｃ）と第５８図の（ｄ）との関係は第４３図及び第４７図の構造と、第４５図及び第４８図の構造との関係に対応し、第５８図の（ｄ）の製造フローでは再配置配線２０５とバンプ下地金属２０７を同一工程で形成したので、第５８図の（ａ）〜（ｃ）の製造フローに比べてバンプ電極下地金属の形成コストを低減することができる。
尚、半導体集積回路素子が充分確立されたプロセスで製造され、不良率が低い場合には、バーンインが省略されることもある。この場合には、第５８図の（ａ）〜（ｃ）の各製造フローは全く同一となり、差異はなくなる。
第５９図には以上の各製造工程フローにおけるプローブ検査Ｓ５、バーンインＳ９，最終検査Ｓ１０の各検査工程でのプローブ、ソケットなどのチップ接触箇所をまとめて示してある。第５９図において、プローブ検査専用端子（パッド）は、プローブ検査（広義には機能選択、欠陥救済を含む）時のみに使用し、本発明で述べた検査パッド２０９にプローブを接触させる。
電源供給及び信号入出力用端子については、プローブ検査時及びバーンイン時の接触箇所は上記第５８図の（ａ）〜（ｃ）の何れのフローを採用するかによって異なる。ただし最終検査は何れの場合も完成品としての半田バンプ電極を使用して行う。
第５８図の各製造工程フローでは、何れも機能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６を連続して実施している。機能選択Ｓ４と欠陥救済Ｓ６にアンチヒューズを利用する場合、これら三つの工程は何れもプローブをウェーハに接触させることによって電気的処理のみ（レーザによるヒューズ切断や再配置配線の変更を伴わない）によって行うことができるので、1回のプロービングで（即ち他のチップに対するプロービングの後に再度プロービングすることなく）３工程を一括して処理することができ、工程を簡略化することが可能となる。この場合は，機能選択や欠陥救済も広義のプローブ検査に含めて考えることができる。
第５８図の各製造工程フローでは、何れも半田バンプ電極形成Ｓ９を第５６図で示した方法などで個片切断Ｓ８の前のウェーハ段階で一括して行っており、個片のチップ毎に半田バンプ電極を形成する従来のＢＧＡやＣＳＰの製造工程に比べて能率良く半田バンプ電極を形成することができる。
さらに機能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６の三つの工程を半田バンプ電極形成Ｓ７の前に行うことにより、半田バンプの突起が障害となることなく容易にプロービングを行うことができる。
機能選択Ｓ４はプローブ検査Ｓ５又は欠陥救済Ｓ６の後に実施することも可能である。しかし，機能選択Ｓ４をプローブ検査Ｓ５の前に実施すれば、プローブ検査Ｓ５の時には予め選択した機能についてのみ検査を行えば良くなるため、検査項目を削減し検査能率を向上させることが可能となる。
機能選択Ｓ４によって得られる各品種間の需要割合は市場の動向によって常時変化する。したがって需要の変化に柔軟に対応し、かつ品種毎の在庫量を最小限とするためには、機能選択前の状態で在庫を有していることが望ましく、しかも機能選択後の工程ができるだけ短期間に対応できるものであることが望ましい。機能選択にアンチヒューズを利用することにより、全ての品種に同一の再配置配線パターンを施し、バンプ電極形成直前の状態で在庫保管することができる。これによって、需要変化に応じて短期間で必要な品種を製造することができ、在庫量も削減することが可能となる。
第５８図で説明した製造フローに対しては、上記とは逆に、前記プログラム素子による機能選択Ｓ４を前記バンプ電極の形成Ｓ７後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。
以上説明したフリップチップ型半導体集積回路及びその製造方法によれば以下の作用効果を得ることができる。
〔１〕フリップチップ型半導体集積回路８０，１００にアンチヒューズ１のようなプログラム素子を採用するから、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。
前記再配置配線２０５のような導電層を前記パッド２０２ａ，２０２ｂのような端子の配列に対する突起状電極２０８の再配置用配線として用いる場合、前記導電層の上下に絶縁膜２０４，２０６を配置すれば、突起状電極を介して半導体基板に与えられる応力・歪状態を緩和させることができる。
フリップチップ型半導体集積回路は、プローブテストのための検査パッドなどに用いることができるパッド電極２０９ａ，２０９ｂを表面に露出させておくことができる。プログラム素子に所定の電位差を形成する為の電圧印加に前記パッド電極の内の一部のパッド電極２０９ｂを用いる事ができる。プログラム素子をプログラムした後、パッド電極をフローティングにしておけば良い回路構成（第２２図のトランジスタＴ９〜Ｔ１１から成る回路）の場合には、パッド電極２０９ｂには突起状電極２０８を割当てなくても良い。こうすれば、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、パッド電極を接地電位Ｖｓｓ又は電源電圧Ｖｃｃに強制しなければないらない回路構成の場合には、パッド電極２０９ｂには突起状電極２０８を割当て、基板実装に際して当該突起状電極を配線基板上の電源配線に接続しておけば良い。
前記アンチヒューズ１のようなプログラム素子に所定の電位差を形成する為の電圧がＶｂｂ’やＶＤＤのようにプログラム素子以外の回路の通常の動作電源電圧Ｖｓｓ，Ｖｃｃと相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すれば、そのような外部端子の数を減らす事が出来る。
アンチヒューズ１の絶縁膜を破壊するために正電圧ＶＤＤと負電圧Ｖｂｂ’を利用するので、アンチヒューズ１の破壊用電位差を得るとき、回路の接地電圧Ｖｓｓを基準とした絶対値的な電圧をほぼ通常動作の電圧に抑える事が可能になる。
前記アンチヒューズ１のようなプログラム素子は不良の救済に用いることができる。また、前記プログラム素子は半導体集積回路の機能選択に用いることができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等の融通性を簡単に得ることができる。前記アンチヒューズのようなプログラム素子は回路の特性を選択する為のトリミング情報の記憶手段として採用することもできる。
〔２〕フリップチップ型半導体集積回路にアンチヒューズ１のようなプログラム素子を採用した半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド２０２を有するウェーハなどを完成させる第１の工程の他に、前記ボンディングパッド２０２の一部に対応する実装接続用の複数個のバンプ電極２０８を形成する第２の工程Ｓ７と、前記ウェーハに形成されている回路を検査する第３の工程Ｓ５と、前記第３の工程による検査結果に従って欠陥部分を救済回路に置き換える第４の工程Ｓ６と、バーンインを行う第５の工程Ｓ９と、前記ウェーハをダイシングする第６の工程Ｓ８とを含む。そして、前記アンチヒューズ１の状態を不可逆的に変化させて前記回路の機能を選択する第７工程Ｓ４を含む。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。
前記プログラム素子による機能選択を前記バンプ電極２０８の形成前に行うことができる。即ち、前記第７工程Ｓ４の後に前記第２の工程Ｓ７を行う。バンプ電極２０８を形成した後はウェーハ上に少なからず凹凸ができる。バンプ電極２０８の形成前に機能選択を行えば、そのためのアンチヒューズ１への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。
上記とは逆に、前記アンチヒューズ１による機能選択Ｓ４を前記バンプ電極２０８の形成（Ｓ７）後に行うことができる。この場合には、機能選択のためにアンチヒューズ１へ電圧を印加するための電極をバンプ電極２０８と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。
前記欠陥部分を救済回路に置き換える前記第４工程Ｓ６において、前記置き換えは、前記アンチヒューズ１の状態を不可逆的に変化させて行うことができる。このとき、機能選択Ｓ４、検査Ｓ５、及び救済Ｓ６の各工程は、１回路プロービング処理で済ませる事ができる。すなわち、前記第３工程、前記第４工程及び前記第７工程を連続的に行い、各工程には必要に応じて前記端子又はバンプ電極２０８に対するプロービング処理を含む。機能選択Ｓ４、検査Ｓ５、及び救済Ｓ６の各工程の後にバンプ電極２０８を形成すれば（Ｓ７）、アンチヒューズへの電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。
前記バーンインを行う第５工程Ｓ９の後に第２工程によりバンプ電極２０８を形成すれば（Ｓ７）、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンインを容易に行うことができる。
〔３〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド２０２を有するウェーハなどを完成させる第１の工程の他に、前記ボンディングパッド２０２の一部に対応する実装接続用の複数個のバンプ電極２０８を形成する第２の工程Ｓ７と、前記ウェーハに形成されている回路を検査する第３の工程Ｓ５と、前記第３の工程による検査結果に従って欠陥部分を救済回路に置き換える第４の工程Ｓ６と、バーンインを行う第５の工程Ｓ９と、前記ウェーハをダイシングする第６の工程Ｓ８とを含み、前記第４工程Ｓ６は、前記アンチヒューズ１の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第４工程では、例えば、前記複数のボンディングパッド２０２のうち前記アンチヒューズ１に接続されている所定の端子を介して前記アンチヒューズ１に所定の電位差を形成する為の電圧を印加する。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。
〔４〕フリップチップ型半導体集積回路のプローブテストに着目したとき、バンプ電極が設けられずプローブ検査にのみ用いられるボンディングパッドのような端子２０２ｂの直上もしくは近傍に、再配置配線層２０５もしくはバンプ電極下地金属層２９７等の導電層を用いた検査パッド２０９ｂを設ける。すなわち、前記検査パッド２０９ｂをバンプ電極２０８と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化することができる。
バンプ電極２０８を設けるボンディングパッド２０２ａのような端子についても同様の検査パッド２０９ａを設けても良い。
プローブ検査はこれらの検査パッド２０９ａ，２０９ｂを用いて、若しくは、前記検査パッド２０９ｂと共に、バンプ電極形成前のバンプ電極下地金属２０７を併用して実施する。上記により、検査パッド２０９ｂを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。バンプ電極２０８を有する端子に対しても検査パッド２０９ａを追加することにより、ウェーハプローブテストを検査パッド２０９ａ，２０９ｂだけを用いて容易に行う事ができる。
更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッド２０９ａ，２０９ｂを使用することにより、再配置配線工程後にプローブ検査を実施することができる。
また、ポリイミドなどの有機絶縁層２０４の上に再配置配線２０５のような導電層及び検査パッドを形成する。比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。
そして、再配置配線上に絶縁層２０６を形成し、その上にバンプ電極下地金属２０７及び検査パッド２０９ｂを形成する。よって、再配置配線の上下２層の絶縁層２０４，２０６を積層した上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。
〔５〕前記検査パッドを設けた構造の半導体集積回路の製造方法において、バーンインは、バンプ電極形成後ダイシングしてから行い、或いは、その逆に、バーンイン後バンプ電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がエリアアレイ状にマッピングされたＢＧＡ（ボールグリッドアレイ）型の半導体チップの為に用意されているバーンイン用ソケットを流用でき、或いはバンプ電極のエリアアレイ状の配列を既存のバーンイン用ソケットの端子配列に合せることにより、特別な仕様のバーンイン用ソケットを新規に用意しなくても済み、チップ単位でのバーンインを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バーンインも、検査パッド２０９ａ，２０９ｂ或いは検査パッド２０９ｂとバンプ状電極下地金属２０７を用いて行う事が出来る。したがって、高温下でソケットに接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、欠陥救済、機能選択、トリミングなどの手段は、ＤＲＡＭやシンクロナスＤＲＡＭ以外に、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、不揮発性記憶素子を用いたプログラマブルロジックアレイ等の各種メモリ、そしてマイクロコンピュータやマイクロプロセッサ等の種々の論理ＬＳＩにも適用することができる。
また、プログラム素子は電位差によって絶縁破壊されるアンチヒューズに限定されず、電位差によって溶融されて高抵抗状態にされるその他の電気ヒューズであってもよい。また、欠陥救済における救済アドレスのアクセス判定にセレクタ３等を用いる構成は一例であり、種々の回路構成を採用することができる。同じく、アンチヒューズ回路の構成、アドレス比較回路の構成についても種々変更可能である。また、ボンディングオプションに代わる機能選択やトリミングについてもその他の用途に適用する事が出来る。
アンチヒューズのようなプログラム素子に印加する電位差は負極性の電圧と正極性の電圧の双方を用いる事に限定されない。回路の接地電圧基準で一方の極性の電圧だけを用いるようにしてもよい。
また、Ｖｂｂ’のような負電圧の入力端子はヒューズプログラムの専用端子である事に限定されない。アドレス入力端子などの特定の外部端子を兼用してもよい。兼用端子は例えばプログラムモードで前記ＣＧＮＤのような端子機能が選択されることになる。
また、以上の説明ではワイヤボンディング接続用ウェーハに再配置配線や検査パッド及びバンプ電極を追加した製造工程を経てフリップチップ型半導体集積回路を構成した。本発明は、そのような考え方に限定されず、当初より、フリップチップ型半導体集積回路を製造することを企図した工程を経る事ができる。その場合には、ボンディングパッドのようなパッド電極を設け無くてもよい。再配置配線のような導電層に接続する端子が有ればよい。
電気ヒューズは、その両端に所定電圧が与えられることにより電気ヒューズの両端（電流経路）の抵抗値が大きくなる構成や逆に小さくなる構成（アンチヒューズ）の他に、以下のものを用いてもよい。すなわち、電気ヒューズは可逆的に情報を保持可能な素子で構成してもよい。例えば、ＥＥＰＲＯＭ、ＦＲＡＭ、フラッシュメモリなどで電気ヒューズを構成してもよい。或いは、一度だけ書き込み可能なＲＯＭやＥＰＲＯＭで電気ヒューズを構成してもよい。
産業上の利用可能性
本発明は、半導体基板に回路基板実装用の半田バンプなどの突起状電極を備えるＤＲＡＭやシステムＬＳＩなど種々の半導体集積回路に広く適用することができる。
【図面の簡単な説明】
第１図は本発明に係る半導体集積回路に用いられているアンチヒューズ回路の一例を示す回路図である。
第２図は第１図のアンチヒューズ回路を構成する回路素子のデバイス構造の一例を示す縦断面図である。
第３図は基板ゲート容量を用いたアンチヒューズのレイアウトの一例を示す平面図である。
第４図は第２図の選択トランジスタ及びアンチヒューズを構成する為の最初の製造工程における状態を示す縦断面図である。
第５図は第４図に続く次の製造工程を示す縦断面図である。
第６図は第５図に続く次の製造工程を示す縦断面図である。
第７図は第６図に続く次の製造工程を示す縦断面図である。
第８図はアンチヒューズの絶縁破壊動作時における電圧印加条件の一例を示す説明図である。
第９図はアンチヒューズの絶縁破壊時における電圧電流特性の一例を示す特性図である。
第１０図は第１図の構成に対して選択トランジスタの保護抵抗とラッチアップ防止抵抗を追加したアンチヒューズ回路の回路図である。
第１１図は第１０図の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造を例示する縦断面図である。
第１２図は本発明に係る半導体集積回路の別の例であるフリップチップ型ＤＲＡＭのＤＲＡＭチップを示す平面図である。
第１３図は第１２図のＤＲＡＭチップを用いてフリップチップ型ＤＲＡＭを得るときに最初の製造工程におけるチップ平面図である。
第１４図は第１３図に続く次の製造工程におけるチップ平面図である。
第１５図は第１４図に続く次の製造工程におけるチップ平面図である。
第１６図は第１５図に続く次の製造工程におけるチップ平面図である。
第１７図は第１２図のフリップチップ型ＤＲＡＭにおけるアンチヒューズ回路の主要部の縦断面図である。
第１８図は本発明の半導体集積回路の第３の例に係るフリップチップ型システムＬＳＩの機能ブロック図である。
第１９図は第１８図におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縦断面図である。
第２０図は第１８図のフリップチップ型システムＬＳＩに内蔵されたＤＲＡＭ１０６の一例ブロック図である。
第２１図は救済アドレス記憶回路に用いられる１ビット分のアンチヒューズ回路の一例を示す回路図である。
第２２図は第２１図のアンチヒューズ回路を用いた救済アドレス記憶回路の一例を示す回路図である。
第２３図はアンチヒューズを絶縁破壊するときの動作の一例を示すタイミングチャートである。
第２４図は検出信号を読み出す動作の一例を示すタイミングチャートである。
第２５図は第２２図におけるトランジスタ、アンチヒューズのデバイス断面の一例を示す縦断面図である。
第２６図はアドレス比較回路の一例を示す論理回路図である。
第２７図はボンディングオプションの一例を示す説明図である。
第２８図は入力保護回路及び初段入力回路の一例を示す回路図である。
第２９図はボンディングオプション判定回路の一例を示す論理回路図である。
第３０図はボンディングオプションで設定可能な動作モードを整理して示した説明図である。
第３１図はアンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成を示すブロック図である。
第３２図は第３１図のアンチヒューズによって設定可能な動作モードを整理して示す説明図である。
第３３図はアンチヒューズを採用したトリミング設定回路の一例を示す回路図である。
第３４図はトリミングデコーダの論理構成の一例を示す論理回路図である。
第３５図はフリップチップ型ＤＲＡＭの一例平面図である。
第３６図は第３５図の一部分を拡大し表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。
第３７図は第３５図のフリップチップ型ＤＲＡＭの製造工程における最初の状態を示す縦断面図である。
第３８図は第３７図に続く製造工程における縦断面図である。
第３９図は第３８図に続く製造工程における縦断面図である。
第４０図は第３９図に続く製造工程における縦断面図である。
第４１図は第４０図に続く製造工程における縦断面図である。
第４２図は第４１図に続く製造工程における縦断面図である。
第４３図は第４２図に続く製造工程における縦断面図である。
第４４図は６４メガビットシンクロナスＤＲＡＭチップにおけるボンディングパッド数とパッケージにおける外部端子数との比較を示す説明図である。
第４５図はフリップチップ型ＤＲＡＭにおける再配置配線部分の他の構造を示す断面図である。
第４６図は検査パッドのレイアウト構成の別の例を示す平面図である。
第４７図は第４６図のレイアウト構成における断面構造の一例を示す縦断面図である。
第４８図は検査パッドの断面構造の更に別の例を示す縦断面図である。
第４９図は検査パッドのレイアウト構成の更に別の例を示す平面図である。
第５０図は第４９図のレイアウト構成における断面構造の一例を示す縦断面図である。
第５１図はプローブ検査専用ボンディングパッドのみに検査パッドを設けたレイアウト構成の平面図である。
第５２図は検査パッドの更に別の構造を示す縦断面図である。
第５３図は従来のワイヤボンディング接続用ウェーハの完成段階を示す斜視図である。
第５４図は第５３図に続くバンプ電極下地金属形成状態を示す斜視図である。
第５５図は第５４図に続くプローブ検査工程を示す斜視図である。
第５６図は第５５図に続く半田バンプ電極形成工程を示す斜視図である。
第５７図は第５６図に続く個片切断工程を示す斜視図である。
第５８図は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを（ａ），（ｂ），（ｃ），（ｄ）の４通りで示すフローチャートである。
第５９図は第５８図の各製造工程フローにおけるプローブ検査、バーンイン、最終検査の各検査工程でのプローブ、ソケットなどのチップ接触箇所を示した説明図である。

Claims (8)

1. 半導体基板と、
   前記半導体基板上の素子形成層に形成された複数の回路素子と、
   前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極と、
   前記複数のパッド電極よりも上方に第１の絶縁膜を介して形成され、前記パッド電極に個別に接続され前記第１の絶縁膜の上に延在する複数の配線と、
   前記複数の配線のうちの一部の配線に形成された第１の面積を有する電極上に接続された突起状電極と、
   前記複数の配線の内の別の配線に形成された第２の面積を有する検査パッドと、
   前記突起状電極及び検査パッドを露出させて表面を覆う第２の絶縁膜と、を有し、
   前記検査パッドは半導体基板の中央部に規則的に且つ対応する前記パッド電極の直上に配置され、前記突起状電極は前記検査パッドの外側に規則的に配置されて成るものであることを特徴とする半導体集積回路装置。
2. 半導体基板と、
   前記半導体基板上の素子形成層に形成された複数の回路素子と、
   前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極と、
   前記複数のパッド電極よりも上方に第１の絶縁膜を介して形成され、前記複数のパッド電極に接続され前記第１の絶縁膜の上に延在する複数の配線と、
   前記複数の配線の内の一部の配線に形成された第１の面積を有する第１の電極上に接続された突起状電極と、
   前記複数の配線の内の別の配線に形成された第２の面積を有する検査パッドと、
   前記一部の配線に形成された第２の面積を有する別の検査パッドと、
   前記突起状電極及び検査パッドを露出させて表面を覆う第２の絶縁膜と、を有し、
   前記検査パッドは半導体基板の中央部に規則的に且つ対応する前記パッド電極の直上に配置され、前記突起状電極は前記検査パッドの外側に規則的に配置されて成るものであることを特徴とする半導体集積回路装置。
3. 前記配線は、金属配線であり、前記第２の絶縁膜は、前記金属配線上に形成され、前記金属配線の下部には、前記第１の絶縁膜が形成されて、前記金属配線は再配置配線であることを特徴とする請求項１又は２記載の半導体集積回路装置。
4. 前記第１の絶縁膜と前記第２の絶縁膜は、異なる材料で形成され、前記第１の絶縁膜は、前記第２の絶縁膜より高弾性率の材料で形成されて成るものであることを特徴とする請求項３記載の半導体集積回路装置。
5. 前記第１の絶縁膜は有機物質を含む膜であることを特徴とする請求項３記載の半導体集積回路装置。
6. 前記有機物質を含む膜は、ポリイミド膜、フッ素樹脂膜、又はシリコン若しくはアクリル系ゴム材料を含むエラストマ膜であることを特徴とする請求項５記載の半導体集積回路装置。
7. 前記検査パッドは前記第２の絶縁膜の上に延在するものであることを特徴とする請求項１又は２記載の半導体集積回路装置。
8. 半導体基板と、
   前記半導体基板上の素子形成層に形成された複数の回路素子と、
   前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のボンディングパッドと、
   前記複数のボンディングパッドよりも上方に第１の絶縁膜を介して形成され、前記ボンディングパッドに個別に接続され前記第１の絶縁膜の上に延在する複数の配線と、
   前記複数の配線のうちの一部の配線に形成された第１の面積を有する電極上に接続されたバンプ電極と、
   前記複数の配線の内の別の配線に形成された第２の面積を有する検査パッドと、
   前記バンプ電極及び検査パッドを露出させて表面を覆う第２の絶縁膜と、を有し、
   前記検査パッドは半導体基板の中央部に規則的に且つ対応する前記ボンディングパッドの直上に配置され、前記バンプ電極は前記検査パッドの外側に規則的に配置されて成るものであることを特徴とする半導体集積回路装置。

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