KR20150128895A - 반도체 장치 - Google Patents

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KR20150128895A
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KR
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pad
pad electrode
semiconductor chip
electrode
power supply
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KR1020157028066A
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유 하세가와
미츠아키 가타기리
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피에스4 뤽스코 에스.에이.알.엘.
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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Abstract

패드 전극에 의한 점유 면적을 억제하면서, 프로빙을 수행하는 것이 가능한 웨이퍼 레벨 패키지 구조를 가지는 반도체 장치를 제공하는 것을 과제로 한다. 해결수단으로서, 주표면에 마련된 제1 및 제2 패드 전극(120a, 120b)을 가지는 반도체 칩(100), 반도체 칩(100)의 주표면을 덮는 절연막(310, 330), 절연막(310, 330)의 사이에 마련된 재배선층(320), 및 절연막(330) 상에 마련된 복수의 외부 단자(340)를 구비한다. 제1 패드 전극(120a)과 제2 패드 전극(120b)은 평면 크기가 서로 다르며, 제1 및 제2 패드 전극(120a, 120b)은, 재배선층(320)을 통해 복수의 외부 단자(340) 중 임의의 것에 접속되어 있다. 본 발명에 의하면, 크기가 다른 패드 전극(120a, 120b)이 혼재되어 있으므로, 패드 전극에 의한 점유 면적을 억제하면서, 프로빙을 용이하게 수행할 수 있게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 그 중앙부에 패드 열을 가지는 반도체 장치에 관한 것이다.
다수의 반도체 장치는, 반도체 칩과 이를 수용하는 패키지로 구성된다. 일반적인 패키지는, 강성의 패키지 기판으로 이루어지며, 반도체 칩에 마련된 패드 전극은 패키지 기판에 형성된 배선층(다층 배선층)을 통해 외부 단자에 접속된다. 이에 반해, 강성의 기판을 이용하지 않고, 반도체 칩의 주표면 상에 반도체 칩과 동일한 공정을 사용하여 재배선층을 직접 형성하는 웨이퍼 레벨 패키지로 불리는 패키지도 존재한다(특허문헌 1 참조). 어떤 패키지에서도, 메모리 등의 반도체 장치에서는, 신호 특성의 관점에서, 그 중앙부에 패드 열이 마련된 것이 널리 이용되고 있다.
특허문헌 1: 특개 2007-157879호 공보
이와 같은 중앙부에 패드 열이 마련된 반도체 장치에서는, 모든 패드가 중앙부에 집중되어 마련되어 있기 때문에, 칩의 중앙 부분에서는 임피던스가 낮지만, 주변 부분에서는 중앙 부분으로부터의 거리가 멀어지므로 임피던스가 높아진다.
본 발명에 따른 반도체 장치는, 반도체 칩; 상기 반도체 칩의 주표면의 중앙 부분에 제1 방향을 따라 마련된 복수의 제1 패드 전극; 및 상기 반도체 칩의 상기 주표면에서, 상기 제1 패드 전극으로 형성되는 패드 열과 상기 반도체 칩의 일 변 사이에 마련된 제2 패드 전극을 구비하며, 상기 제1 패드 전극과 상기 제2 패드 전극은 평면 크기가 서로 다른 것을 특징으로 한다.
본 발명에 의하면, 중앙 부분의 패드 이외에 주변 부분에도 패드를 마련함으로써, 배선의 임피던스를 저감하고 신호 무결성을 향상시키는 것이 가능해진다.
도 1은 본 발명의 바람직한 제1 실시형태에 따른 반도체 장치(10)의 구조를 설명하기 위한 모식적인 단면도이다.
도 2는 패드 전극(120)의 레이아웃을 설명하기 위한 개략 평면도이다.
도 3은 재배선 구조체(300)에 포함되는 재배선층(320)의 일부의 레이아웃을 설명하기 위한 개략 평면도이다.
도 4는 도 3에 나타낸 A-A'선을 따른 개략 단면도이다.
도 5는 반도체 칩(100)에 포함되는 내부 회로(130)와 재배선층(321~326)의 접속 관계의 일례를 나타낸 회로도이다.
도 6은 본 발명의 제2 실시형태에 따른 반도체 장치(20)의 구성을 나타낸 개략 단면도이다.
도 7은 반도체 장치(20)의 상면도이다.
도 8은 본 발명의 제3 실시형태에 따른 반도체 장치(30)의 구성을 나타낸 개략 단면도이다.
도 9는 절연 기재(210)의 타측 표면(210b)에 마련된 외부 단자(260)의 레이아웃의 일례를 나타낸 도면이다.
도 10은 반도체 칩(103)에 마련된 범프 전극(110)의 레이아웃을 설명하기 위한 개략 평면도이다.
도 11의 (a)는 범프 전극(110a)의 단면도이며, (b)는 범프 전극(110a)의 하층을 나타낸 평면도이다.
도 12의 (a)는 범프 전극(110b)의 단면도이며, (b)는 범프 전극(110b)의 하층을 나타낸 평면도이다.
도 13은 범프 전극(110c)의 단면도이다.
도 14는 범프 전극(110a)의 평면 형상을 나타낸 도면으로, (a)는 전원 공급용 범프 전극(110a)을 나타내고, (b)는 신호 입출력용 범프 전극(110a)을 나타내고 있다.
이하, 첨부 도면을 참조하여, 본 발명의 바람직한 실시형태에 대해 상세히 설명한다.
도 1은, 본 발명의 바람직한 제1 실시형태에 따른 반도체 장치(10)의 구조를 설명하기 위한 모식적인 단면도이다.
도 1에 도시된 바와 같이, 본 실시형태에 따른 반도체 장치(10)는, 반도체 칩(100)과 그 주표면에 형성된 재배선 구조체(300)로 구성되어 있다. 본 실시형태에 따른 반도체 장치(10)는 소위 웨이퍼 레벨 패키지(WLP)로 불리는 구조이며, 강성의 절연 기재는 이용되지 않는다.
반도체 칩(100)은, 실리콘(Si) 등으로 이루어지는 반도체 기판 상에 트랜지스터 등의 소자가 다수 집적되어 이루어지는 1칩 디바이스이다. 반도체 칩(100)의 종류는 특별히 한정되지 않고, DRAM(Dynamic Random Access Memory) 등의 메모리계 디바이스라도 상관없고, CPU(Central Processing Unit) 등의 로직계 디바이스라도 상관없으며, 센서 등의 아날로그계 디바이스여도 된다. 반도체 칩(100)의 주표면에는, 복수의 패드 전극(120(120a, 120b))이 마련되어 있다. 또한, 반도체 칩(100)의 주표면이란, 트랜지스터 등이 형성된 실리콘 기판 표면을 덮는 층간 절연막의 표면을 나타낸다. 즉, 반도체 칩(100)의 주표면과 실리콘 기판의 표면 사이에는, 복수의 층간 절연막 및 이들 층간 절연막 사이에 마련된 배선층이 존재한다. 이들 층간 절연막 및 배선층의 도시는 생략하였다.
재배선 구조체(300)는, 반도체 칩(100)의 주표면을 덮는 제1 절연막(310), 제1 절연막(310)의 표면에 형성된 재배선층(320), 재배선층(320)을 덮는 제2 절연막(330), 및 제2 절연막(330)의 표면에 형성된 외부 단자(340)를 구비한다. 제1 절연막(310)에는 패드 전극(120)을 노출시키는 복수의 관통공(310a)이 마련되어 있으며, 이들 관통공(310a)을 통해 패드 전극(120)과 재배선층(320)이 전기적으로 접속된다. 마찬가지로, 제2 절연막(330)에는 재배선층(320)을 노출시키는 복수의 관통공(330a)이 마련되어 있으며, 이들 관통공(330a)을 통해 재배선층(320)과 외부 단자(340)가 전기적으로 접속된다. 재배선층(320)은, 패드 전극(120)의 전극 피치를 외부 단자(340)의 전극 피치로 변환하는 역할을 한다.
도 2는, 반도체 칩(100)에 마련된 패드 전극(120)의 레이아웃을 설명하기 위한 개략 평면도이다.
도 2에 도시된 바와 같이, 복수의 패드 전극(120)에는, 제1 패드 전극(120a)과 제2 패드 전극(120b)이 포함된다. 제1 패드 전극(120a)은, 반도체 칩(100)의 Y 방향에서의 대략 중앙부에서 X 방향으로 2열로 배열되어 있다. 보다 구체적으로 설명하면, 반도체 칩(100)의 주표면은, X 방향으로 평행하게 연장되는 제1 및 제2 변(L1, L2)과, Y 방향으로 평행하게 연장되는 제3 및 제4 변(L3, L4)을 가지며, 제1 패드 전극(120a)은 제3 변(L3)의 Y 방향에서의 대략 중앙부와, 제4 변(L4)의 Y방향에서의 대략 중앙부 사이에서, X 방향으로 2열로 배열되어 있다. 제1 패드 전극(120a)은, 신호의 입출력이나 외부 전원 전위의 공급에 이용된다.
한편, 제2 패드 전극(120b)은, 반도체 칩(100)의 주표면의 임의의 위치에 배치되어 있다. 제2 패드 전극(120b)은 주로 외부 전원 전위의 공급에 이용되지만, 후술되는 바와 같이, 내부 전원 전위를 바이패스하는 목적 등에도 이용된다. 도 2에 도시된 바와 같이, 제1 패드 전극(120a)의 평면 크기는, 제2 패드 전극(120b)의 평면 크기보다 크다.
제1 패드 전극(120a)의 면적이 크게 설계되어 있는 이유는, 하나는 웨이퍼 상태에서의 테스트를 수행하기 위해 테스터의 프로브를 접촉 가능하게 하기 위해서이며, 또한, 다른 조립 기술(예를 들어 와이어 본딩)을 이용하는 경우에, 접속 가능한 면적이 필요하기 때문이다. 이에 비해, 제2 패드 전극(120b)은, 웨이퍼 상태에서의 테스트에서 프로브를 접촉시킬 필요가 없으므로, 그 면적이 작게 설계되어 있다. 또한, 도 2에 도시된 바와 같이, 제2 패드 전극(120b)은 패드 영역이 아닌 반도체 칩(100)의 임의의 영역에 배치되어 있으며, 해당 배선층에 넓은 면적의 패드를 확보하기 어렵다는 이유도 있다.
도 3은, 재배선 구조체(300)에 포함되는 재배선층(320)의 일부의 레이아웃을 설명하기 위한 개략 평면도이다. 또한, 도 4는, 도 3에 나타낸 A-A'선을 따른 개략 단면도이다.
도 3에는, 다수의 재배선층(320) 중, 6종류의 재배선층(321~326)만 도시되어 있다. 도 3에서 파선으로 나타나 있는 것은, 제1 및 제2 패드 전극(120a, 120b)이다. 또한, 도 3에서 최상층에 위치하는 제2 절연막(330)이나 외부 단자(340)는 생략되어 있다.
우선, 재배선층(321)은, 2개의 제1 패드 전극(120a)과 6개의 제2 패드 전극(120b)에 공통 접속되어 있고, 단자 영역(321a)에서 외부 단자(340)와 접속된다. 단자 영역(321a)은, 대응하는 이들 패드 전극(120)과는 다른 평면 위치에 마련되어 있다. 따라서, 이들 패드 전극(120a, 120b)과 외부 단자(340)는 서로 다른 평면 위치에 형성되게 된다. 이와 같은 재배선층(321)은, 반도체 칩(100)에 예를 들어 접지 전위(VSS)를 공급하기 위해 이용된다. 따라서, 외부 단자(340) 및 단자 영역(321a)을 통해 접지 전위(VSS)가 공급되면, 이들 2개의 제1 패드 전극(120a) 및 6개의 제2 패드 전극(120b)에는, 접지 전위(VSS)가 공통으로 주어지게 된다. 그리고, 제2 패드 전극(120b)은 패드 영역이 아닌 반도체 칩(100)의 주표면의 임의의 영역에 형성되어 있으므로, 이들 임의의 영역으로부터 접지 전위(VSS)를 직접 공급할 수 있고, 반도체 칩(100) 내에서의 접지 전위(VSS)의 면 내 불균일을 저감하는 것이 가능해진다. 또한, 웨이퍼 상태에서 수행하는 테스트 동작 시에는, 제1 패드 전극(120a)에 프로브의 선단을 접촉시킴으로써, 반도체 칩(100)에 접지 전위(VSS)를 공급할 수 있다.
마찬가지로, 재배선층(322)은, 2개의 제1 패드 전극(120a)과 4개의 제2 패드 전극(120b)에 공통 접속되어 있고, 단자 영역(322a)에서 외부 단자(340)와 접속된다. 단자 영역(322a)은, 대응하는 이들 패드 전극(120a, 120b)과는 다른 평면 위치에 마련되어 있다. 따라서, 이들 패드 전극(120a, 120b)과 외부 단자(340)는 서로 다른 평면 위치에 형성되게 된다. 이와 같은 재배선층(322)은, 반도체 칩(100)에 예를 들어 전원 전위(VDD)를 공급하기 위해 이용된다. 따라서, 외부 단자(340) 및 단자 영역(322a)을 통해 전원 전위(VDD)가 공급되면, 이들 2개의 제1 패드 전극(120a) 및 4개의 제2 패드 전극(120b)에는, 전원 전위(VDD)가 공통으로 주어지게 된다. 그리고, 제2 패드 전극(120b)은 패드 영역이 아닌 반도체 칩(100)의 주표면의 임의의 영역에 형성되어 있으므로, 이들 임의의 영역으로부터 전원 전위(VDD)를 직접 공급할 수 있고, 반도체 칩(100) 내에서의 전원 전위(VDD)의 면 내 불균일을 저감하는 것이 가능해진다. 또한, 웨이퍼 상태에서 수행하는 테스트 동작 시에는, 제1 패드 전극(120a)에 프로브의 선단을 접촉시킴으로써, 반도체 칩(100)에 전원 전위(VDD)를 공급할 수 있다.
한편, 재배선층(323)은, 1개의 제1 패드 전극(120a)에 접속되어 있고, 단자 영역(323a)에서 외부 단자(340)와 접속된다. 단자 영역(323a)은, 대응하는 패드 전극(120)과는 다른 평면 위치에 마련되어 있다. 따라서, 해당 패드 전극(120a) 및 외부 단자(340)는 서로 다른 평면 위치에 형성되게 된다. 이와 같은 재배선층(323)은, 신호의 입출력을 수행하기 위해 이용된다. 반도체 칩(100)으로의 신호 입력이나, 반도체 칩(100)으로부터의 신호 출력에는, 복수의 패드 전극(120)을 이용할 필요가 없으므로, 신호의 입출력에는 이와 같은 재배선층(323)이 이용된다. 또한, 웨이퍼 상태에서 수행하는 테스트 동작 시에는, 제1 패드 전극(120a)에 프로브의 선단을 접촉시킴으로써, 테스터로부터 출력되는 신호를 반도체 칩(100)에 입력하고, 혹은, 반도체 칩(100)으로부터 출력되는 신호를 테스터에 입력할 수 있다.
또한, 재배선층(324)은, 1개의 제2 패드 전극(120b)에 접속되어 있고, 단자 영역(324a)에서 외부 단자(340)와 접속된다. 단자 영역(324a)은, 대응하는 패드 전극(120b)과는 다른 평면 위치에 마련되어 있다. 따라서, 해당 패드 전극(120b) 및 외부 단자(340)는 서로 다른 평면 위치에 형성되게 된다. 이와 같은 재배선층(324)은, 신호의 입출력을 수행하기 위해 이용할 수 있지만, 제2 패드 전극(120b)은 평면 크기가 작기 때문에, 프로브의 선단을 접촉시킬 수 없다. 따라서, 웨이퍼 상태에서 수행하는 테스트 동작 시에는, 테스터와 접속할 필요가 없는 신호 단자를 재배선층(324)에 접속하면 된다.
마찬가지로, 재배선층(325)은, 2개의 제2 패드 전극(120b)에 공통 접속되어 있고, 단자 영역(325a)에서 외부 단자(340)와 접속된다. 이와 같은 재배선층(325)은, 접지 전위(VSS)나 전원 전위(VDD)의 공급을 수행하기 위해 이용할 수 있지만, 제2 패드 전극(120b)은 평면 크기가 작기 때문에, 프로브의 선단을 접촉시킬 수 없다. 따라서, 웨이퍼 상태에서 수행하는 테스트 동작 시에는, 테스터와 접속할 필요가 없는 전원 단자를 재배선층(325)에 접속하면 된다.
그리고, 재배선층(326)은, 2개의 제2 패드 전극(120b)에 공통 접속되어 있지만, 외부 단자(340)와는 접속되지 않는다. 이와 같은 재배선층(326)은, 반도체 칩(100)의 내부 신호를 바이패스하거나, 반도체 칩(100)의 내부 전원 전위를 바이패스하는 목적으로 형성된다. 재배선층(326)은 외부 단자(340)에 접속되지 않고, 또한 재배선층(326)에 대응하는 제2 패드 전극(120b)은 프로빙이 불가능하지만, 내부 신호나 내부 전원 전위는 반도체 칩(100)의 외부로 출력할 필요가 없으므로 문제가 되지 않는다. 게다가, 재배선층(326)은 재배선 구조체(300) 측에 마련되는 배선이므로, 그 막 두께는 반도체 칩(100)의 내부에 마련되는 배선에 비해 매우 두껍다. 그렇기 때문에, 재배선층(326)은 매우 저저항이며, 이를 이용하여 내부 신호나 내부 전원 전위를 바이패스시킴으로써, 내부 신호의 전송 속도를 고속화하거나, 내부 전원 전위의 전위 저하를 큰 폭으로 저감하는 것이 가능하게 된다.
도 5는, 반도체 칩(100)에 포함되는 내부 회로(130)와 재배선층(321~326)의 접속 관계의 일례를 나타낸 회로도이다.
도 5에 도시된 예에서는, 반도체 칩(100)에 내부 회로(130)가 포함되어 있다. 내부 회로는(130)는, 전원 배선(VL)으로부터 공급되는 전원 전위(VDD)와, 접지 배선(SL)으로부터 공급되는 접지 전위(VSS) 사이의 전압에 의해 동작한다. 도 5에 도시된 바와 같이, 전원 배선(VL)은, 재배선층(322)을 통해 단자 영역(322a)에 접속됨과 동시에, 재배선층(325)을 통해 단자 영역(325a)에 접속된다. 한편, 접지 배선(SL)은 재배선층(321)을 통해 단자 영역(321a)에 접속된다. 내부 회로(130)로의 입력 신호는, 재배선층(323)을 통해 단자 영역(323a)으로부터 공급된다. 또한, 내부 회로(130)로부터의 출력 신호는, 재배선층(326, 324)을 통해 단자 영역(324a)에 공급된다.
이상, 설명한 바와 같이, 본 실시형태에 따른 반도체 장치(10)는, 웨이퍼 상태에서의 동작 테스트에서 프로빙이 필요한 제1 패드 전극(120a)에 대해서는 평면 크기를 크게 설계하고, 프로빙이 필요 없는 제2 패드 전극(120b)에 대해서는 평면 크기를 작게 설계하므로, 패드 전극에 의한 점유 면적을 억제하면서, 프로빙을 용이하게 수행하는 것이 가능하게 된다.
게다가, 제2 패드 전극(120b) 중 전원용 패드 전극에 대해서는, 예를 들어, 재배선층(321)이나 재배선층(322)을 통해 제1 패드 전극(120a)에 접속되어 있으므로, 제2 패드 전극(120b)을 임의의 영역에 배치함으로써, 접지 전위(VSS)나 전원 전위(VDD)의 면 내 불균일을 저감하는 것도 가능하게 된다.
더욱이, 몇 개의 제2 패드 전극(120b)에 대해서는, 재배선층(326)을 통해 단락되어 있으므로. 반도체 장치(10)의 외부로 출력할 필요가 없는 내부 신호의 전송 속도를 고속화하거나, 내부 전원 전위의 전위 저하를 큰 폭으로 저감하는 것도 가능하게 된다.
도 6은, 본 발명의 제2 실시형태에 따른 반도체 장치(20)의 구성을 나타낸 개략 단면도이다.
도 6에 도시된 바와 같이, 본 실시형태에 따른 반도체 장치(20)는, 배선 기판(410)에 탑재된 2개의 반도체 칩(101, 102)을 구비하고 있다. 반도체 칩(101, 102)은, 둘 다 배선 기판(410) 상에 페이스 업 방식으로 탑재되어 있고, 따라서, 반도체 칩(101, 102)의 재배선 구조체(300)는, 배선 기판(410)과는 반대측(상측)을 향해 있다. 본 실시형태에서는, 재배선 구조체(300)에 본딩 패드가 마련되어 있고, 재배선 구조체(300)의 본딩 패드는, 배선 기판(410)에 마련된 기판 전극(420)에 본딩 와이어(BW)를 통해 접속되어 있다. 배선 전극(420)은, 배선 기판(410)을 관통하여 마련된 관통 전극(430)을 통해, 뒷면에 마련된 외부 단자(440)에 접속되어 있다. 배선 기판(410)과 반도체 칩(101) 사이, 그리고 반도체 칩(101)과 반도체 칩(102) 사이에는, 접착층(450)이 마련되어 있다. 더욱이, 배선 기판(410)의 표면에는, 반도체 칩(101, 102)을 밀봉하는 밀봉 수지(460)가 마련되어 있다.
도 7은, 반도체 장치(20)의 상면도이다. 도 7에 있어서, 도면을 알아보기 쉽도록 밀봉 수지(460)는 도시되어 있지 않다.
도 7에 도시된 바와 같이, 본 실시형태에서 이용하는 반도체 칩(101, 102)은, 칩의 대략 중앙부에서 일 방향으로 2열로 배열된 패드 전극(140), 칩의 에지를 따라 일 방향으로 배열된 본딩 패드(150), 및 이들을 서로 접속하는 재배선층(327)을 구비하고 있다. 패드 전극(140)에 대해서는, 재배선층(327)에 접속 가능한 크기이면 되므로 그 크기는 작다. 이에 반해, 본딩 패드(150)에 대해서는, 본딩 와이어(BW)와의 접속을 행할 필요가 있기 때문에, 어느 정도의 크기가 필요하다. 또한, 반도체 칩(101, 102)은, 패드 전극(140)보다 작은 미소 패드(141, 142)도 구비하고 있다. 이들 미소 패드(141, 142)는, 도 1 내지 도 4에 도시된 패드 전극(120b)에 상당한다. 미소 패드(141, 142)는, 주로 패드 전극(140)과 본딩 패드(150) 사이에 배치되어 있고, 모두 재배선층(327)에 접속되어 있다. 이 중, 미소 패드(141)는 패드 전극(140)과 본딩 패드(150)를 접속하는 재배선층(327)에 접속되어 있는 한편, 미소 패드(142)는 패드 전극(140)에 접속되지 않고, 본딩 패드(150)에 접속된 재배선층(327)에 접속되어 있다.
이와 같이, 본 실시형태에 따른 반도체 장치(20)는, 상술한 제1 실시형태에 따른 반도체 장치(10)와는 달리, 칩의 단부에 배열된 본딩 패드(150)보다, 칩의 중앙부에 배열된 패드 전극(140)이 작은 크기를 가지고 있다. 또한, 도 7에서는, 패드 전극(140)이 칩의 대략 중앙부에서 일 방향으로 2열로 배열된, 소위 센터 2열 패드의 칩을 예로 설명하였으나, 패드 전극(140)이 칩의 대략 중앙부에서 일 방향으로 1열로 배열된, 소위 센터 1열 패드의 칩이어도 상관 없다.
도 8은, 본 발명의 제3 실시형태에 따른 반도체 장치(30)의 구성을 나타낸 개략 단면도이다.
도 8에 도시된 바와 같이, 본 실시형태에 따른 반도체 장치(30)는, 반도체 칩(103)과, 반도체 칩(103)이 플립칩 실장된 배선 기판(200)을 구비하고 있다.
배선 기판(200)은 배선 구조체로서 기능하는 회로 기판이며, 예를 들어 0.2 mm 두께의 유리 에폭시로 이루어지는 절연 기재(210), 절연 기재(210)의 일측 표면(210a)에 형성된 접속 전극(220), 및 절연 기재(210)의 타측 표면(210b)에 형성된 랜드 패턴(230)을 구비한다. 접속 전극(220)과 랜드 패턴(230)은, 절연 기재(210)에 마련된 배선 패턴(240)을 통해 서로 접속되어 있다. 배선 패턴(240)은, 절연 기재(210)의 일측 또는 타측 표면에 형성되어도 상관 없고, 절연 기재(210)의 내층에 형성되어도 상관 없다. 절연 기재(210)의 일측 및 타측 표면 중, 접속 전극(220)이나 랜드 패턴(230)이 형성되어 있지 않은 부분은, 솔더 레지스트(250)로 덮여 있다. 접속 전극(220)은, 반도체 칩(100)에 마련된 범프 전극(110)이 접합되는 전극이다. 또한, 랜드 패턴(230)에는, 솔더 볼로 이루어지는 외부 단자(260)가 접속된다. 그리고, 배선 기판(200)과 반도체 칩(100) 사이에는 언더필(270)이 충진되며, 또한 반도체 칩(100)을 덮도록 밀봉 수지(280)가 마련된다.
도 9는, 절연 기재(210)의 타측 표면(210b)에 마련된 외부 단자(260)의 레이아웃의 일례를 나타낸 도면이다. 도 9에 도시된 바와 같이, 절연 기재(210)의 타측 표면(210b)에는, 스루홀 도체(221)와 랜드 패턴(230)(외부 단자(260))를 접속하는 배선 패턴(240)이 마련되어 있다.
도 10은, 반도체 칩(103)에 마련된 범프 전극(110)의 레이아웃을 설명하기 위한 개략 평면도이다.
도 10에 도시된 바와 같이, 범프 전극(110a)은, 반도체 칩(100)의 Y 방향에서의 대략 중앙부에서 X 방향으로 2열로 배열되어 있다. 범프 전극(110a)은, 신호의 입출력이나 외부 전원 전위의 공급에 이용된다.
한편, 범프 전극(110b, 110c)은, 반도체 칩(100)의 외주 영역 근방에 배열되어 있다. 범프 전극(110b)은 외부 전원 전위의 공급에 이용됨과 동시에, 반도체 칩(103)과 배선 기판(200)의 접합 강도를 높이는 역할도 한다. 즉, 실리콘 등으로 이루어지는 반도체 칩(103)과 수지 등으로 이루어지는 배선 기판(200)은 서로 열팽창률이 크게 다르기 때문에, 온도가 변화하면 배선 기판(200)에 휨이 발생하고, 배선 기판(200)으로부터 반도체 칩(103)이 박리되어 버릴 우려가 있다. 이와 같은 현상을 방지하기 위해, 박리가 발생하기 쉬운 반도체 칩(103)의 외주 영역 근방에 범프 전극(110b)을 배치함으로써, 양자 간의 접합 강도를 높이고 있다. 또한, 더미 범프 전극(110c)은, 오로지 접합 강도를 높이는 목적으로 이용되고 있다.
도 11(a)는 범프 전극(110a)의 단면도이며, 도 11(b)는 범프 전극(110a)의 하층을 나타낸 평면도이다.
도 11의 (a), (b)에 도시된 바와 같이, 범프 전극(110a)은 반도체 칩(103)에 마련된 배선층(AL)의 노출 부분에 마련되어 있다. 배선층(AL)은, 노출 부분을 제외하고 패시베이션막(PSV)으로 덮이며, 패시베이션막(PSV)은 또한 폴리이미드 등으로 이루어지는 보호막(PI)으로 덮여 있다. 범프 전극(110a)은, 이러한 배선층(AL)의 노출 부분을 덮도록 마련된 기둥부(112)와, 기둥부(112)의 상단면에 마련된 솔더층(113)을 가진다. 기둥부(112)는 예를 들어 Cu로 이루어진다. 범프 전극(110a)의 지름은 A1이며, 배선층(AL)의 노출 부분의 지름은 A2(<A1)이다.
도 12(a)는 범프 전극(110b)의 단면도이며, 도 12(b)는 범프 전극(110b)의 하층을 나타낸 평면도이다. 도 12의 (a), (b)에 도시된 바와 같이, 범프 전극(110b)에 대해서도 배선층(AL)의 노출 부분을 덮도록 마련되어 있지만, 범프 전극(110b)의 지름은 B1(>A1)이며, 배선층(AL)의 노출 부분의 지름은 B2(<A2)이다. 범프 전극(110b)에 대응하는 배선층(AL)의 노출 부분의 지름(B2)이 작은 것은, 해당 영역이 소위 패드 영역이 아니고, 메모리 셀 어레이 등이 형성되는 영역이므로, 도 11(b)에 도시된 것과 같은 단면적의 배선층을 확보하기가 어렵기 때문이다.
도 13은, 범프 전극(110c)의 단면도이다. 범프 전극(110c)은 더미 범프 전극이므로, 도 13에 도시된 바와 같이, 보호막(PI)의 표면에 직접 형성되어 있다. 따라서, 배선층(AL)에는 접속되지 않는다. 범프 전극(110c)의 지름은, 범프 전극(110a)의 지름(A1)과 동일한 정도로 하면 된다.
도 14는, 범프 전극(110a)의 평면 형상을 나타낸 도면으로, (a)는 전원 공급용 범프 전극(110a)을 나타내고, (b)는 신호 입출력용 범프 전극(110a)을 나타내고 있다. 도 14에 도시된 바와 같이, 전원 공급용 범프 전극(110a)의 평면 형상은 사각형인 것에 비해, 신호 입출력용 범프 전극(110a)의 평면 형상은 팔각형이다. 이는, 전원 공급용의 범프 전극(110a)에 대해서는 평면 크기를 최대화함으로써 임피던스의 저감을 도모하고, 신호 입출력용 범프 전극(110a)에 대해서는 표면적을 저감함으로써 표피 효과에 의한 임피던스의 증대를 방지하기 위한 것이다.
이상, 본 발명의 바람직한 실시형태에 대해 설명하였지만, 본 발명은, 상기의 실시형태에 한정되지 않고, 본 발명의 주지를 벗어나지 않는 범위에서 여러 가지 변경이 가능하며, 그러한 것도 본 발명의 범위 내에 포함됨은 물론이다.
10, 20, 30 반도체 장치
100~103 반도체 칩
110, 110a~110c 범프 전극
112 기둥부
113 솔더층
120, 120a, 120b 패드 전극
130 내부 회로
140 패드 전극
150 본딩 패드
200 배선 기판
210 절연 기재
210a, 210b 절연 기재의 표면
220 접속 전극
221 스루홀 도체
230 랜드 패턴
240 배선 패턴
250 솔더 레지스트
260 외부 단자
270 언더필
280 밀봉 수지
300 재배선 구조체
310, 330 절연막
310, 330a 관통공
320~327 재배선층
321a~326a 단자 영역
340 외부 단자
410 배선 기판
420 기판 전극
430 관통 전극
440 외부 단자
450 접착층
460 밀봉 수지
AL 배선층
BW 본딩 와이어
L1~L4 반도체 칩의 변
PI 보호막
PSV 패시베이션막
SL 접지 배선
VL 전원 배선

Claims (11)

  1. 반도체 칩;
    상기 반도체 칩의 주표면의 중앙 부분에 제1 방향을 따라 마련된 복수의 제1 패드 전극; 및
    상기 반도체 칩의 상기 주표면에서, 상기 제1 패드 전극으로 형성되는 패드 열과 상기 반도체 칩의 일 변 사이에 마련된 제2 패드 전극을 구비하며,
    상기 제1 패드 전극과 상기 제2 패드 전극은 평면 크기가 서로 다른 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 패드 전극은 제1 전원 전압을 공급하고, 상기 제2 패드 전극은 제2 전원 전압을 공급하는 패드인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 패드 전극과 상기 제2 패드 전극은 동일한 전원 전압을 공급하는 패드인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 칩 내에 형성된 내부 회로를 더 구비하며, 상기 제1 패드 전극 및 상기 제2 패드 전극은, 상기 내부 회로에 전원 전압을 공급하는 전원선에, 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 칩의 주표면을 덮는 복수의 절연막,
    상기 복수의 절연막 사이에 마련된 재배선층, 및 상기 복수의 절연막 상에 마련된 복수의 외부 단자를 더 구비하며,
    상기 제1 및 제2 패드 전극은, 상기 재배선층을 통해 상기 복수의 외부 단자 중 임의의 것에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 외부 단자는 제1 및 제2 외부 단자를 포함하며,
    상기 제1 및 제2 패드 전극은, 상기 재배선층을 통해 상기 제1 및 제2 외부 단자에 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 패드 전극과 상기 제1 외부 단자의 평면 위치는 서로 다르며, 상기 제2 패드 전극과 상기 제2 외부 단자의 평면 위치는 서로 다른 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 복수의 외부 단자는 제3 외부 단자를 포함하고,
    상기 제1 및 제2 패드 전극은, 상기 재배선층을 통해 상기 제3 외부 단자에 공통 접속되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 패드 전극과 상기 제3 외부 단자의 평면 위치는 서로 다르고, 상기 제2 패드 전극과 상기 제3 외부 단자의 평면 위치는 서로 다른 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 제2 패드 전극의 평면 크기는, 상기 제1 패드 전극의 평면 크기보다 작고,
    상기 제2 패드 전극은 전원용 패드 전극인 것을 특징으로 하는 반도체 장치.
  11. 제5항에 있어서,
    상기 반도체 칩은, 상기 주표면에 마련된 제3 및 제4 패드 전극을 더 포함하고,
    상기 제3 및 제4 패드 전극은, 상기 재배선층을 통해 서로 단락되는 한편, 상기 복수의 외부 단자 중 어느 것에도 접속되지 않는 것을 특징으로 하는 반도체 장치.
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