JP3872320B2 - 半導体記憶装置およびその貼り合わせ方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるチップ・オン・チップ（ＣＯＣ）構造の半導体装置に用いられる、ＤＲＡＭやフラッシュメモリに代表される半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、主に数Ｍビット以上の大容量メモリを搭載するいわゆるシステムＬＳＩを実現する手段として、混載プロセスによるロジックとメモリの１チップ化、スタック構造によるロジックＬＳＩとメモリＬＳＩの１パッケージ化がある。
【０００３】
混載プロセスによる１チップ化は、同一半導体チップ上のロジックとメモリとを多ビットのバスで接続することが出来るので、高転送レートの実現や低消費電力化には優れ、システムの要望に合わせてメモリ仕様も変更し易いが、プロセスコストが高くなるという問題がある。
【０００４】
また、スタック構造による１パッケージ化は、メモリＬＳＩに汎用メモリが使えるのでコスト面で有利となるが、反面、ロジックＬＳＩとメモリＬＳＩの接続にワイヤーを用いる必要があり、転送レートや低消費電力化の面で劣り、システムに合わせたメモリ仕様の変更が効かない、という問題がある。
【０００５】
上記コスト、転送レートおよび低消費電力化の問題を解決する方法として、ロジックＬＳＩ上にメモリＬＳＩを貼り付けて接合するという、いわゆるチップ・オン・チップ（以下、ＣＯＣと略称する）構造の半導体装置が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＣＯＣ構造の半導体装置でも、メモリＬＳＩをロジックＬＳＩ上に貼り付けて接合した後には、メモリ仕様を変更することができないという問題がある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、ＣＯＣ構造の半導体装置に用いられ、貼り合わせた段階でメモリ仕様の選択および確定が可能で、設計および生産効率を向上させた半導体記憶装置、およびその貼り合わせ方法を提供することにある。
【０００８】
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明に係る半導体記憶装置の第１の貼り合わせ方法は、別の半導体装置の表面に半導体記憶装置を貼り合わせる方法であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して専用の配線層と貼り合わせ用バンプが表面に形成された半導体記憶装置を、その貼り合わせ用バンプと、別の半導体装置に設けた貼り合わせ用バンプとを対応させて、別の半導体装置に貼り合わせて接合し、アドレス端子の一部、バス幅変更端子、およびモード設定端子のそれぞれに対応した専用の配線層と貼り合わせ用バンプに対して、別の半導体装置から供給する電位で極性を固定することを特徴とする。
【００１１】
前記の目的を達成するため、本発明に係る半導体記憶装置の第２の貼り合わせ方法は、別の半導体装置の表面に半導体記憶装置を貼り合わせる方法であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して専用の配線層と貼り合わせ用バンプが表面に形成された半導体記憶装置を、その貼り合わせ用バンプと、別の半導体装置に設けた貼り合わせ用バンプとを対応させて、別の半導体装置に貼り合わせて接合し、インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプをそれぞれ別の半導体装置上で相互に短絡することを特徴とする。
【００１２】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、アドレス端子の一部の電位の極性が、別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、メモリアレイ部にアクセスするメモリ容量が選択されることを特徴とする半導体記憶装置。
【００１３】
前記の目的を達成するため、本発明に係る第２の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプが、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプと接続され、前記バス幅変更端子の電位の極性が、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、前記インターフェース回路のバス仕様として入出力分離仕様が選択され且つバス幅が選択されることを特徴とする半導体記憶装置。
【００１４】
前記の目的を達成するため、本発明に係る第３の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプが、別の半導体装置に設けた専用の配線層と貼り合わせ用バンプと接続され、出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプがそれぞれ別の半導体装置上で相互に短絡され、インターフェース回路のバス仕様として入出力共通仕様が選択されることを特徴とする。
【００１５】
前記の目的を達成するため、本発明に係る第４の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、モード設定端子の電位の極性が、別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、タイミング回路のタイミングモードが設定されることを特徴とする。
【００１６】
上記の構成および方法によれば、半導体記憶装置のメモリ容量の変更、バス仕様の変更、タイミング仕様の変更が、半導体記憶装置を別の半導体装置に貼り合わせた段階で可能になる。これにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高いため、複数のシステムＬＳＩに同一の半導体記憶装置を用いることができるという設計効率の良さ、ひいては、大量生産が汎用メモリ並に可能となる生産効率の良さが実現できる。
【００１７】
また、半導体記憶装置を複数のシリコンチップに分割、とりわけ歩留まりの観点からメモリアレイ部を分割して設計することにより、更に生産効率が良くなる。
【００１８】
また、同一の、アドレス入力回路、インターフェース回路、タイミング回路を使用して、それぞれ、異なるメモリアレイ容量、異なるバス仕様およびバス幅、メモリアレイ部の異なるタイミング仕様を必要とする更に別の半導体装置とも貼り合わせて使用可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００２０】
図１は、本発明の一実施形態に係る半導体記憶装置を別の半導体装置に貼り合わせる状態を示す模式図である。図１において、１０１は単一のシリコンチップで構成される半導体記憶装置、１０２はロジックＬＳＩ等の別の半導体装置、１０３は、半導体記憶装置１０１の機能素子、専用の配線層、および貼り合わせ用のバンプが形成されている面、１０４は、別の半導体装置１０２の機能素子、専用の配線層、および貼り合わせ用のバンプが形成されている面、１０５は貼り合わせ領域、１０６、１０７は貼り合わせ用のバンプである。単一のシリコンチップで構成される半導体記憶装置１０１は、別の半導体装置１０２の貼り合わせ領域１０５に、貼り合わせ用のバンプ１０６と１０７を重ね合わせて接合される。
【００２１】
なお、半導体記憶装置１０１は単一のシリコンチップである必要は無く、複数のシリコンチップで構成することも可能である。図２に、半導体記憶装置１０１を２分割した例を示す。図２において、１０８、１０９はそれぞれ機能別に分割されたシリコンチップ、１１０、１１１は分割された信号線に対応した専用の配線層と貼り合わせ用のバンプである。
【００２２】
以降、断りが無い限り、本実施形態の説明では、図１の単一のシリコンチップで構成された半導体記憶装置１０１を用いるが、内容は図２の複数のシリコンチップ構成でも同様であり、複数のシリコンチップ１０８と１０９の接続は、別の半導体装置１０２を介して、専用の配線層と貼り合わせ用のバンプ１１０、１１１を接続することで行うものとする。
【００２３】
図３は、アドレス回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態を示す模式図である。なお、図３は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、メモリ容量の変更を可能にする構成を示している。
【００２４】
図３において、２０１は、半導体記憶装置１０１のアドレス入力回路のアドレス端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域、２０２は領域２０１に対する別の半導体装置１０２の貼り合わせ領域、２０３はアドレス入力回路のアドレス端子に対応した専用の配線層と貼り合わせ用のバンプである。
【００２５】
また、２０４は別の半導体装置１０２のアドレス信号線に対応した専用の配線層と貼り合わせ用のバンプ、２０５は接地信号線、２０６は別の半導体装置１０２のアドレス信号線であり、２０７はバンプ同士の接続状態を示している。
【００２６】
図３（ａ）は、一部のアドレス信号に対して、別の半導体装置１０２のバンプ２０４の一部を接地信号線２０５に接続することで、メモリアレイ部の不要な容量部分を使用しない状態に固定した場合を示している。また、図３（ｂ）は、別の半導体装置１０２のバンプ２０４を全て使用することで、メモリアレイ部の全容量を使用する状態とした場合を示している。
【００２７】
図４は、インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態を示す模式図である。なお、図４は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、バス仕様をバス幅が６４ビットと１２８ビットで変更可能な入出力分離仕様にする構成を示している。
【００２８】
図４において、３０１は、半導体記憶装置１０１のインターフェース回路の入力端子、出力端子、バス幅変更端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域、３０２は領域３０１と別の半導体装置１０２との貼り合わせ領域、３０３はインターフェース回路の入力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０４はインターフェース回路の出力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０５はインターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプである。
【００２９】
また、３０６は別の半導体装置１０２のデータ出力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０７は別の半導体装置１０２のデータ入力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０８は別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ、３０９は電源信号線、３１０は接地信号線、３１１は別の半導体装置１０２のデータ出力線、３１１は別の半導体装置１０２のデータ入力線、３１３はバンプ同士の接続状態を示している。
【００３０】
なお、図４では、例として、バス幅変更端子（３０５）の２ビットが論理（Ｌ，Ｌ）状態と論理（Ｌ，Ｈ）状態で、それぞれ、入力端子（３０３）と出力端子（３０４）が６４ビットと１２８ビットの入出力分離仕様に構成され、それぞれ専用の配線層と貼り合わせ用のバンプで形成されることとする。
【００３１】
図４（ａ）は、別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ３０８を共に接地信号線３１０に接続して、論理（Ｌ，Ｌ）状態に固定することにより、半導体記憶装置１０１におけるインターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプも論理（Ｌ，Ｌ）状態に固定され、入力端子（３０３）と出力端子（３０４）が各々６４ビットの入出力分離仕様になる状態を示している。
【００３２】
図４（ｂ）は、別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ３０８の１つを電源信号線３０９に、もう１つを接地信号線３１０に接続して、論理（Ｌ，Ｈ）状態に固定することにより、半導体記憶装置１０１におけるインターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプも論理（Ｌ，Ｈ）状態に固定され、入力端子（３０３）と出力端子（３０４）が各々１２８ビットの入出力分離仕様になる状態を示している。
【００３３】
図５は、インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２とを貼り合わせた状態を示す模式図である。なお、図５は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、バス仕様を６４ビットの入出力共通仕様にする構成を示している。図５において、図４と同じ要素については同一の符号を付して説明を省略する。
【００３４】
４０１は、別の半導体装置１０２において、データ出力端子に対応した専用の配線層と貼り合わせ用のバンプ３０６とデータ入力端子に対応した専用の配線層と貼り合わせ用のバンプ３０６とを短絡して、バス仕様を６４ビットの入出力共通仕様にするための短絡配線、４０２は別の半導体装置１０２のデータ入出力線である。
【００３５】
図６は、タイミング回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２とを貼り合わせた状態を示す模式図である。なお、図６は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、半導体記憶装置１０１に対してタイミングモードを設定する構成を示している。
【００３６】
図６において、５０１は、半導体記憶装置１０１のタイミングのモード設定端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域、５０２は領域５０１と別の半導体装置１０２との貼り合わせ領域、５０３はタイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ、５０４は別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ、５０５は電源信号線、５０６は接地信号線であり、５０７はバンプ同士の接続状態を示している。
【００３７】
ここでは、例として、タイミング回路のモード設定端子（５０３）を論理（Ｌ）状態または論理（Ｈ）状態にすることで、２通りのタイミング仕様が実現できることとする。
【００３８】
図６（ａ）では、別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ５０４を接地信号線５０６に接続して、論理（Ｌ）状態に固定することにより、タイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ５０３も論理（Ｌ）状態に固定され、１つのタイミングモードが確定する。
【００３９】
図６（ｂ）では、別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ５０４を電源信号線５０５に接続して、論理（Ｈ）状態に固定することにより、タイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ５０３も論理（Ｈ）状態に固定され、別のタイミングモードが確定する。
【００４０】
以上のように、本実施形態によれば、半導体記憶装置１０１のメモリ容量の変更、バス仕様の変更、タイミング仕様の変更が、半導体記憶装置１０１を別の半導体装置１０２に貼り合わせた段階で可能になる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、ＣＯＣ構造の半導体装置において、半導体記憶装置を別の半導体装置に貼り合わせた段階で、半導体記憶装置の仕様を選択および確定できることにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高いため、複数のシステムＬＳＩに同一の半導体記憶装置を用いることができるという設計効率の良さ、ひいては、大量生産が汎用メモリ並に可能となる生産効率の良さが実現できる。
【００４２】
また、半導体記憶装置を複数のシリコンチップに分割、とりわけ歩留まりの観点からメモリアレイ部を分割して設計することにより、更に生産効率が良くなる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体記憶装置を別の半導体装置に貼り合わせる状態を示す模式図
【図２】 本発明の一実施形態に係る半導体記憶装置を２つのシリコンチップに分割した場合の構成を示す模式図
【図３】 アドレス回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２とを貼り合わせた状態で、メモリ容量の一部を使用しない状態（ａ）およびメモリ容量の全てを使用する状態（ｂ）にする場合の構成を示す模式図
【図４】 インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態で、バス仕様をバス幅が６４ビット（ａ）と１２８ビット（ｂ）で変更可能な入出力分離仕様にする場合の構成を示す模式図
【図５】 インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態で、バス仕様を６４ビットの入出力共通仕様にする場合の構成を示す模式図
【図６】 タイミング回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態で、半導体記憶装置１０１に対して１つのタイミングモード（ａ）および別のタイミングモード（ｂ）を設定する構成を示す模式図
【符号の説明】
１０１ 半導体記憶装置
１０２ 別の半導体装置
１０３ 半導体記憶装置１０１の機能素子および専用の配線層と貼り合わせ用のバンプが形成されている面
１０４ 別の半導体装置１０２の機能素子および専用の配線層と貼り合わせ用のバンプが形成された面
１０５ 別の半導体装置１０２の貼り合わせ領域
１０６ 半導体記憶装置１０１の貼り合わせ用のバンプ
１０７ 別の半導体装置１０２の貼り合わせ用のバンプ
１０８、１０９ 機能別に分割されたシリコンチップ
１１０、１１１ 分割された信号線に対応した専用の配線層と貼り合わせ用のバンプ
２０１ 半導体記憶装置１０１のアドレス入力回路のアドレス端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域
２０２ 領域２０１と別の半導体装置１０２との貼り合わせ領域
２０３ アドレス入力回路のアドレス端子に対応した専用の配線層と貼り合わせ用のバンプ
２０４ 別の半導体装置１０２のアドレス信号に対応した専用の配線層と貼り合わせ用のバンプ
２０５ 接地信号線
２０６ 別の半導体装置１０２のアドレス信号線
２０７ バンプ同士の接続状態
３０１ 半導体記憶装置１０１のインターフェース回路の入力端子、出力端子、バス幅変更端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域
３０２ 領域３０１と別の半導体装置１０２との貼り合わせ領域
３０３ インターフェース回路の入力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０４ インターフェース回路の出力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０５ インターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプ
３０６ 別の半導体装置１０２のデータ出力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０７ 別の半導体装置１０２のデータ入力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０８ 別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ
３０９ 電源信号線
３１０ 接地信号線
３１１ 別の半導体装置１０２のデータ出力線
３１２ 別の半導体装置１０２のデータ入力線
３１３ バンプ同士の接続状態
４０１ 短絡配線
４０２ 別の半導体装置のデータ入出力線
５０１ 半導体記憶装置１０１のタイミングのモード設定端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域
５０２ 領域５０１と別の半導体装置１０２との貼り合わせ領域
５０３ タイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ
５０４ 別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ
５０５ 電源信号線
５０６ 接地信号線
５０７ バンプ同士の接続状態
【発明の属する技術分野】
本発明は、いわゆるチップ・オン・チップ（ＣＯＣ）構造の半導体装置に用いられる、ＤＲＡＭやフラッシュメモリに代表される半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、主に数Ｍビット以上の大容量メモリを搭載するいわゆるシステムＬＳＩを実現する手段として、混載プロセスによるロジックとメモリの１チップ化、スタック構造によるロジックＬＳＩとメモリＬＳＩの１パッケージ化がある。
【０００３】
混載プロセスによる１チップ化は、同一半導体チップ上のロジックとメモリとを多ビットのバスで接続することが出来るので、高転送レートの実現や低消費電力化には優れ、システムの要望に合わせてメモリ仕様も変更し易いが、プロセスコストが高くなるという問題がある。
【０００４】
また、スタック構造による１パッケージ化は、メモリＬＳＩに汎用メモリが使えるのでコスト面で有利となるが、反面、ロジックＬＳＩとメモリＬＳＩの接続にワイヤーを用いる必要があり、転送レートや低消費電力化の面で劣り、システムに合わせたメモリ仕様の変更が効かない、という問題がある。
【０００５】
上記コスト、転送レートおよび低消費電力化の問題を解決する方法として、ロジックＬＳＩ上にメモリＬＳＩを貼り付けて接合するという、いわゆるチップ・オン・チップ（以下、ＣＯＣと略称する）構造の半導体装置が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＣＯＣ構造の半導体装置でも、メモリＬＳＩをロジックＬＳＩ上に貼り付けて接合した後には、メモリ仕様を変更することができないという問題がある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、ＣＯＣ構造の半導体装置に用いられ、貼り合わせた段階でメモリ仕様の選択および確定が可能で、設計および生産効率を向上させた半導体記憶装置、およびその貼り合わせ方法を提供することにある。
【０００８】
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明に係る半導体記憶装置の第１の貼り合わせ方法は、別の半導体装置の表面に半導体記憶装置を貼り合わせる方法であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して専用の配線層と貼り合わせ用バンプが表面に形成された半導体記憶装置を、その貼り合わせ用バンプと、別の半導体装置に設けた貼り合わせ用バンプとを対応させて、別の半導体装置に貼り合わせて接合し、アドレス端子の一部、バス幅変更端子、およびモード設定端子のそれぞれに対応した専用の配線層と貼り合わせ用バンプに対して、別の半導体装置から供給する電位で極性を固定することを特徴とする。
【００１１】
前記の目的を達成するため、本発明に係る半導体記憶装置の第２の貼り合わせ方法は、別の半導体装置の表面に半導体記憶装置を貼り合わせる方法であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して専用の配線層と貼り合わせ用バンプが表面に形成された半導体記憶装置を、その貼り合わせ用バンプと、別の半導体装置に設けた貼り合わせ用バンプとを対応させて、別の半導体装置に貼り合わせて接合し、インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプをそれぞれ別の半導体装置上で相互に短絡することを特徴とする。
【００１２】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、アドレス端子の一部の電位の極性が、別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、メモリアレイ部にアクセスするメモリ容量が選択されることを特徴とする半導体記憶装置。
【００１３】
前記の目的を達成するため、本発明に係る第２の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプが、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプと接続され、前記バス幅変更端子の電位の極性が、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、前記インターフェース回路のバス仕様として入出力分離仕様が選択され且つバス幅が選択されることを特徴とする半導体記憶装置。
【００１４】
前記の目的を達成するため、本発明に係る第３の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプが、別の半導体装置に設けた専用の配線層と貼り合わせ用バンプと接続され、出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプがそれぞれ別の半導体装置上で相互に短絡され、インターフェース回路のバス仕様として入出力共通仕様が選択されることを特徴とする。
【００１５】
前記の目的を達成するため、本発明に係る第４の半導体記憶装置は、別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、少なくともデータを記憶保持するメモリアレイ部と、メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスしたメモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、アドレス入力回路のアドレス端子、インターフェース回路の出力端子、入力端子、バス幅変更端子、およびタイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、モード設定端子の電位の極性が、別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、タイミング回路のタイミングモードが設定されることを特徴とする。
【００１６】
上記の構成および方法によれば、半導体記憶装置のメモリ容量の変更、バス仕様の変更、タイミング仕様の変更が、半導体記憶装置を別の半導体装置に貼り合わせた段階で可能になる。これにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高いため、複数のシステムＬＳＩに同一の半導体記憶装置を用いることができるという設計効率の良さ、ひいては、大量生産が汎用メモリ並に可能となる生産効率の良さが実現できる。
【００１７】
また、半導体記憶装置を複数のシリコンチップに分割、とりわけ歩留まりの観点からメモリアレイ部を分割して設計することにより、更に生産効率が良くなる。
【００１８】
また、同一の、アドレス入力回路、インターフェース回路、タイミング回路を使用して、それぞれ、異なるメモリアレイ容量、異なるバス仕様およびバス幅、メモリアレイ部の異なるタイミング仕様を必要とする更に別の半導体装置とも貼り合わせて使用可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００２０】
図１は、本発明の一実施形態に係る半導体記憶装置を別の半導体装置に貼り合わせる状態を示す模式図である。図１において、１０１は単一のシリコンチップで構成される半導体記憶装置、１０２はロジックＬＳＩ等の別の半導体装置、１０３は、半導体記憶装置１０１の機能素子、専用の配線層、および貼り合わせ用のバンプが形成されている面、１０４は、別の半導体装置１０２の機能素子、専用の配線層、および貼り合わせ用のバンプが形成されている面、１０５は貼り合わせ領域、１０６、１０７は貼り合わせ用のバンプである。単一のシリコンチップで構成される半導体記憶装置１０１は、別の半導体装置１０２の貼り合わせ領域１０５に、貼り合わせ用のバンプ１０６と１０７を重ね合わせて接合される。
【００２１】
なお、半導体記憶装置１０１は単一のシリコンチップである必要は無く、複数のシリコンチップで構成することも可能である。図２に、半導体記憶装置１０１を２分割した例を示す。図２において、１０８、１０９はそれぞれ機能別に分割されたシリコンチップ、１１０、１１１は分割された信号線に対応した専用の配線層と貼り合わせ用のバンプである。
【００２２】
以降、断りが無い限り、本実施形態の説明では、図１の単一のシリコンチップで構成された半導体記憶装置１０１を用いるが、内容は図２の複数のシリコンチップ構成でも同様であり、複数のシリコンチップ１０８と１０９の接続は、別の半導体装置１０２を介して、専用の配線層と貼り合わせ用のバンプ１１０、１１１を接続することで行うものとする。
【００２３】
図３は、アドレス回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態を示す模式図である。なお、図３は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、メモリ容量の変更を可能にする構成を示している。
【００２４】
図３において、２０１は、半導体記憶装置１０１のアドレス入力回路のアドレス端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域、２０２は領域２０１に対する別の半導体装置１０２の貼り合わせ領域、２０３はアドレス入力回路のアドレス端子に対応した専用の配線層と貼り合わせ用のバンプである。
【００２５】
また、２０４は別の半導体装置１０２のアドレス信号線に対応した専用の配線層と貼り合わせ用のバンプ、２０５は接地信号線、２０６は別の半導体装置１０２のアドレス信号線であり、２０７はバンプ同士の接続状態を示している。
【００２６】
図３（ａ）は、一部のアドレス信号に対して、別の半導体装置１０２のバンプ２０４の一部を接地信号線２０５に接続することで、メモリアレイ部の不要な容量部分を使用しない状態に固定した場合を示している。また、図３（ｂ）は、別の半導体装置１０２のバンプ２０４を全て使用することで、メモリアレイ部の全容量を使用する状態とした場合を示している。
【００２７】
図４は、インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態を示す模式図である。なお、図４は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、バス仕様をバス幅が６４ビットと１２８ビットで変更可能な入出力分離仕様にする構成を示している。
【００２８】
図４において、３０１は、半導体記憶装置１０１のインターフェース回路の入力端子、出力端子、バス幅変更端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域、３０２は領域３０１と別の半導体装置１０２との貼り合わせ領域、３０３はインターフェース回路の入力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０４はインターフェース回路の出力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０５はインターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプである。
【００２９】
また、３０６は別の半導体装置１０２のデータ出力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０７は別の半導体装置１０２のデータ入力端子に対応した専用の配線層と貼り合わせ用のバンプ、３０８は別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ、３０９は電源信号線、３１０は接地信号線、３１１は別の半導体装置１０２のデータ出力線、３１１は別の半導体装置１０２のデータ入力線、３１３はバンプ同士の接続状態を示している。
【００３０】
なお、図４では、例として、バス幅変更端子（３０５）の２ビットが論理（Ｌ，Ｌ）状態と論理（Ｌ，Ｈ）状態で、それぞれ、入力端子（３０３）と出力端子（３０４）が６４ビットと１２８ビットの入出力分離仕様に構成され、それぞれ専用の配線層と貼り合わせ用のバンプで形成されることとする。
【００３１】
図４（ａ）は、別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ３０８を共に接地信号線３１０に接続して、論理（Ｌ，Ｌ）状態に固定することにより、半導体記憶装置１０１におけるインターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプも論理（Ｌ，Ｌ）状態に固定され、入力端子（３０３）と出力端子（３０４）が各々６４ビットの入出力分離仕様になる状態を示している。
【００３２】
図４（ｂ）は、別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ３０８の１つを電源信号線３０９に、もう１つを接地信号線３１０に接続して、論理（Ｌ，Ｈ）状態に固定することにより、半導体記憶装置１０１におけるインターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプも論理（Ｌ，Ｈ）状態に固定され、入力端子（３０３）と出力端子（３０４）が各々１２８ビットの入出力分離仕様になる状態を示している。
【００３３】
図５は、インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２とを貼り合わせた状態を示す模式図である。なお、図５は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、バス仕様を６４ビットの入出力共通仕様にする構成を示している。図５において、図４と同じ要素については同一の符号を付して説明を省略する。
【００３４】
４０１は、別の半導体装置１０２において、データ出力端子に対応した専用の配線層と貼り合わせ用のバンプ３０６とデータ入力端子に対応した専用の配線層と貼り合わせ用のバンプ３０６とを短絡して、バス仕様を６４ビットの入出力共通仕様にするための短絡配線、４０２は別の半導体装置１０２のデータ入出力線である。
【００３５】
図６は、タイミング回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２とを貼り合わせた状態を示す模式図である。なお、図６は、半導体記憶装置１０１と別の半導体装置１０２を貼り合わせた段階で、半導体記憶装置１０１に対してタイミングモードを設定する構成を示している。
【００３６】
図６において、５０１は、半導体記憶装置１０１のタイミングのモード設定端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域、５０２は領域５０１と別の半導体装置１０２との貼り合わせ領域、５０３はタイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ、５０４は別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ、５０５は電源信号線、５０６は接地信号線であり、５０７はバンプ同士の接続状態を示している。
【００３７】
ここでは、例として、タイミング回路のモード設定端子（５０３）を論理（Ｌ）状態または論理（Ｈ）状態にすることで、２通りのタイミング仕様が実現できることとする。
【００３８】
図６（ａ）では、別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ５０４を接地信号線５０６に接続して、論理（Ｌ）状態に固定することにより、タイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ５０３も論理（Ｌ）状態に固定され、１つのタイミングモードが確定する。
【００３９】
図６（ｂ）では、別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ５０４を電源信号線５０５に接続して、論理（Ｈ）状態に固定することにより、タイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ５０３も論理（Ｈ）状態に固定され、別のタイミングモードが確定する。
【００４０】
以上のように、本実施形態によれば、半導体記憶装置１０１のメモリ容量の変更、バス仕様の変更、タイミング仕様の変更が、半導体記憶装置１０１を別の半導体装置１０２に貼り合わせた段階で可能になる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、ＣＯＣ構造の半導体装置において、半導体記憶装置を別の半導体装置に貼り合わせた段階で、半導体記憶装置の仕様を選択および確定できることにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高いため、複数のシステムＬＳＩに同一の半導体記憶装置を用いることができるという設計効率の良さ、ひいては、大量生産が汎用メモリ並に可能となる生産効率の良さが実現できる。
【００４２】
また、半導体記憶装置を複数のシリコンチップに分割、とりわけ歩留まりの観点からメモリアレイ部を分割して設計することにより、更に生産効率が良くなる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体記憶装置を別の半導体装置に貼り合わせる状態を示す模式図
【図２】 本発明の一実施形態に係る半導体記憶装置を２つのシリコンチップに分割した場合の構成を示す模式図
【図３】 アドレス回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２とを貼り合わせた状態で、メモリ容量の一部を使用しない状態（ａ）およびメモリ容量の全てを使用する状態（ｂ）にする場合の構成を示す模式図
【図４】 インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態で、バス仕様をバス幅が６４ビット（ａ）と１２８ビット（ｂ）で変更可能な入出力分離仕様にする場合の構成を示す模式図
【図５】 インターフェース回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態で、バス仕様を６４ビットの入出力共通仕様にする場合の構成を示す模式図
【図６】 タイミング回路の部分について、図１の半導体記憶装置１０１と別の半導体装置１０２との貼り合わせた状態で、半導体記憶装置１０１に対して１つのタイミングモード（ａ）および別のタイミングモード（ｂ）を設定する構成を示す模式図
【符号の説明】
１０１ 半導体記憶装置
１０２ 別の半導体装置
１０３ 半導体記憶装置１０１の機能素子および専用の配線層と貼り合わせ用のバンプが形成されている面
１０４ 別の半導体装置１０２の機能素子および専用の配線層と貼り合わせ用のバンプが形成された面
１０５ 別の半導体装置１０２の貼り合わせ領域
１０６ 半導体記憶装置１０１の貼り合わせ用のバンプ
１０７ 別の半導体装置１０２の貼り合わせ用のバンプ
１０８、１０９ 機能別に分割されたシリコンチップ
１１０、１１１ 分割された信号線に対応した専用の配線層と貼り合わせ用のバンプ
２０１ 半導体記憶装置１０１のアドレス入力回路のアドレス端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域
２０２ 領域２０１と別の半導体装置１０２との貼り合わせ領域
２０３ アドレス入力回路のアドレス端子に対応した専用の配線層と貼り合わせ用のバンプ
２０４ 別の半導体装置１０２のアドレス信号に対応した専用の配線層と貼り合わせ用のバンプ
２０５ 接地信号線
２０６ 別の半導体装置１０２のアドレス信号線
２０７ バンプ同士の接続状態
３０１ 半導体記憶装置１０１のインターフェース回路の入力端子、出力端子、バス幅変更端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域
３０２ 領域３０１と別の半導体装置１０２との貼り合わせ領域
３０３ インターフェース回路の入力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０４ インターフェース回路の出力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０５ インターフェース回路のバス幅変更端子に対応した専用の配線層と貼り合わせ用のバンプ
３０６ 別の半導体装置１０２のデータ出力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０７ 別の半導体装置１０２のデータ入力端子に対応した専用の配線層と貼り合わせ用のバンプ
３０８ 別の半導体装置１０２でインターフェース回路のバス幅を変更するための状態を固定する専用の配線層と貼り合わせ用のバンプ
３０９ 電源信号線
３１０ 接地信号線
３１１ 別の半導体装置１０２のデータ出力線
３１２ 別の半導体装置１０２のデータ入力線
３１３ バンプ同士の接続状態
４０１ 短絡配線
４０２ 別の半導体装置のデータ入出力線
５０１ 半導体記憶装置１０１のタイミングのモード設定端子に対応して専用の配線層と貼り合わせ用のバンプが形成された領域
５０２ 領域５０１と別の半導体装置１０２との貼り合わせ領域
５０３ タイミング回路のモード設定端子に対応した専用の配線層と貼り合わせ用のバンプ
５０４ 別の半導体装置１０２で半導体記憶装置１０１に対するタイミングモードを固定する専用の配線層と貼り合わせ用のバンプ
５０５ 電源信号線
５０６ 接地信号線
５０７ バンプ同士の接続状態
Claims (6)
- 別の半導体装置の表面に半導体記憶装置を貼り合わせる方法であって、
少なくともデータを記憶保持するメモリアレイ部と、前記メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスした前記メモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および前記出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、前記メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、前記アドレス入力回路のアドレス端子、前記インターフェース回路の出力端子、入力端子、バス幅変更端子、および前記タイミング回路のモード設定端子のそれぞれに対応して専用の配線層と貼り合わせ用バンプが表面に形成された前記半導体記憶装置を、前記貼り合わせ用バンプと、前記別の半導体装置に設けた貼り合わせ用バンプとを対応させて、前記別の半導体装置に貼り合わせて接合し、前記アドレス端子の一部、前記バス幅変更端子、および前記モード設定端子のそれぞれに対応した専用の配線層と貼り合わせ用バンプに対して、前記別の半導体装置から供給する電位で極性を固定することを特徴とする半導体装置の貼り合わせ方法。 - 別の半導体装置の表面に半導体記憶装置を貼り合わせる方法であって、
少なくともデータを記憶保持するメモリアレイ部と、前記メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスした前記メモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および前記出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、前記メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、前記アドレス入力回路のアドレス端子、前記インターフェース回路の出力端子、入力端子、バス幅変更端子、および前記タイミング回路のモード設定端子のそれぞれに対応して専用の配線層と貼り合わせ用バンプが表面に形成された前記半導体記憶装置を、前記貼り合わせ用バンプと、前記別の半導体装置に設けた貼り合わせ用バンプとを対応させて、前記別の半導体装置に貼り合わせて接合し、前記インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプをそれぞれ前記別の半導体装置上で相互に短絡することを特徴とする半導体装置の貼り合わせ方法。 - 別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、
少なくともデータを記憶保持するメモリアレイ部と、前記メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスした前記メモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および前記出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、前記メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、
前記アドレス入力回路のアドレス端子、前記インターフェース回路の出力端子、入力端子、バス幅変更端子、および前記タイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、
前記アドレス端子の一部の電位の極性が、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、前記メモリアレイ部にアクセスするメモリ容量が選択されることを特徴とする半導体記憶装置。 - 別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、
少なくともデータを記憶保持するメモリアレイ部と、前記メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスした前記メモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および前記出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、前記メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、
前記アドレス入力回路のアドレス端子、前記インターフェース回路の出力端子、入力端子、バス幅変更端子、および前記タイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、
前記インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプが、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプと接続され、前記バス幅変更端子の電位の極性が、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、前記インターフェース回路のバス仕様として入出力分離仕様が選択され且つバス幅が選択されることを特徴とする半導体記憶装置。 - 別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、
少なくともデータを記憶保持するメモリアレイ部と、前記メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスした前記メモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および前記出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、前記メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、
前記アドレス入力回路のアドレス端子、前記インターフェース回路の出力端子、入力端子、バス幅変更端子、および前記タイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、
前記インターフェース回路の出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプが、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプと接続され、前記出力端子と入力端子に対応した専用の配線層と貼り合わせ用バンプがそれぞれ前記別の半導体装置上で相互に短絡され、前記インターフェース回路のバス仕様として入出力共通仕様が選択されることを特徴とする半導体記憶装置。 - 別の半導体装置の表面に貼り合わせ、接合して使用する半導体記憶装置であって、
少なくともデータを記憶保持するメモリアレイ部と、前記メモリアレイ部にアクセスするためのアドレス端子を有するアドレス入力回路と、アクセスした前記メモリアレイ部に対してデータ読み出しまたは書き込みを行うための出力端子と入力端子、および前記出力端子と入力端子の使用本数を変更するためのバス幅変更端子を有するインターフェース回路と、前記メモリアレイ部に対してアクセスするタイミングを外部から制御するモード設定端子を有するタイミング回路とが、単一または二つ以上の分離したシリコンチップ上に構成され、
前記アドレス入力回路のアドレス端子、前記インターフェース回路の出力端子、入力端子、バス幅変更端子、および前記タイミング回路のモード設定端子のそれぞれに対応して表面に形成された専用の配線層と貼り合わせ用バンプを備え、
前記モード設定端子の電位の極性が、前記別の半導体装置に設けた専用の配線層と貼り合わせ用バンプにより固定され、前記タイミング回路のタイミングモードが設定されることを特徴とする半導体記憶装置。
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