TWI390681B - 互連堆疊積體電路晶粒的電路和方法 - Google Patents

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Description

互連堆疊積體電路晶粒的電路和方法
此發明一般而言係關於積體電路，且更明確而言係關於一種用於往返於採用一堆疊組態的複數個積體電路晶粒來發送信號之電路及方法。
積體電路係製造於一半導體基板之晶圓上。在晶圓上已製造該等積體電路之後，其係"單片化(singulated)"(即彼此分離)以提供複數個半導體晶粒。各半導體晶粒一般係放置於一封裝內，該封裝具有外部可近接端子，該等外部可近接端子係藉由接合引線來連接至製造於晶粒上的各別接合墊。
各積體電路封裝最普遍地包含一單一積體電路晶粒。然而，有時期望在一單一封裝內放置兩個或更多積體電路晶粒。例如，若積體電路係一記憶體裝置，例如一快閃記憶體裝置，則所期望記憶體裝置容量可能會超過記憶體裝置晶粒之目前可用容量。例如，若一使用者期望一16 GB快閃記憶體裝置而快閃記憶體裝置的最大可用容量僅為8 GB，則一16 GB快閃記憶體裝置可藉由在封裝內放置兩個記憶體裝置晶粒來加以提供。
多個記憶體裝置晶粒可使用各種技術來封裝在一起。一常見技術係在另一晶粒之頂部堆疊一或多個晶粒，其係稱為一"堆疊晶粒"組態。然而，在一堆疊晶粒組態下，一般只可近接頂部晶粒來往返於晶粒發送功率及信號。因為上 部晶粒覆蓋下部晶粒上的接合墊，故一般不能直接發送信號至下部晶粒上的接合墊。可藉由以空間鏡射上部晶粒組態之一組態製造下部晶粒並藉由倒置下部晶粒使其接合墊面朝下來在下部晶粒上使接合墊可近接。然而，此技術將會要求製造兩個不同形式的晶粒：一上部晶粒組態與一下部晶粒組態。但經濟考量使此方案不合需要。而且，此方案不允許堆疊兩個以上晶粒，由於在中間晶粒上的該等接合墊將會不可近接。
以一解決上述問題之方式堆疊晶粒之最常見方案係在該等晶粒上製造額外接合墊。在上部晶粒上的該等額外接合墊係連接至互連，其延伸穿過該等晶粒至形成於該等晶粒之下表面上的墊。在上部晶粒之下表面上的該等接合墊係連接至在下部晶粒之上表面上的各別接合墊以允許透過製造於上部晶粒上的該等額外接合墊來往返於下部晶粒耦合信號。例如，一資料信號(例如用於資料位元0的資料信號D0)係施加至製造在上部晶粒上的一接合墊，且其還透過該互連施加至製造於下部晶粒上的對應接合墊，該對應接合墊係直接位於上部晶粒上的接合墊下面。因為在特定裝置(例如記憶體裝置)中，該等資料信號係由兩個晶粒所共同，故可以此方式施加該等信號至兩個晶粒。多個堆疊記憶體裝置晶粒可共同的其他信號係位址信號與時脈信號。接地與功率通常也由兩個晶粒所共同。然而，特定其他信號不由兩個晶粒所共同而是必須個別地施加至各晶粒。例如，在記憶體裝置之背景下，分離晶片選擇CS、時脈啟用 CKE及內嵌式終端ODT信號必須個別地施加至各晶粒。此外，製造於各晶粒上的一阻抗ZR墊必須可單獨近接。
信號一般係使用圖1所示之先前技術方案來單獨地施加至堆疊晶粒，應明白圖1僅顯示正常施加至堆疊記憶體裝置晶粒的若干信號。如圖1所示，一上部晶粒10係堆疊在一相同下部晶粒12上。各晶粒10、12之上表面16已在其上形成各別對的接合墊20、22用於兩個晶粒10、12所共同之信號。例如，該D0信號可由接合墊20來加以接收並從其發射，而一位址信號A0之一位元可由接合墊22來加以接收。該等接合墊20、22係連接至一各別電路24，其係也製造於各晶粒10、12之上表面16上。亦參考圖2，該等接合墊20、22係透過各別互連26、28來加以連接，該等互連延伸穿過該等晶粒10、12並連接至製造於各晶粒10、12之一下表面36上的各別墊30、32。只要該等墊30、32分別直接在該等接合墊20、22之下，上部晶粒10之該等接合墊30、32便可分別直接定位於下部晶粒12之上表面16上的該等接合墊20、22頂部上。由此，施加至上部晶粒10上的該等接合墊20、22及/或從其接收的信號可施加至下部晶粒12上的該等接合墊20、22及/或從其接收。
如上所提及，一些信號必須個別施加至晶粒10、12之各晶粒。進一步參考圖1，用於上部晶粒10之一晶片選擇CS信號係施加至一接合墊40a，用於上部晶粒10之一時脈啟用CKE信號係施加至一接合墊42a，用於上部晶粒10之一內嵌式終端ODT信號係施加至一接合墊44a，且用於上部 晶粒10之一阻抗測試節點ZR可透過一接合墊46a來獲得，所有均連接至製造於各別晶粒10、12之上表面16上的電路24。然而，分別對應於該等接合墊40a、42a、44a、46a之額外接合墊40b、42b、44b、46b係也製造於各晶粒10、12之上表面上。該些接合墊40b、42b、44b、46b係用於下部晶粒12的該等CS、CKE及ODT信號及ZR測試節點。進一步參考圖2，該等接合墊40b、42b、44b、46b係連接至各別互連46、47、48、49，該等互連延伸穿過該等晶粒10、12至製造於各晶粒10、12之一下表面36上的各別墊50、52、54、56。此組態允許分別將施加至上部晶粒10之該等接合墊40b、42b、44b的該等CS、CKE及ODT信號施加至下部晶粒12之該等接合墊40b、42b、44b，以及將可透過上部晶粒10之接合墊46b近接的該ZR測試節點施加至下部晶粒12之接合墊46b。然而，該等接合墊40b、42b、44b、46b不能連接至製造於該等晶粒10、12上的該等電路24，否則將使施加至上部晶粒10之該等接合墊40b、42b、44b的該等CS、CKE及ODT信號與上部晶粒10之ZR測試點耦合至製造於兩個晶粒10、12上的該等電路24。此問題可藉由製造具有一不同於上部晶粒10之佈局的一下部晶粒12來加以解決，例如耦合下部晶粒12之電路24至該等接合墊40b、42b而不是至該等接合墊40a、42a。然而，如上所提及，出於經濟原因，通常期望製造相互相同的兩個晶粒10、12。
上述問題一般係藉由在上部晶粒10之下表面36與下部晶 粒12之上表面16之間定位一絕緣重分配層60來加以解決。重分配層60具有製造於重分配層60之一上表面69上的墊62、64、66、68，其分別對齊並接觸製造於上部晶粒10之一下表面36上的該等墊50、52、54、56。該等墊62、64、66、68係分別透過各別導體70、72、74、76耦合至製造於重分配層60之一下表面88上的墊80、82、84、86。該等墊80、82、84、86分別對齊並接觸製造於下部晶粒12之一上表面16上的該等接合墊40a、42b、44b、46b。由此，上部晶粒10之該等CS、CKE、ODT及ZR接合墊40b、42b、44b、46b係耦合至下部晶粒12之該等接合墊40a、42a、44b、46b，其係耦合至製造於下部晶粒12上的電路24。
必要時，使用重分配層60會產生一些不期望的後果。不僅存在製造重分配層60之費用以及裝配其與該等晶粒10、12之費用，而且還產生用於施加至上部晶粒10之信號的信號路徑可明顯長於用於施加至下部晶粒12之信號的信號路徑。例如，施加至下部晶粒12之該等CS、CKE及ODT信號之路徑長度會增加在上部晶粒10上的該等墊40b、42b、44b與在下部晶粒12上的該等墊40b、42b、44b之間的距離。由此，上部晶粒10可以不同於晶粒12可回應信號之時間的時間來回應信號，從而可產生不期望的後果。
因此，需要一種用於單獨發送信號至堆疊積體電路晶粒及/或從其發送信號之改良式技術。
圖3中顯示依據本發明之一具體實施例之一種用於單獨 發送信號至堆疊積體電路晶粒及/或從其發送信號之技術。為了簡潔清晰，圖3僅顯示兩個堆疊積體電路晶粒100、102，應明白可相互堆疊額外晶粒。該等晶粒100、102係彼此相同。而且，圖3僅顯示兩個晶粒100、102所共同之一資料信號D0與一位址信號A0，其係耦合至該等晶粒100、102及/或從其耦合。然而，應明白，兩個晶粒100、102所共同的一實質上更大數目信號可使用相同技術來耦合至該等晶粒100、102及/或從其耦合。圖3還僅顯示個別耦合至該等晶粒100、102的三個信號CS、CKE及ODT以及在該等晶粒100、102內個別近接的一測試點ZR。同樣應明白，一實質上更大數目的信號可個別耦合至各晶粒100、102及/或從其耦合，且可使用相同技術來近接額外個別近接測試點。
參考圖3，各晶粒100、102包括一對接合墊用於個別耦合至該等晶粒100、102的各信號以及用於在晶粒100、102內個別近接的各測試點。明確而言，一對接合墊110a、b係分別提供用於施加該等CS信號至該等上部及下部晶粒100、102，一對接合墊112a、b係分別提供用於施加該等CKE信號至該等上部及下部晶粒100、102，而另一對接合墊114a、b係分別提供用於施加該等ODT信號至該等上部及下部晶粒100、102。最後，一對接合墊116a、b係分別提供用於近接在該等上部及下部晶粒100、102內的該等ZR測試點。一單一接合墊120係提供用於往返於兩個晶粒100、102來發送該D0信號，而一單一接合墊122係提供用 於發送該D0信號至兩個晶粒100、102。應記得，該些信號D0及D0係由兩個晶粒100、102所共同。
製造於該等晶粒100、102上的各對接合墊係透過各別可控制阻抗裝置來耦合至一共同節點。明確而言，該等接合墊110a、b係透過各別可控制阻抗裝置130a、b來耦合至節點140，該等接合墊112a、b係透過各別可控制阻抗裝置132a、b來耦合至節點142，該等接合墊114a、b係透過各別可控制阻抗裝置134a、b來耦合至節點144，而該等接合墊116a、b係透過各別可控制阻抗裝置136a、b來耦合至節點146。該等節點140至146係連接至製造於該等晶粒100、102上的各別電路150。
參考圖4，該等接合墊110b、112b、114b、116b係透過各別晶圓互連160、162、164、166來連接至製造於各晶粒100、102之下表面上的各別墊170、172、174、176。該等墊170、172、174、176對齊該等接合墊110b、112b、114b、116b。由此，當上部晶粒100係放置於下部晶粒102頂部上時，上部晶粒100之該等墊170、172、174、176可直接接觸下部晶粒102之該等接合墊110b、112b、114b、116b。因此上部晶粒100之該等接合墊110b、112b、114b、116b係耦合至下部晶粒102之該等接合墊110b、112b、114b、116b。
用於該D0信號之一接合墊120與用於該D0信號之該等接合墊122係也透過各別晶圓互連190、192來連接至製造於各晶粒100、102之下表面上的各別墊196、198。該等墊 196、198對齊該等接合墊120、122。由此，當上部晶粒100係放置於下部晶粒102頂部上時，上部晶粒100之該等墊196、198可直接接觸下部晶粒102之該等接合墊120、122。因此上部晶粒100之該等接合墊120、122係以與圖1及2所示之先前技術堆疊晶粒10、12基本相同的方式耦合至下部晶粒102之該等接合墊120、122。
在操作中，該等可控制阻抗裝置130至136係在製造期間並在封裝以使各晶粒成為一上部晶粒100或一下部晶粒102之前來加以選擇性關閉。明確而言，對於上部晶粒100，該等可控制阻抗裝置130a、132a、134a、136a係關閉(即在一低阻抗下)而該等可控制阻抗裝置130b、132b、134b、136b係開啟(即在一高阻抗下)。反之，對於下部晶粒102，該等可控制阻抗裝置130b、132b、134b、136b係關閉而該等可控制阻抗裝置130a、132a、134a、136a係開啟。由此，該等接合墊110a、112a、114a、116a係連接至製造於上部晶粒100上的電路150，而在上部晶粒100上的該等接合墊110b、112b、114b、116b係與製造於上部晶粒100上的電路150隔離。而在上部晶粒100上的該等接合墊110b、112b、114b、116b係連接至製造於下部晶粒102上的電路150，且製造於下部晶粒102上的該等接合墊110a、112a、114a、116a係與製造於上部晶粒100上的電路150隔離。由此，信號可藉由施加該等信號至該等接合墊110a、112a、114a、116a來施加至上部晶粒100之電路150，且信號可藉由施加該等信號至該等接合墊110b、112b、114b、116b來 施加至下部晶粒102之電路150。
該等可控制阻抗裝置130至136可以係各種裝置。在一些具體實施例中，該等可控制阻抗裝置130至136可以係雷射熔絲，其係在製造期間按上述來加以選擇性微調。在其他具體實施例中，該等可控制阻抗裝置130至136可以係抗熔絲，其係在製造期間按上述來加以選擇性微調。習知此項技術者將會明白可用作該等可控制阻抗裝置130至136的其他裝置。如下面參考圖5所述，該等可控制阻抗裝置130至136還可以係半導體裝置，例如電晶體。
圖5及6中顯示依據另一具體實施例之一對堆疊晶粒200、202。此具體實施例使用用於圖3及4所示之堆疊晶粒100、102之許多相同組件及結構。因此，出於簡潔清晰，相同參考數字將會用於該些共同組件及結構，並將會省略其功能及操作之一解釋。該等晶粒200、202不同於圖3及4所示之該等晶粒100、102，在於使用額外晶圓互連來分別連接形成於上部晶粒200上的該等接合墊110a、112a、114a、116a與形成於下部晶粒202上的該等接合墊110a、112a、114a、116a。上部晶粒200之該等接合墊110a、112a、114a、116a係以與上部晶粒200之該等接合墊110b、112b、114b、116b分別連接至下部晶粒202之該等接合墊110b、112b、114b、116b基本相同的方式來分別連接至下部晶粒202之該等接合墊110a、112a、114a、116a。明確而言，該等接合墊110a、112a、114a、116a係透過各別晶圓互連210、212、214、216來連接至製造於各 晶粒200、202之下表面上的各別墊220、222、224、226。當上部晶粒200係放置於下部晶粒202頂部上時，上部晶粒200之該等墊220、222、224、226可直接接觸下部晶粒202之該等接合墊110a、112a、114a、116a。因此上部晶粒200之該等接合墊110a、112a、114a、116a係耦合至下部晶粒202之該等接合墊110b、112b、114b、116b。
如上所提及，製造於下部晶粒202上的該等可控制阻抗裝置130a至136a係正常開啟。因此分別施加至該等上部及下部晶粒200、202之該等接合墊110a、112a、114a、116a的信號正常不會施加至下部晶粒202上的電路150。然而，互連210、212、214、216與各別墊220、222、224、226會增加電容至該等接合墊110a、112a、114a、116a，使得在該等接合墊110a、112a、114a、116a處的電容匹配在該等接合墊110b、112b、114b、116b處的電容。由此，施加至上部晶粒200之信號可具有與施加至下部晶粒202之信號實質上相同的時序特性。
儘管圖3至6中僅顯示多對堆疊晶粒100、102及200、202，但可以一類似於圖3至6所示之方式來堆疊額外數量的晶粒。一般而言，具有M個信號墊之N個晶粒可藉由在各晶粒上包括N*M個接合墊與傳遞電晶體來加以堆疊，其中N係大於1的一正整數，而M係大於或等於1的一正整數。例如，兩個信號可藉由在各晶粒上製造16個接合墊與傳遞電晶體來施加至八個堆疊晶粒(未顯示)。
如上所提及，該等可控制阻抗裝置130至136可以係半導 體裝置，例如電晶體。參考圖7，在本發明之另一具體實施例中，該等接合墊110a、b係透過各別電晶體240a、b來耦合至節點140，該等接合墊112a、b係透過各別電晶體242a、b來耦合至節點142，該等接合墊114a、b係透過各別電晶體244a、b來耦合至節點144，而該等接合墊116a、b係透過各別電晶體246a、b來耦合至節點146。如上所解釋，該等節點140至146係連接至製造於該等晶粒100、102上的該等各別電路150。在該等電晶體對之各電晶體對中的一第一電晶體240a、242a、244a、246a之一閘極係連接至一第一節點250而在該等電晶體對之各電晶體對中的一第二電晶體240b、242b、244b、246b之一閘極係連接至一第二節點252。在一些具體實施例中，製造於各晶粒100、102上的該等電路150包括一熔絲、抗熔絲或程式化以決定晶粒係一上部晶粒100或一下部晶粒102的其他非揮發性電路元件。例如，此類熔絲或抗熔絲可在藉由習知構件進行封裝期間電性或藉由一雷射來加以程式化。例如，在電路150內的熔絲、抗熔絲或其他非揮發性電路元件可施加一高啟用信號至第一節點250及一低啟用信號至第二節點252，從而使晶粒成為一上部晶粒100。另一方面，在電路150內的熔絲、抗熔絲或其他非揮發性電路元件可施加一低啟用信號至第一節點250及一高啟用信號至第二節點252，從而使晶粒成為一下部晶粒102。該啟用電壓較佳的係具有一量值，其充分大於施加至該等電晶體240至246之任一信號，使得該等電晶體可傳遞該等信號之全部量值。 由此，信號可藉由施加信號至該等接合墊110a、112a、114a、116a來施加至上部晶粒100之電路150，且信號可藉由施加信號至該等接合墊110b、112b、114b、116b來施加至下部晶粒102之電路150。
圖8中顯示一系統260之一具體實施例，其使用具有一對堆疊晶粒之一積體電路。系統260包括一處理器(未顯示)，例如在該處理器係處理器電路262之部分時的處理器。處理器電路262可包括一非揮發性記憶體裝置270。記憶體裝置270包括一對堆疊晶粒272、274，其係封裝於一外殼276內並如上面參考圖3至7所解釋或依據本發明之某其他具體實施例來互連。處理器電路262係透過位址、資料及控制匯流排來耦合至非揮發性記憶體270以提供用於寫入資料至非揮發性記憶體裝置270並從其讀取資料。處理器及/或處理器電路262包括用於執行各種處理功能之電路，例如執行特定軟體以執行特定計算或任務。系統260還包括一或多個輸入裝置264，其係耦合至處理器電路262以允許一操作者介接系統260。輸入裝置264之範例包括小鍵盤、觸控螢幕及滾輪。系統260還包括一或多個輸出裝置266，其係耦合至處理器電路262以提供輸出資訊至操作者。在一範例中，輸出裝置266係一視覺顯示器，其提供視覺資訊至操作者。資料儲存器268係也耦合至處理器電路262以儲存甚至在不供應電力至系統260或資料儲存器268時仍保留之資料。
根據前述內容，應瞭解，儘管本文中已基於解說目的說 明本發明之特定具體實施例，但可進行各種修改而不脫離本發明之精神與範疇。據此，本發明僅受隨附申請專利範圍限制。
10‧‧‧上部晶粒
12‧‧‧下部晶粒
16‧‧‧晶粒10、12之上表面
20‧‧‧接合墊
22‧‧‧接合墊
24‧‧‧電路
26‧‧‧互連
28‧‧‧互連
30‧‧‧墊
32‧‧‧墊
36‧‧‧上部晶粒10之下表面
40a‧‧‧接合墊
40b‧‧‧接合墊
42a‧‧‧接合墊
42b‧‧‧接合墊
44a‧‧‧接合墊
44b‧‧‧接合墊
46‧‧‧互連
46a‧‧‧接合墊
46b‧‧‧接合墊
47‧‧‧互連
48‧‧‧互連
49‧‧‧互連
50‧‧‧墊
52‧‧‧墊
54‧‧‧墊
56‧‧‧墊
60‧‧‧絕緣重分配層
62‧‧‧墊
64‧‧‧墊
66‧‧‧墊
68‧‧‧墊
69‧‧‧重分配層60之上表面
70‧‧‧導體
72‧‧‧導體
74‧‧‧導體
76‧‧‧導體
80‧‧‧墊
82‧‧‧墊
84‧‧‧墊
86‧‧‧墊
88‧‧‧重分配層60之下表面
100‧‧‧堆疊積體電路晶粒
102‧‧‧堆疊積體電路晶粒
110a‧‧‧接合墊
110b‧‧‧接合墊
112a‧‧‧接合墊
112b‧‧‧接合墊
114a‧‧‧接合墊
114b‧‧‧接合墊
116a‧‧‧接合墊
116b‧‧‧接合墊
120‧‧‧接合墊
122‧‧‧接合墊
130a‧‧‧可控制阻抗裝置
130b‧‧‧可控制阻抗裝置
132a‧‧‧可控制阻抗裝置
132b‧‧‧可控制阻抗裝置
134a‧‧‧可控制阻抗裝置
134b‧‧‧可控制阻抗裝置
136a‧‧‧可控制阻抗裝置
136b‧‧‧可控制阻抗裝置
140‧‧‧節點
142‧‧‧節點
144‧‧‧節點
146‧‧‧節點
150‧‧‧電路
160‧‧‧晶圓互連
162‧‧‧晶圓互連
164‧‧‧晶圓互連
166‧‧‧晶圓互連
170‧‧‧墊
172‧‧‧墊
174‧‧‧墊
176‧‧‧墊
190‧‧‧晶圓互連
192‧‧‧晶圓互連
196‧‧‧墊
198‧‧‧墊
200‧‧‧堆疊晶粒
202‧‧‧堆疊晶粒
210‧‧‧晶圓互連
212‧‧‧晶圓互連
214‧‧‧晶圓互連
216‧‧‧晶圓互連
220‧‧‧墊
222‧‧‧墊
224‧‧‧墊
226‧‧‧墊
240a‧‧‧電晶體
240b‧‧‧電晶體
242a‧‧‧電晶體
242b‧‧‧電晶體
244a‧‧‧電晶體
244b‧‧‧電晶體
246a‧‧‧電晶體
246b‧‧‧電晶體
250‧‧‧第一節點
252‧‧‧第二節點
260‧‧‧系統
262‧‧‧處理器電路
264‧‧‧輸入裝置
266‧‧‧輸出裝置
268‧‧‧資料儲存器
270‧‧‧非揮發性記憶體裝置
272‧‧‧堆疊晶粒
274‧‧‧堆疊晶粒
276‧‧‧外殼
ZR‧‧‧測試點/測試節點
圖1係顯示一種用於發送信號至堆疊積體電路晶粒及/或從其發送信號之先前技術之一示意圖。
圖2係沿圖1直線2－2所截取之圖1所示堆疊積體電路晶粒之一斷面圖。
圖3係顯示依據本發明之一具體實施例之一種用於發送信號至堆疊積體電路晶粒及/或從其發送信號之技術之一示意圖。
圖4係沿圖3直線4－4所截取之圖3所示堆疊積體電路晶粒之一斷面圖。
圖5係顯示依據本發明之另一具體實施例之一種用於發送信號至堆疊積體電路晶粒及/或從其發送信號之技術之一示意圖。
圖6係沿圖5直線6－6所截取之圖5所示堆疊積體電路晶粒之一斷面圖。
圖7係顯示依據本發明之另一具體實施例之一種用於發送信號至堆疊積體電路晶粒及/或從其發送信號之技術之一示意圖。
圖8係如圖3至7所示或依據本發明之某其他具體實施例之一種使用一對堆疊晶粒之系統之一具體實施例之一方塊圖。
100‧‧‧堆疊積體電路晶粒
102‧‧‧堆疊積體電路晶粒
110a‧‧‧接合墊
110b‧‧‧接合墊
112a‧‧‧接合墊
112b‧‧‧接合墊
114a‧‧‧接合墊
114b‧‧‧接合墊
116a‧‧‧接合墊
116b‧‧‧接合墊
120‧‧‧接合墊
122‧‧‧接合墊
130a‧‧‧可控制阻抗裝置
130b‧‧‧可控制阻抗裝置
132a‧‧‧可控制阻抗裝置
132b‧‧‧可控制阻抗裝置
134a‧‧‧可控制阻抗裝置
134b‧‧‧可控制阻抗裝置
136a‧‧‧可控制阻抗裝置
136b‧‧‧可控制阻抗裝置
140‧‧‧節點
142‧‧‧節點
144‧‧‧節點
146‧‧‧節點
150‧‧‧電路

Claims (21)

  1. 一種積體電路晶粒，其包含：複數組接合墊，其係製造於該晶粒之一表面上，各組包括至少兩個接合墊；一電路，其係製造於該晶粒上；一各別可控制阻抗裝置，其連接各組內的該等接合墊之各接合墊至該電路，該等可控制阻抗裝置中之每一者之阻抗經組態以回應於接收一各別控制信號而被電性控制，耦合至複數組中之每一者之該等接合墊中之一者之該等各別可控制阻抗裝置耦合至一共用信號線及耦合以經由該共用信號線接收該控制信號；一各別通透晶圓互連，其係從各組內的該等接合墊之至少一者延伸至與上面製造該等接合墊之該表面相對的該晶粒之一表面；以及一在該電路中之可程式化元件，該可程式化元件經組態以被程式化以施加該控制信號至該共用信號線。
  2. 如請求項1之積體電路晶粒，其進一步包含至少一墊，其係製造於與上面製造該等接合墊之該表面相對的該晶粒表面上並接觸一各別通透晶圓互連。
  3. 如請求項1之積體電路晶粒，其中一各別通透晶圓互連從各組內的所有接合墊延伸至與上面製造該等接合墊之該表面相對的該晶粒表面。
  4. 如請求項1之積體電路晶粒，其中該等接合墊係透過一共同節點藉由該等可控制阻抗裝置之各別者來連接至該 電路。
  5. 如請求項1之積體電路晶粒，其中該等可控制阻抗裝置之各可控制阻抗裝置包含一各別電晶體。
  6. 如請求項1之積體電路晶粒，其中該等可控制阻抗裝置之各可控制阻抗裝置包含一熔絲。
  7. 一種積體電路晶粒，其包含：複數組接合墊，其係製造於該晶粒之一表面上，該等組之各組包括至少兩個接合墊；一各別傳遞電晶體，其連接該等接合墊之各接合墊至該電路，連接至各組內對應接合墊的該等電晶體使其閘極彼此連接並連接至一各別控制節點；一電路，其係製造於該晶粒上，該電路控制一裝置，其可程式化以選擇性施加一啟用電壓至該等控制節點之一以使連接至各組內對應接合墊的該等電晶體傳導；以及一各別通透晶圓互連，其從該等組之各組內的該等接合墊之至少一者延伸至與上面製造該等接合墊之該表面相對的該晶粒之一表面。
  8. 如請求項7之積體電路晶粒，其進一步包含一墊，其係製造於與上面製造該等接合墊之該表面相對的該晶粒表面上並接觸該等通透晶圓互連之各別者。
  9. 如請求項7之積體電路晶粒，其中一各別通透晶圓互連從該等組之各組內的所有接合墊延伸至與上面製造該等接合墊之該表面相對的該晶粒表面。
  10. 如請求項7之積體電路晶粒，其中在該等組之各組內的 該等接合墊係透過一各別節點藉由該等傳遞電晶體之各別者來連接至該電路。
  11. 一種積體電路，其包含：一第一積體電路晶粒，其具有一第一電路製造於其內；及複數組接合墊，其係製造於該積體電路晶粒之一表面上，該第一積體電路晶粒進一步具有一各別電性可控制阻抗裝置，其連接各組內該等接合墊之各接合墊至該第一電路，該等可控制阻抗裝置中之每一者之阻抗經組態以回應於在該可控制阻抗裝置之一各別控制終端處接收一各別控制信號而被電性控制，該第一電路進一步包含一可程式化元件，其經組態以被程式化以施加一第一控制信號至該等可控制阻抗裝置之該等各別控制終端，其耦合至該複數組接合墊中之每一者之該等接合墊中之一者，該第一積體電路晶粒進一步具有一各別通透晶圓互連，其從各組內該等接合墊之至少一者延伸至與上面製造該等接合墊之該表面相對的該積體電路晶粒之一表面；一第二積體電路晶粒，其係實質上與該第一積體電路晶粒相同，該第二積體電路晶粒具有一第二電路製造於其內與複數組接合墊製造於該積體電路晶粒之一表面上，該第二積體電路晶粒進一步具有一各別電性可控制阻抗裝置，其連接各組內該等接合墊之各接合墊至該第二電路，該等可控制阻抗裝置中之每一者之阻抗經組態以回應於在該可控制阻抗裝置之一各別控制終端處接收 一各別控制信號而被電性控制，該第二電路進一步包含一可程式化元件，其經組態以被程式化以施加一第二控制信號至該等可控制阻抗裝置之該等各別控制終端，其耦合至該複數組接合墊中之每一者之該等接合墊中之一者，該第二控制信號與該第一控制信號不同，該第二積體電路晶粒進一步具有一各別通透晶圓互連，其從各組內該等接合墊之至少一者延伸至與上面製造該等接合墊之該表面相對的該積體電路晶粒之一表面，該第二積體電路晶粒係定位使得該第一積體電路晶粒之各組內的該等接合墊係疊加在該第二積體電路晶粒之各組內的對應接合墊上，且在該第二積體電路晶粒之該等組之各組內的至少一接合墊係接觸延伸穿過該第一積體電路晶粒的一各別通透晶圓互連；一封裝，其環繞該等第一及第二積體電路晶粒；以及一組端子，其可在該封裝上外部近接，該等端子之至少一些端子係連接至該第一積體電路晶粒上的該等接合墊之各別者。
  12. 如請求項11之積體電路，其進一步包含製造於與上面製造該等接合墊之該表面相對的該等第一及第二積體電路晶粒之表面上的墊，該等墊之各墊係接觸一各別通透晶圓互連。
  13. 如請求項11之積體電路，其中一各別通透晶圓互連從該等第一及第二積體電路晶粒之各組內的所有接合墊分別延伸至與上面製造該等接合墊之該表面相對的該等第一 及第二積體電路晶粒之表面。
  14. 如請求項11之積體電路，其中在該等第一及第二積體電路晶粒之各積體電路晶粒上的該等接合墊係透過一共同節點藉由該等可控制阻抗裝置之各別者來連接至該電路。
  15. 如請求項11之積體電路，其中該等可控制阻抗裝置之各可控制阻抗裝置包含一各別電晶體。
  16. 如請求項11之積體電路，其中該等可控制阻抗裝置之各可控制阻抗裝置包含一熔絲。
  17. 如請求項11之積體電路，其中製造於該等第一及第二積體電路晶粒的各積體電路晶粒上的該電路包含一記憶體裝置。
  18. 一種堆疊實質上相同第一及第二積體電路晶粒並發送信號至製造於該等積體電路晶粒上之各別電路及/或從其發送信號，該等積體電路晶粒之各積體電路晶粒具有複數對接合墊製造於該各別積體電路晶粒上，該方法包含：連接在該第一積體電路晶粒上所製造之該複數對接合墊之各對接合墊內的一第一接合墊至製造於該第一積體電路晶粒上的該電路；連接在該第二積體電路晶粒上所製造之該複數對接合墊之各對接合墊內的一第二接合墊至製造於該第二積體電路晶粒上的該電路；藉由發送信號至在製造於該第一積體電路晶粒上之該複數對接合墊之各對接合墊內的該第一接合墊及/或從其 發送信號來發送信號至製造於該第一積體電路晶粒上的該電路及/或從其發送信號；以及藉由發送信號至在製造於該第一積體電路晶粒上之複數對接合墊之各對接合墊內的該第二接合墊及/或從其發送信號，並透過該第一積體電路晶粒連接在製造於該第一積體電路晶粒上之複數對接合墊之各對接合墊內的該第二接合墊至在製造於該第一積體電路晶粒上之複數對接合墊之各對接合墊內的對應第二接合墊來發送信號至製造於該第二積體電路晶粒上的該電路及/或從其發送信號。
  19. 如請求項18之方法，其中連接在製造於該第一積體電路晶粒上之該複數對接合墊之各接合墊內的該第一接合墊至製造於該第一積體電路晶粒上之該電路的動作以及連接在製造於該第二積體電路晶粒上之該複數對接合墊之各對接合墊內的該第二接合墊至製造於該第二積體電路晶粒上之該電路的動作包含：分別透過各別可控制阻抗裝置連接在製造於該等第一及第二積體電路晶粒上之該複數對接合墊之各對接合墊內的該第一接合墊至製造於該等第一及第二積體電路晶粒上的該等電路；分別透過各別可控制阻抗裝置連接在製造於該等第一及第二積體電路晶粒上之該複數對接合墊之各對接合墊內的該第二接合墊至製造於該等第一及第二積體電路晶粒上的該等電路； 控制連接至製造於該第一積體電路晶粒上之該等第一接合墊的該等可控制阻抗裝置使其具有一低阻抗並控制連接至製造於該第一積體電路晶粒上之該等第二接合墊的該等可控制阻抗裝置使其具有一高阻抗；以及控制連接至製造於該第二積體電路晶粒上之該等第一接合墊的該等可控制阻抗裝置使其具有一高阻抗並控制連接至製造於該第二積體電路晶粒上之該等第二接合墊的該等可控制阻抗裝置使其具有一低阻抗。
  20. 如請求項19之方法，其中該等可控制阻抗裝置包含各別熔絲，其中控制該等可控制阻抗裝置使其具有一高阻抗之動作包含斷開該等熔絲，且其中控制該等可控制阻抗裝置使其具有一低阻抗之動作包含保持該等熔絲完整。
  21. 如請求項19之方法，其中該等可控制阻抗裝置包含各別電晶體，其中控制該等可控制阻抗裝置使其具有一低阻抗之動作包括施加一啟用電壓至該等電晶體之閘極。
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