TW201301472A - 半導體裝置 - Google Patents

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Abstract

一種裝置，包含：一半導體基板；一第一貫通電極，穿過該半導體基板；一第一測試墊；及一第一三態緩衝器，連接於該第一貫通電極和該第一測試墊之間。該第一三態緩衝器於其一控制端子接收一緩衝器控制訊號。該裝置更包含一緩衝器控制電路，其將該緩衝器控制訊號供給至該第一三態緩衝器。

Description

半導體裝置 【交叉參考之相關申請案】
本申請案主張日本專利申請案第2011-128541號之優先權，該日本專利申請案係在西元2011年6月8日提出申請，其揭露內容藉由參照全體納入作為本案揭示內容的一部分。
本發明係關於半導體裝置。更具體而言，本發明係關於將例如記憶裝置之具有相同功能的複數半導體晶片堆疊在一起的半導體裝置。
專利文獻1顯示一半導體裝置，其中將複數半導體晶片堆疊在一起且藉由貫通電極互連，且該半導體裝置包含墊120。該墊係用以在將複數半導體晶片堆疊在一起之前的一個階段，測試各個半導體晶片。
[專利文獻1]日本專利公開公報第JP2009-10390A號，其對應至美國專利申請案第US2009/001367號。
以下分析係由本發明所提供。
在由複數半導體晶片堆疊在一起所構成的堆疊半導體裝置之中，具有一種半導體裝置，其由不同種類的複數半導體晶片互相堆疊所構成。該種裝置的一個範例為一記憶系統，其中由堆疊在一起的複數記憶晶片所構成的堆疊記憶晶片組件，係堆疊於例如記憶體控制器晶片之不同種類的半導體晶片之上。在這種堆疊記憶系統的製造中，堆疊記憶晶片部和記憶體控制器部可能 由不同的製造者加以製作。在此狀況，堆疊記憶晶片部和記憶體控制器部需要分別地製作，且測試所製作的部件是否在良好的狀態。該二部件接著被組合在一起。這導致最終產品增進的可靠性。
然而，如果用以將堆疊記憶晶片部和記憶體控制器互連的在該堆疊記憶晶片組件中所形成的凸出電極被直接接觸，亦即將測試器探針直接施加於該凸出電極，例如針跡的擦傷會留在該凸出電極上。當該堆疊記憶晶片部和該記憶體控制器堆疊在一起而進行連接時，此擦傷可能造成連接失效。
因此可設想在不直接接觸凸出電極的情況下測試該堆疊記憶晶片部。亦即是，可思考一種方法，其中，如專利文獻1所揭露的，用於測試堆疊前記憶晶片(晶圓測試)的測試墊係連接至凸出電極，且其中這個測試墊在將該等記憶晶片堆疊在一起之後被接觸以進行測試。然而，在此狀態，可能產生測試墊的墊電容量疊加至凸出電極的接腳電容量之上的問題。
在本揭露內容的一個態樣中，提供一種裝置，包含一半導體基板；一第一貫通電極，穿過該半導體基板；一第一測試墊；及一第一三態緩衝器，連接於該第一貫通電極和該第一測試墊之間。該第一三態緩衝器於其一控制端子接收一緩衝器控制訊號。該裝置更包含一緩衝器控制電路，其將該緩衝器控制訊號供給至該第一三態緩衝器。
在本揭露內容的另一態樣中，提供一種裝置，包含一第一半導體晶片，及與該第一半導體晶片堆疊之一第二半導體晶片。該第一半導體晶片包含：一第一半導體基板，包含互相對向的第一和第二主面；一第一貫通電極，穿過該第一半導體基板；一第一端子，形成於該第一半導體基板的該第一主面的一側上，且電連接至該第一貫通電極；一第二端子，形成於該第一半導體基板的該第二主面的一側上，且電連接至該第一貫通電極；一第一測試墊，形成於該第一半導體基板的該第一主面的一側上；一第一三態緩衝器，形成於該第一半導體基板的該第一主面的一側上，且連接於該第一貫通電極和該第一測試墊之間，且在其一控 制端子接收一第一緩衝器控制訊號；及一第一緩衝器控制電路，將該第一緩衝器控制訊號供給至該三態緩衝器。另一方面，該第二半導體晶片，其與該第一半導體晶片堆疊且包含：一第二半導體基板，包含互相對向的第三和第四主面；及一第三端子，形成於該第二半導體基板的該第三主面的一側上，且電連接至該第一半導體晶片的該第二端子。
[例示實施例1]
圖1係橫剖面示意圖，說明根據本揭露內容的例示實施例1之半導體裝置10的整體結構。
參考圖1，本例示實施例的半導體裝置10包含四個記憶裝置21到24及一個單一記憶體控制器30，其全部被堆疊在一起。記憶裝置21到24之每一者及記憶體控制器30係使用矽基板的單晶片半導體裝置。記憶裝置21到24具有相同的電路構造。在本例示實施例中，這些僅非限制性地為一般用途DRAM晶片。因此，存取方法係由相關的規格加以規定。
要注意的是，一般用途DRAM表示包含所謂的前端部和所謂的後端部二者的DRAM。前端部包含透過外部端子與外部連接之電路。後端部包含複數記憶胞陣列及存取該等記憶胞陣列的電路。舉例來說，DDR3(雙倍資料速率3)SDRAM(同步動態隨機存取記憶體)係屬於一般用途DRAM。
記憶裝置21到24之每一者包含複數貫通電極TSV(穿矽連接孔(Through Silicon Via))，其穿過矽基板而與垂直鄰接晶片電互連。記憶體控制器30亦包含複數貫通電極TSV，以電連接至設置在中介基板40的正面41之上的配線。堆疊於中介基板40之上的記憶體控制器30和記憶裝置21到24係以封裝樹脂50加以覆蓋，以物理性地保護該等晶片。
中介基板40係樹脂電路基板，其反面42之上形成有複數外部端子(焊球)SB。中介基板的反面42係其在正面41對側 之第二表面。中介基板40不僅保障半導體裝置10整體的機械強度，且亦作為用以提高電極節距之重配線基板。簡言之，形成於中介基板40的正面41之上的電極，藉由貫穿孔電極引線至反面42，以藉由設置於該反面42之上的重配線層提高外部端子SB的節距。亦即，外部端子SB係以與貫通電極TSV之節距相比較寬之節距而形成。外部端子SB的數量僅係作為說明，實際上，外部端子SB的數量大得多。
圖2係方塊圖，說明本例示實施例之半導體裝置10的互連結構。
參考圖2，四個記憶裝置21到24係共通地連接至記憶體控制器30。具體而言，設置於記憶體控制器30之中的時脈端子30a、位址端子30b、指令端子30c、及資料端子30d，係分別連接至設置於記憶裝置21到24之時脈端子20a、位址端子20b、指令端子20c、及資料端子20d。因此，由該記憶體控制器30所輸出之外部時脈訊號CLK、位址訊號ADD、及指令訊號CMD，係傳送至共通的四個記憶裝置21到24。另一方面，由記憶裝置21到24所輸出的讀取資料DQ，係在公用資料匯流排上傳輸至記憶體控制器30。相反地，由記憶體控制器30所輸出之寫入資料DQ，係在公用資料匯流排上傳輸至四個記憶裝置21到24。在本例示實施例中，在各個晶片中分別設有128個資料端子，以使每次可傳輸128位元的讀取或寫入資料。
記憶裝置21到24的何者被記憶體控制器30所選擇係由晶片選擇訊號加以判定。晶片選擇訊號可利用對於記憶裝置21到24所各別設置之互連，傳送至記憶裝置21到24。另一方面，若將晶片選擇訊號在公用的互連上傳送至記憶裝置21到24，可分配晶片位址至記憶裝置21到24之每一者且選擇其晶片位址與晶片選擇訊號一致之記憶裝置。
圖3係程序圖，說明在例示實施例1中藉由結合堆疊記憶晶片部10a與記憶體控制器部10b製造半導體裝置10的程序。在半導體裝置10的製造中，將具有相同電路構造的記憶裝置21 到24組合在一起作為堆疊記憶晶片部10a，其經由預先位置匹配，如圖3之堆疊記憶晶片部10a所示。接著，在如此彼此堆疊之記憶裝置21到24的狀況下，藉由測試確認記憶裝置21到24係正常運作。該堆疊記憶晶片部10a接著與記憶體控制器30和中介基板41結合。
在圖3中，僅將記憶體控制器30組合至中介基板40以完成記憶體控制部10b。接著，在堆疊記憶晶片部10a的凸出電極BE1相對於記憶體控制器部10b的凸出電極BE2係位置匹配的情況下，將堆疊記憶晶片部10a和記憶體控制器部10b組合在一起。接著將所產出之產物以封裝樹脂50加以密封，以完成圖1的半導體裝置10。然而，在完成全體的半導體裝置10的製造之前，可能僅單獨地測試堆疊記憶晶片部10a。在此狀況下，可使用任何適合的選擇性製程以由堆疊記憶晶片部10a、記憶體控制器30、及中介基板40製造完整的半導體裝置10。
在例示實施例1中，首先將堆疊記憶晶片部10a加以組合，且接著以一測試檢查該堆疊記憶晶片部10a的記憶裝置21到24是否正常運作。將非堆疊記憶晶片部10a的記憶體控制器部10b，與該堆疊記憶晶片部10a組合，以完成半導體裝置10。因此，在最終組合階段發現堆疊記憶晶片部10a係有缺陷之機率是相當低的。所以，可高可靠性地製造半導體裝置10。
在僅測試作為半成品的堆疊記憶晶片部10a的情況下，在測試期間探測凸出電極BE1是有問題的。由於堆疊記憶晶片部10a尚未設有外部端子SB，可考慮到需要由例如用於測試之測試裝置來探測該等凸出電極。
然而，形成於堆疊記憶晶片部10a表面上之凸出電極BE1的節距，較外部端子SB之節距為窄。這些端子係半導體裝置10的最終外部端子。凸出電極BE1的尺寸亦較小。因此，若凸出電極BE1係以例如測試裝置直接加以探測，由探測所產生的例如針跡(need mark)的擦傷(grazing)會留在該凸出電極之上。在將記憶晶片部10a堆疊於記憶體控制器30而進行連接時，存在有 此擦傷產生連接失效的風險。
亦可考慮不直接接觸凸出電極而測試堆疊記憶晶片部。在這個狀況下，可使用直接連接至凸出電極之測試墊。可接著藉由由測試裝置不探測凸出電極而是探測該等測試墊，對堆疊記憶晶片部加以測試。然而，若測試墊係直接連接至凸出電極，凸出電極的負載容量被增加。然而，以半導體裝置10完成而實際使用之高速操作的觀點來看，此凸出電極之負載容量上的增加是不希望的。
因此，在例示實施例1之中，測試墊和凸出電極係藉由測試緩衝器(buffer)互相連接，且可在凸出電極的負載容量僅增加最小可能值的狀況下測試堆疊記憶晶片部10a。直接由外部探測凸出電極是不需要的。現在將詳細地描述具體電路構造。
圖4係方塊圖，顯示在例示實施例1中半導體晶片的內部。圖5係方塊圖，顯示組合以形成堆疊記憶晶片部10a的半導體晶片。如前所述，半導體晶片係具有相同電路構造之記憶晶片21到24其中任一者。如圖4所示，記憶裝置21到24之每一者包含輸入/輸出電路60、存取控制電路71、及記憶胞陣列72。存取控制電路71回應自外部經由輸入/輸出電路60所傳送之指令，控制記憶胞陣列72的寫入與讀出運作。輸入/輸出電路包含輸入電路61和輸出電路62，且接收傳送自外部的指令訊號、位址訊號、時脈訊號、及寫入資料。輸入/輸出電路60將所接收的訊號或資料傳送至存取控制電路71。輸入/輸出電路60亦接收傳送自存取控制電路71的讀出資料，以將所接收的資料輸出至外部。
在正常操作期間，凸出電極BP_0到BP_N(N為不小於2的整數)係作為記憶裝置21到24之外部端子，以與外部(例如：記憶體控制器)交換訊號。亦即，記憶裝置21到24係基於經由這些凸出電極自外部所傳送之訊號而運作，且經由這些凸出電極輸出訊號。在凸出電極BP_0到BP_N之中，具有例如圖2所示之時脈端子20a、位址端子20b、指令端子20c、及資料端子20d。除了凸出電極BP_0到BP_N之外，具有作為重設訊號之輸入端子 的凸出電極BP_RSTB。參考圖5，這些凸出電極BP_0到BP_N與BP_RSTB係藉由穿過堆疊記憶裝置21到24之貫通電極TSV_0到TSV_N與TSV_RSTB而共通連接至記憶裝置21到24。
測試墊PAD_0到PAD_N運作作為記憶裝置的外部端子，以在測試操作期間與外部(例如：測試裝置)交換訊號。亦即，對於記憶裝置21，其測試墊PAD_0到PAD_N在組合該記憶裝置以形成堆疊記憶晶片部10a之時係暴露於外部(見圖5)，該記憶裝置21在測試操作期間係基於經由這些測試墊自外部所供給之訊號而運作。記憶裝置亦經由這些凸出電極輸出訊號至外部。要注意到，記憶裝置22到24之每一者具有與記憶裝置21相同的電路構造，且因此具有測試墊PAD_0到PAD_N。然而，測試墊PAD_0到PAD_N以及測試墊PAD_SETB和PAD_RSTB並未實質貢獻於實際之運作。
複數測試緩衝器TD_0到TD_N係連接於測試墊PAD_0到PAD_N與凸出電極BP_0到BP_N及輸出/輸入電路60之間的節點之間。依據相關聯的凸出電極是輸入端子(或輸出端子)或輸入輸出端子，測試緩衝器可為輸入緩衝器或輸出緩衝器，例如圖4的TD_0，或是包含輸入緩衝器和輸出緩衝器二者之雙向緩衝器，例如TD_N。在以下說明中，僅以說明為目的，假設測試緩衝器為輸入緩衝器。測試緩衝器TD_0到TD_N係依據供給至其自身控制端子之緩衝器控制訊號之邏輯準位而控制成啟動狀態或非啟動狀態(Hi-z)之三態緩衝器。具體而言，測試緩衝器扮演一角色，其在測試緩衝器在啟動狀態時將貫通電極電連接至測試墊，而在測試緩衝器為非啟動狀態時使貫通電極電性分離於測試墊。具體而言，測試緩衝器在正常操作期間係在非啟動狀態。在測試操作期間，在堆疊記憶晶片部10a之最低層之上具有暴露於外部的測試墊之記憶晶片21的測試緩衝器，被控制成啟動狀態，而其餘記憶裝置22到24之測試緩衝器，被控制成非啟動狀態。
圖4之緩衝器控制器BC傳送控制訊號至測試緩衝器TD_0到TD_N。在例示實施例1之中，具有設定(set)端子和重 設(reset)端子二個輸入端子及一輸出端子之設定重設正反器(set reset flipflop)電路，係用以作為緩衝器控制器BC。緩衝器控制器BC的輸出端子係連接至測試緩衝器TD_0到TD_N的共通的控制端子。緩衝器控制器BC的設定端子S係連接至測試墊PAD_SETB，且經由一電阻拉升連接至電源電位VDD。緩衝器控制器BC的重設端子R係連接至測試墊PAD_RSTB。要注意到，在例示實施例1之中，分別供給至測試墊PAD_SETB和測試墊PAD_RSTB之設定訊號SETB和重設訊號RSTB係二者皆低電壓啟動(low-active)。亦即，低準位係啟動準位(active level)，而高準位係非啟動位準。因此，緩衝器控制器BC的設定端子S(測試墊PAD_SETB)和重設端子R(測試墊PAD_RSTB)係二者皆反向輸入訊號。
參考圖5，凸出電極BP_0到BP_N係分別連接至貫通電極TSV_0到TSV_N。測試墊PAD_0到PAD_N亦分別經由測試緩衝器TD_0到TD_N連接至貫通電極TSV_0到TSV_N。測試墊PAD_RSTB係連接至貫通電極TSV_RSTB。貫通電極TSV_0到TSV_N和TSV_RSTB將相關聯的凸出電極連接至設置於基板介於其間之相對位置之反面凸出電極。記憶裝置21到24的貫通電極TSV_0到TSV_N和TSV_RSTB係以互相對應的關係而連接。
在圖5中，帶有測試墊PAD_0到PAD_N於其上之記憶裝置21到24的表面係正面，而在該等正面對向側之表面係反面。要注意到，記憶裝置21到24的正面係在半導體基板中裝載有電路元件於其上之側。另一方面，反面係在半導體基板中未裝載有電路元件於其上之側。如圖5所示，在例示實施例1中之堆疊記憶晶片部10a係所謂面朝下型(face-down type)堆疊晶片部，其中將記憶裝置21到24正面朝下而加以堆疊。
(例示實施例1的操作：正常操作)
現在將參考圖4和5，描述例示實施例1的操作。首先，將解釋如圖1所示作為半導體裝置10之記憶裝置21到24完成之後的正常操作。在這個狀態，記憶裝置21到24的凸出電極BP_0 到BP_N和BP_RSTB係連接至記憶體控制器30或外部端子SB。記憶裝置21到24的測試墊PAD_0到PAD_N、PAD_SETB、及PAD_RSTB係在非連接狀態。當重設訊號傳送至記憶裝置21到24之凸出電極BP_RSTB時，將記憶裝置21到24的緩衝器控制器BC重設。記憶裝置21到24的測試緩衝器TD_0到TD_N係設定成非啟動狀態作為預設狀態。由此時開始，記憶裝置經由貫通電極TSV_0到TSV_N和TSV_RSTB與記憶體控制器30或外部端子SB交換訊號，以運作作為半導體裝置10。
(例示實施例的操作：單一記憶裝置之測試)
在晶圓或顆粒(pellet)狀態，其中堆疊記憶晶片部10a的記憶裝置21到24尚未組合成堆疊記憶晶片部10a，單一記憶裝置每一者可利用測試墊PAD_0到PAD_N、PAD_SETB、或PAD_RSTB而加以測試。
對於測試中的記憶裝置21到24，測試墊PAD_0到PAD_N、PAD_SETB、或PAD_RSTB係連接至測試裝置。由於該測試係針對單一記憶裝置，凸出電極BP_0到BP_N和BP_RSTB係在非連接狀態。
起初，測試中的記憶裝置21到24每一者的緩衝器控制器BC自外部(舉例來說，測試裝置)經由測試中記憶裝置之測試墊PAD_SETB接收啟動準位(低準位)的設定訊號SETB。緩衝器控制器BC回應啟動準位的設定訊號而將緩衝器控制訊號設定至啟動準位(高準位)。由於測試中之記憶裝置的測試緩衝器TD_0到TD_N接收到在啟動準位(高準位)之緩衝器控制訊號，且被設定成啟動準位，測試中記憶裝置的測試墊PAD_0到PAD_N係電連接至輸入/輸出電路60。在這個狀態，單一記憶裝置每一者可加以測試。
(例示實施例1的操作：堆疊記憶晶片部10a之測試)
參考圖4和5，現在將描述在例示實施例1中堆疊記憶晶片部10a的測試操作。在堆疊記憶晶片部10a之測試中，經由其測試墊暴露於外部之記憶裝置21的測試墊，與外部測試裝置交 換訊號。在記憶裝置22到24中，經由貫通電極TSV_0到TSV_N和TSV_RSTB與外部測試裝置交換訊號。
首先，記憶裝置21的緩衝器控制器BC，經由其測試墊PAD_SETB，自外部(例如：測試裝置)接收啟動準位(低準位)之設定訊號SETB。緩衝器控制器BC回應啟動準位之設定訊號SETB而將緩衝器控制訊號設定至啟動狀態(高準位)。由於記憶裝置21的測試緩衝器TD_0到TD_N接收在啟動準位(高準位)之緩衝器控制訊號且設定成啟動準位，其測試墊PAD_0到PAD_N係電連接至貫通電極TSV_0到TSV_N。要注意到，記憶裝置22到24的測試墊PAD_SETB沒有連接至例如外部測試裝置且保持在拉升狀態。因此，該等測試墊係被維持於非啟動準位(高準位)。記憶裝置22到24的測試緩衝器TD_0到TD_N因此係維持在非啟動狀態。
利用記憶裝置21的測試墊PAD_0到PAD_N，輸入/輸出所欲之測試訊號。因此，將訊號經由測試墊PAD_0到PAD_N和貫通電極TSV_0到TSV_N而交換於記憶裝置21的輸入/輸出電路60和外部測試裝置之間。記憶裝置22到24係經由凸出電極BP_0到BP_N和貫通電極TSV_0到TSV_N而被供給以所欲的測試訊號。以這個方式，在不探測凸出電極的狀況下，可測試堆疊記憶晶片部10a。在測試結束之後，傳送來自記憶裝置21的重設測試墊PAD_RSTB的一啟動準位之重設訊號，以關閉記憶裝置21的測試緩衝器而將測試緩衝器自貫通電極電性分離。以此方式，在正常操作期間，測試墊的電容量不會疊加至凸出電極之電容量。
亦即是，在測試堆疊記憶晶片部10a時，啟動堆疊記憶裝置21到24之中的記憶裝置21的測試緩衝器TD_0到TD_N，其中記憶裝置21的測試墊PAD_0到PAD_N及PAD_RSTB係暴露於外部。藉由啟動記憶裝置21的測試緩衝器，將測試墊和凸出電極互連，以使測試能夠自測試墊而執行。要注意到，記憶裝置21的凸出電極BP_0到BP_N亦經由貫通電極TSV_0到TSV_N連接至其他記憶裝置22到24的凸出電極BP_0到BP_N。記憶裝 置22到24因此可藉由記憶裝置21的測試墊PAD_0到PAD_N和測試緩衝器TD_0到TD_N而加以測試。
(例示實施例1的變形例)
圖6係方塊圖，顯示根據例示實施例1的變形例之半導體晶片的內部。圖7係堆疊複數圖6所示半導體晶片所取得之堆疊記憶晶片部10a的方塊圖。現在將說明圖6及7所示之本變形例之構造和操作與例示實施例1的不同點。與例示實施例1在構造和操作上實質上相同之圖6和7之本變形例的部分，以相同的參考符號加以表示，且不再贅述。
參考圖6，例示實施例1的變形例之緩衝器控制器BC，除了設定重設正反器電路F1之外，包含AND電路A1。在圖6中，設定重設正反器電路F1係實質上類似於圖4所示例示實施例1之整體緩衝器控制器BC。在圖6所示例示實施例1的變形例之中，AND電路A1取設定重設正反器電路E1的輸出端子與由凸出電極BP_TEST所輸入的測試進入訊號之AND運算。AND電路A1的輸出訊號成為本變形例的緩衝器控制器BC的輸出訊號。凸出電極BP_TEST係亦連接至測試進入訊號的輸入墊PAD_TEST。
參考圖7，當組合堆疊記憶晶片部10a之時，如同其他凸出電極BP_0到BP_N和BP_RSTB，測試進入訊號的凸出電極BP_TEST係藉由貫通電極TSV_RSTB共通地連接至堆疊記憶裝置21到24的測試進入訊號的凸出電極BP_TEST。凸出電極BP_TEST亦連接至記憶裝置21到24的測試進入訊號的輸入墊PAD_TEST。然而，僅使用在堆疊記憶晶片部10a的表面上所暴露之記憶裝置21的墊PAD_TEST於測試進入訊號之傳送。一旦堆疊記憶晶片部10a已完成，記憶裝置22到24的測試進入訊號的輸入墊PAD_TEST不使用於測試進入訊號的傳送。
現在將說明圖6和7所示例示實施例1之變形例的操作。在本變形例中，不僅是由外部測試裝置供給來自記憶裝置21的測試墊PAD_SETB之啟動準位之設定訊號SETB，記憶裝置21的測試進入訊號的輸入墊PAD_TEST亦持續維持於啟動準位(高 準位)，以允許測試緩衝器TD_0到TD_N的啟動。在正常操作期間，將測試進入訊號TEST固定於非啟動準位或低準位，以防止在正常操作期間測試緩衝器TD_0到TD_N之誤啟動發生。
[例示實施例2]
圖8係方塊圖，顯示在例示實施例2之中半導體晶片的內部。圖9係方塊圖，顯示將圖8之半導體晶片組合成堆疊記憶晶片部10a之狀態。在構造和操作上與例示實施例1相同的本例示實施例的部分係以相同的參考符號加以表示，且不再贅述。在圖8所示例示實施例2之中，測試操作模式的進入係藉由連接至凸出電極BP_TEST及墊PAD_TEST之既存的測試進入訊號TEST訊號、及連接至凸出電極BP_CS0B和墊PAD_CS0B之指令訊號一部分之晶片選擇訊號CS0B。與例示實施例1不同的是，不需要提供測試堆疊記憶晶片部10a的額外測試墊PAD_SETB。例示實施例2的緩衝器控制器BC包含設定重設正反器電路(F1、F2)、AND電路(A1、A2)、及OR電路O1。
參考圖9，與其他訊號不同，作為選擇記憶裝置21到24的識別訊號之晶片選擇訊號CS0B到CS3B，係不藉由記憶裝置21到24共通的貫通電極而加以傳送。反而是，連結至記憶裝置21到24的晶片選擇訊號CS0B到CS3B係具有偏移而連接。亦即，連接晶片選擇訊號的貫通電極TSV_CS0到TSV_CS3沒有連接至設置在凸出電極對應位置且具有基板於其間的反面凸出電極，而是連接至設置在偏移位置的反面凸出電極。當完成堆疊記憶晶片部10a時，記憶裝置21到24的貫通電極TSV_CS0到TSV_CS3係呈螺旋形地連接凸出電極。
(堆疊記憶晶片部10的測試操作)
堆疊記憶晶片部10a的測試操作係如例示實施例1由記憶裝置21的測試墊(PAD_0到PAD_N、PAD_TEST、PAD_CS0B、PAD_RSTB)開始。使用PAD_TEST、PAD_CSB、及PAD_RSTB以進入測試模式。要注意到，在堆疊記憶晶片部10a的測試期間，需要將PAD_CS1B到PAD_CS3B維持於非啟動準位(高準位)。
啟動準位(高準位)的測試訊號係由記憶裝置21的測試墊PAD_TEST加以供給。如此得以藉由設定重設正反器電路F1控制記憶裝置21的緩衝器控制訊號。
自記憶裝置21的測試墊PAD_RSTB傳送啟動準位(低準位)之重設訊號RSTB。該重設訊號RSTB係經由凸出電極BP_RSTB和貫通電極連接至記憶裝置21到24。因此，將記憶裝置21到24的設定重設正反器電路F1、F2重設(F1、F2的輸出切換為低準位)。
將啟動準位(低準位)之晶片選擇訊號CS0B供給至記憶裝置21的測試墊PAD_CS0B。在此時，將記憶裝置21的測試墊PAD_CS1B到PAD_CS3B維持於非啟動準位(高準位)。在記憶裝置21之中，OR電路O1的輸出切換為低準位，以設定記憶裝置21的設定重設正反器電路F1。結果，由AND電路A1所輸出的緩衝器控制訊號被啟動(高準位)，以啟動測試緩衝器TD_0到TD_N。如此將測試墊PAD_0到PAD_N連接至相關聯的貫通電極TSV_0到TSV_N。
在記憶裝置22到24中，AND電路A2的輸出切換為低準位，以設定該設定重設正反器電路F2，其接著輸出一高準位。OR電路O1的輸出接著切換為高準位。AND電路A1的輸出訊號，其成為緩衝器控制器BC的輸出訊號，切換為低準位以提供一非啟動準位。由於測試緩衝器TD_0到TD_N係非啟動，測試墊PAD_0到PAD_0保持與相關聯的貫通電極TSV_0到TSV_N電性分離。
在這個狀態，經由記憶裝置21的測試墊PAD_0到PAD_N輸出/輸入所欲的測試訊號。可因此在不探測凸出電極的狀態下測試堆疊記憶晶片部10a。
在堆疊記憶晶片部10a的測試結束後，自記憶裝置21的測試墊PAD_RSTB傳送一啟動準位(低準位)之重設訊號RSTB。將記憶裝置21到24的設定重設正反器電路F1、F2藉由預設設定加以重設，其各自的輸出切換為低準位。該測試於是結束。
(正常操作)
在將堆疊記憶晶片部10a與記憶體控制器30和中介基板40組合以提供半導體裝置10之後，沒有啟動準位(高準位)的測試訊號自例如PAD_TEST之測試墊加以傳送。可如此在無需依據設定重設正反器電路F2的狀態下，將測試緩衝器TD_0到TD_N一直設定於非啟動狀態。
(例示實施例2的功效)
在例示實施例2之中，可在不需要提供堆疊記憶晶片部10a專用的測試墊的狀況下，利用晶片選擇訊號CS0B到CS3B設定堆疊記憶晶片部10a的測試模式，藉此增加例示實施例1的功效。
[例示實施例3]
圖10係方塊圖，說明圖2所示半導體裝置10的例示實施例3的互連結構。
在圖10所示例示實施例3之中，記憶裝置21a到24a之每一者具有四個通道(通道0到通道3)，且對各個通道共通地連接至記憶體控制器30x。記憶裝置21a到24a每一者對於各個通道包含時脈端子20a、位址端子20b、指令端子20c、及資料端子20d，其對於各個通道分別連接至記憶體控制器30的時脈端子30a、位址端子30b、指令端子30c、及資料端子30d。
在具有上述構造之半導體裝置中，可對於各個通道設置在如圖4、6、和8所示例示實施例1、例示實施例1之變形例、及例示實施例2中所說明的單元，例如緩衝器控制器BC。可對於記憶裝置21a到24a之每一者設置四個通道共用之緩衝器控制器BC，代替對於每個通道設置緩衝器控制器BC。
[例示實施例4]
圖11係方塊圖，顯示例示實施例4的堆疊記憶晶片部10a。此處將僅說明圖11與圖5所示例示實施例1的不同點。如圖5所示之相同元件以相同的參考符號加以表示，且不再贅述。
在圖11所示例示實施例4之中，在記憶裝置21到23 設置貫通電極，但不在最上層的記憶裝置24b之中設置。記憶裝置21到23和24b係面朝下型，亦即帶有測試墊PAD到PAD_N的面朝下而加以堆疊，亦即是半導體基板中帶有電路元件的面朝下。因此不需要在最上層的記憶裝置24b之中設置貫通電極。在最上層設置貫通電極的處理被省略。然而，除了凸出電極沒有連接貫通電極之外，本例示實施例的內部構造係實質上與圖4所示者相同。當然，單一記憶裝置的測試和由記憶裝置所組成的堆疊記憶晶片部10a的測試係以與例示實施例1中相同的方式加以實施。
圖12顯示根據例示實施例1到4其中任一者之半導體裝置10的範例實作。為了圖式的簡明，未顯示測試墊、測試緩衝器、和緩衝器控制器。在本範例實作中，記憶裝置係一般用途記憶體(DRAM)。半導體裝置10係設置於控制該一般用途DRAM的記憶體控制器45之上。DRAM 21到24(24b)每一者的時脈、指令、位址和資料端子係共通地連接，且連接至記憶體控制器45的相關聯的端子。控制器45係設置於封裝基板40之上且以樹酯封裝全部元件，以完成一多晶片模組。該模組可與例如MPU或CPU之其他半導體晶片，或是電子元件一起，加以實施作為配線基板80之上的母板。要注意到封裝基板40可由絕緣材料及在該絕緣材料表面上或內部的導電材料加以形成，且因此可說是一配線基板。該基板可因此類似於作為母板的配線基板80。
圖13顯示根據例示實施例1到4之半導體裝置10的另一範例實作。為了圖式的簡明，將測試墊、測試緩衝器、和緩衝器控制器省略。在本範例實作中，半導體裝置10的記憶裝置係核心記憶體，且省略記憶體控制器的介面部分。介面晶片60扮演介面的角色。介面晶片60係實施於封裝基板40之上，其中堆疊記憶晶片10係堆疊於該封裝基板40之上。該模組與記憶體控制器70係實施於作為母板的印刷配線基板80之上。
注意到微處理器/微控制器自身可具有記憶體控制器45、70的功能。記憶體控制器45和/或介面晶片60可在沒有封裝 基板40中介的狀況下在配線基板80之上加以實施。
在上述例示實施例中，在堆疊記憶晶片部10a上設置的記憶裝置的數量係四個。然而，在堆疊記憶晶片部10a之上所實施的記憶晶片的數量可任意選擇。雖然在上述例示實施例中所堆疊的半導體晶片係記憶晶片，半導體晶片當然可為非記憶裝置的元件。
上述專利文獻1的揭露內容藉由參照而納入本案。基於本發明的基本技術觀念，在包含申請專利範圍之本發明的全體揭露內容的範圍之內，特定的例示實施例或範例可加以變更和調整。此外，在申請專利範圍之內可實施此處所揭露元件的各種組合或選擇。因此，本發明可涵蓋根據包含申請專利範圍之本發明的全體揭露內容和本發明的技術觀念熟習此技術者可想到的各種各樣的變形或修正。
10‧‧‧半導體裝置
10a‧‧‧堆疊記憶晶片部
10b‧‧‧記憶體控制器部
20a‧‧‧時脈端子
20b‧‧‧位址端子
20c‧‧‧指令端子
20d‧‧‧資料端子
21、...、24‧‧‧記憶裝置(晶片)
21a、...、24a‧‧‧記憶裝置(晶片)
24b‧‧‧記憶裝置
30‧‧‧記憶體控制器
30x‧‧‧記憶體控制器
30a‧‧‧時脈端子
30b‧‧‧位址端子
30c‧‧‧指令端子
30d‧‧‧資料端子
40‧‧‧基板
41‧‧‧基板的正面
42‧‧‧基板的反面
45‧‧‧記憶體控制器
50‧‧‧封裝樹脂
60‧‧‧輸入/輸出電路
61‧‧‧輸入電路
62‧‧‧輸出電路
60‧‧‧介面晶片
70‧‧‧記憶體控制器
71‧‧‧存取控制電路
72‧‧‧記憶胞陣列
80‧‧‧配線基板
A1、A2‧‧‧AND電路
O1‧‧‧OR電路
F1、F2‧‧‧設定重設正反器電路
BC‧‧‧緩衝器控制器
BE1‧‧‧凸出電極
BE2‧‧‧凸出電極
PAD_0、...、PAD_N、PAD_SETB、PAD_RSTB‧‧‧測試墊
SB‧‧‧外部端子
TD_0、...、TD_N‧‧‧測試緩衝器
TSV‧‧‧貫通電極
圖1係橫剖面示意圖，說明根據本揭露內容的例示實施例1的半導體裝置的整體結構；圖2係方塊圖，描述例示實施例1的互連結構；圖3係程序圖，說明在例示實施例1中結合堆疊記憶晶片部與記憶體控制器部以製作半導體裝置10的程序；圖4係方塊圖，顯示在例示實施例1中的半導體晶片；圖5係方塊圖，顯示在例示實施例1中將複數半導體晶片堆疊在一起的狀態；圖6係在例示實施例1的變形例中的半導體晶片的方塊圖；圖7係方塊圖，顯示在例示實施例1的變形例中將複數半導體晶片堆疊在一起的狀態；圖8係在例示實施例2中半導體晶片的方塊圖；圖9係方塊圖，顯示在例示實施例2中將複數半導體晶片堆疊在一起的狀態；圖10係方塊圖，說明在例示實施例3中的互連結構； 圖11係方塊圖，顯示在例示實施例4中將複數半導體晶片堆疊在一起的狀態；圖12係橫剖面圖，顯示各個例示實施例的半導體裝置的印刷電路板的範例實作；及圖13係橫剖面圖，顯示各個例示實施例的半導體裝置的印刷電路板的另一範例實作。
10‧‧‧半導體裝置
21、...、24‧‧‧記憶裝置(晶片)
30‧‧‧記憶體控制器
40‧‧‧基板
41‧‧‧基板的正面
42‧‧‧基板的反面
50‧‧‧封裝樹脂
SB‧‧‧外部端子
TSV‧‧‧貫通電極

Claims (20)

  1. 一種裝置，包含：一半導體基板；一第一貫通電極，穿過該半導體基板；一第一測試墊；一第一三態緩衝器，連接於該第一貫通電極和該第一測試墊之間，且於其一控制端子接收一緩衝器控制訊號；及一緩衝器控制電路，將該緩衝器控制訊號供給至該第一三態緩衝器。
  2. 如申請專利範圍第1項的裝置，更包含連接至該緩衝器控制電路的一第二測試墊，且其中該緩衝器控制電路建構成回應一第一訊號而產生該緩衝器控制訊號，該第一訊號係經由該第二測試墊而由外部加以供給。
  3. 如申請專利範圍第2項的裝置，更包含連接至該緩衝器控制電路的一第三測試墊，且其中該緩衝器控制電路建構成回應一重設訊號而停止產生該緩衝器控制訊號，該重設訊號係經由該第三測試墊而由外部加以供給。
  4. 如申請專利範圍第3項的裝置，更包含穿過該半導體基板的一第二貫通電極，且其中該第三測試墊係連接至該第二貫通電極。
  5. 如申請專利範圍第1項的裝置，更包含：複數第二貫通電極，各自穿過該半導體基板；複數測試墊；及複數第二三態緩衝器，各自連接於相關聯的該等第二貫通電極其中之一與相關聯的該等第二測試墊其中之一之間，該等第二三態緩衝器於其控制端子接收該緩衝器控制訊號。
  6. 如申請專利範圍第1項的裝置，其中當該裝置係在測試操作時，該第一三態緩衝器將該第一測試墊連接至該第一貫通電極，且當該裝置係在正常操作時，該第一三態緩衝器將該第一測試墊與該第一貫通電極分離。
  7. 一種裝置，包含：一第一半導體晶片，包含：一第一半導體基板，包含互相對向的第一和第二主面，一第一貫通電極，穿過該第一半導體基板，一第一端子，形成於該第一半導體基板的該第一主面的一側上，且電連接至該第一貫通電極，一第二端子，形成於該第一半導體基板的該第二主面的一側上，且電連接至該第一貫通電極，一第一測試墊，形成於該第一半導體基板的該第一主面的一側上，一第一三態緩衝器，形成於該第一半導體基板的該第一主面的一側上，且連接於該第一貫通電極和該第一測試墊之間，且在其一控制端子接收一第一緩衝器控制訊號，及一第一緩衝器控制電路，將該第一緩衝器控制訊號供給至該三態緩衝器；及一第二半導體晶片，與該第一半導體晶片堆疊，該第二半導體晶片包含：一第二半導體基板，包含互相對向的第三和第四主面，一第三端子，形成於該第二半導體基板的該第三主面的一側上，且電連接至該第一半導體晶片的該第二端子。
  8. 如申請專利範圍第7項的裝置，其中該第一半導體晶片更包含一第二測試墊，該第二測試墊形成於該第一半導體基板的該第一主面的一側上，且連接至該第一緩衝器控制電路，且其中該第一緩衝器控制電路建構成回應於一第一訊號而產生該第一緩衝器控 制訊號，該第一訊號係經由該第二測試墊由外部加以供給。
  9. 如申請專利範圍第8項的裝置，其中該第一半導體晶片更包含一第三測試墊，該第三測試墊形成於該第一半導體基板的該第一主面的一側上，且連接至該第一緩衝器控制電路，且其中該第一緩衝器控制電路建構成回應一重設訊號而停止產生該第一緩衝器控制訊號，該重設訊號係經由該第三測試墊由外部加以供給。
  10. 如申請專利範圍第9項的裝置，其中該第一半導體晶片更包含：一第三貫通電極，穿過該第一半導體基板，且電連接至該第三測試墊，及一第四端子，形成於該第一半導體基板的該第二主面的一側上，且電連接至該第三貫通電極；且該第二半導體晶片更包含：一第四測試墊，形成於該第二半導體基板的該第三主面的一側上，一第五端子，形成於該第二半導體基板的該第三主面的一側上，且電連接至該第一半導體晶片的該第四端子，一第二三態緩衝器，形成於該第二半導體基板的該第三主面的一側上，連接於該第三端子和該第四測試墊之間，且在其一控制端子接收一第二緩衝器控制訊號；及一第二緩衝器控制電路，將該第二緩衝器控制訊號供給至該第二三態緩衝器，該第二緩衝器控制電路係連接至該第五端子，且建構成回應經由該第五端子所供給之該重設訊號而停止產生該第二緩衝器控制訊號。
  11. 如申請專利範圍第7項的裝置，其中該第一半導體晶片更包含：複數第二貫通電極，各自穿過該第一半導體基板， 複數第四端子，各自形成於該第一半導體基板的該第一主面的一側上且電連接至相關聯的該等第二貫通電極其中之一，複數第五端子，各自形成於該第一半導體基板的該第二主面的一側上，且電連接至相關聯的該等第二貫通電極其中之一，複數第二測試墊，各自形成於該第一半導體基板的該第一主面的一側上，及複數第二三態緩衝器，各自形成於該第一半導體基板的該第一主面的一側上，且連接於相關聯的該等第二貫通電極其中之一與相關聯的該等第二測試墊其中之一之間，該等第二三態緩衝器於其控制端子接收該第一緩衝器控制訊號；且該第二半導體晶片更包含：複數第六端子，各自形成於該第二半導體基板的該第三主面的一側上，且電連接至該第一半導體晶片之相關聯的該等第五端子其中之一。
  12. 如申請專利範圍第7項的裝置，其中當該裝置係在一測試操作時，該第一半導體晶片的該第一三態緩衝器將該第一測試墊連接至該第一貫通電極，且當該裝置係在正常操作時，該第一半導體晶片的該第一三態緩衝器將該第一測試墊與該第一貫通電極分離。
  13. 如申請專利範圍第7項的裝置，其中該第一半導體晶片更包含：一第一電子電路，其達成電路操作，及一第一輸入緩衝器，連接於該第一貫通電極和該第一電子電路之間；且該第二半導體晶片更包含：一第二電子電路，其達成電路操作，及一第二輸入緩衝器，連接於該第三端子和該第二電子電路之間。
  14. 如申請專利範圍第7項的裝置，其中該第二半導體晶片更包含：一第二貫通電極，穿過該第二半導體基板，且電連接至該第三端子，及一第四端子，形成於該第二半導體基板的該第四面的一側上，且電連接至該第二貫通電極；且該裝置更包含一第三半導體晶片，與第一和第二半導體晶片堆疊，以使該第二半導體晶片被夾設於該第一和第三半導體晶片之間，該第三半導體晶片包含：一第三半導體基板，包含互相對向的第五和第六主面，一第五端子，形成於該第三半導體基板的該第五主面的一側上，且電連接至該第二半導體晶片的該第四端子。
  15. 一種裝置，包含：一第一半導體晶片，包含：一第一半導體基板，包含互相對向的第一和第二主面，一第一記憶電路，形成於該第一半導體基板的該第一主面的一側上，一第一貫通電極，穿過該第一半導體基板，一第一端子，形成於該第一半導體基板的該第一主面的一側上，且電連接至該第一記憶電路和該第一貫通電極，一第二端子，形成於該第一半導體基板的該第二主面的一側上，且電連接至該第一貫通電極，一第一測試墊，形成於該第一半導體基板的該第一主面的一側上，一第一三態緩衝器，形成於該第一半導體基板的該第一主面的一側上，且連接於該第一貫通電極和該第一測試墊之間，且在其一控制端子接收一第一緩衝器控制訊號，及一第一緩衝器控制電路，將該第一緩衝器控制訊號供給 至該三態緩衝器；及一第二半導體晶片，與該第一半導體晶片堆疊而形成一晶片堆疊結構，該第二半導體晶片包含：一第二半導體基板，包含互相對向的第三和第四主面，一第二記憶電路，形成於該第二半導體基板的該第三主面的一側上，及一第三端子，形成於該第二半導體基板的該第三主面的一側上，且電連接至該第二記憶電路，該第三端子係電連接至該第一半導體晶片的該第二端子；及一控制器晶片，連接至該晶片堆疊結構，以在該第一和第二記憶電路之每一者上執行資料讀寫操作。
  16. 如申請專利範圍第15項的裝置，更包含一配線板，該控制器晶片係安裝於該配線板之上，且該晶片堆疊結構係安裝於該控制器晶片之上。
  17. 如申請專利範圍第16項的裝置，更包含形成於該配線板之上的絕緣材料，以封裝該控制器晶片和該晶片堆疊結構。
  18. 如申請專利範圍第15項的裝置，更包含一介面晶片與第一和第二配線板，該介面晶片係介於該控制器晶片和該晶片堆疊結構之間，以在該控制器晶片的控制下控制該晶片堆疊結構，該介面晶片係安裝於該第一配線板之上，該晶片堆疊結構係安裝於該介面晶片之上，該第一配線板係安裝於該第二配線板之上，且該控制器晶片係安裝於該第二配線板之上。
  19. 如申請專利範圍第18項的裝置，更包含形成於該第一配線板之上的絕緣材料，以封裝該介面晶片和該晶片堆疊結構。
  20. 如申請專利範圍第15項的裝置，其中該第一半導體晶片更包 含一第二測試墊，該第二測試墊係形成於該第一半導體基板的該第一主面的一側上，且連接至該第一緩衝器控制電路，且其中該第一緩衝器控制電路建構成回應經由該第二測試墊而由外部供給之第一訊號，產生該第一緩衝器控制訊號。
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