CN111402945B - 不具有单元阵列的集成电路芯片和裸片测试 - Google Patents

不具有单元阵列的集成电路芯片和裸片测试 Download PDF

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Abstract

本发明公开一种不具有单元阵列的集成电路芯片和裸片测试。集成电路芯片包括：第一穿通电极和第二穿通电极，它们穿通集成电路芯片而形成；传输电路，其适用于响应于选择信号而选择分别通过第一穿通电极和第二穿通电极传输的信号中的一者，并将选择的信号传输至数据线；以及选择信号生成电路，其适用于在测试操作期间通过触发选择信号来生成选择信号。

Description

不具有单元阵列的集成电路芯片和裸片测试
相关申请的交叉引用
本申请要求于2019年1月3日提交的申请号为10-2019-0000682的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例总体上涉及集成电路芯片和存储器件，并且更具体地，涉及不具有存储器存储(memory storage)的集成电路芯片的晶圆级测试。
背景技术
半导体封装通常是指由塑料、陶瓷、金属、玻璃等制成的外壳，以容纳一个或多个集成电路芯片或半导体器件。封装半导体器件有很多好处。封装为通过引线、焊盘、焊球、引脚、电线等与印刷电路板的外部互连提供了很好的平台。封装还为避免外部环境危害(如机械损坏、化学腐蚀和光害)提供了良好的屏蔽。另外，封装可以提供用于耗散由封装的半导体器件产生的热量的方式。
在半导体晶圆级(wafer level)制造数千个单独的集成电路。然后将集成电路从半导体晶圆切割成单独的裸片。单个集成电路在封装之前经过功能完整性测试。可以在晶圆级执行裸片的测试。
更高的性能和更好的小型化是半导体封装工业的持续追求。三维(3D)封装是指对层叠在彼此顶部并通过穿通硅通孔(TSV)或穿通电极彼此互连的若干个半导体芯片进行封装。可以通过垂直层叠两个或更多个集成电路芯片来实现具有三维(3D)结构的层叠存储器件。垂直层叠的集成电路芯片可以被安装在用于半导体封装的基板上，同时通过穿通硅通孔(TSV)或穿通电极彼此电耦接。
三维(3D)封装比二维(2D)封装提供更高的性能和更好的小型化。二维(2D)结构使用导线或凸块将半导体芯片布置在印刷电路板(PCB)的水平表面上。垂直层叠的半导体芯片在印刷电路板(PCB)上比横向分布的半导体芯片需要更少的占位面积。与在二维封装中相比，在三维(3D)封装中对穿通电极的使用提供了更高的通信带宽和更短的数据路径。由于信号传输是通过由穿通电极形成的垂直输入/输出线和宽的存储器总线来执行的，因此层叠的半导体存储器件可以以更高的速度运行。
与在封装之后执行测试不同，在封装之前对单个半导体器件进行测试将更少形成浪费，因为在封装之后发现有缺陷的芯片就会为时已晚，而不可避免地丢弃整个封装。
发明内容
在一个实施例中，一种集成电路芯片可以包括：第一穿通电极和第二穿通电极，该第一穿通电极和第二穿通电极穿通集成电路芯片而形成；传输电路，其适用于响应于选择信号而选择分别通过第一穿通电极和第二穿通电极传输的信号之中的一者，并且将选择的信号传输至数据线；以及选择信号生成电路，其适用于在测试操作期间通过触发选择信号来生成选择信号。
在一个实施例中，一种集成电路芯片包括：第一数据节点和第二数据节点；第一锁存电路和第二锁存电路，它们适用于储存分别通过第一数据节点和第二数据节点输入的数据；传输电路，其适用于在测试操作期间响应于选择信号而交替地将储存在第一锁存电路和第二锁存电路中的数据传输到第一数据节点。
在一个实施例中，一种存储器件包括：第一集成电路芯片；以及层叠在第一集成电路芯片之上的多个第二集成电路芯片，其中，第一集成电路芯片和第二集成电路芯片通过多个穿通电极来发送/接收数据，所述多个穿通电极穿通第一集成电路芯片和第二集成电路芯片而形成，其中，第一集成电路芯片包括：传输电路，其适用于响应于选择信号而选择通过多个穿通电极之中的第一穿通电极和第二穿通电极传输的数据之中的一者，并且将选择的数据传输至数据线；以及选择信号生成电路，其适用于在测试操作期间通过触发选择信号来生成选择信号。
在一个实施例中，一种通过利用修复电路对不具有单元阵列的集成电路芯片执行晶圆级测试以在晶圆级测试期间生成测试信号的方法，所述修复电路被配置为修复有缺陷的穿通电极，该方法包括：基于读取数据选通信号来生成触发信号；提供与两个锁存电路耦接的两个穿通电极，该两个锁存电路被配置为储存来自耦接的穿通电极的测试数据；将所述触发信号提供给穿通电极修复电路作为选择信号，其中，所述修复电路被配置为响应于所述触发信号的逻辑电平来选择所述两个穿通电极之一；并且在晶圆级测试期间，通过响应于触发信号而输出两个锁存电路的逻辑电平来生成测试信号。
附图说明
图1示出了根据本发明实施例的具有封装在其中的存储器件的存储系统。
图2示出了根据本发明实施例的图1的第一集成电路芯片。
图3示出了根据本发明实施例的图2的分频电路。
图4示出了根据本发明实施例的图2的选择信号生成电路。
图5示出了根据本发明实施例的图2的第一集成电路芯片的信号波形。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于这里阐述的本公开的实施例。而是，提供这些实施例，以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
各个实施例可以针对能够通过切换数据路径来生成触发数据、并使用该触发数据来测试数据路径的集成电路芯片。
参考图1，根据本公开的实施例的存储系统100可以特别包括形成在中介层130和封装基板140上方的存储器件110和处理器120。
如图1所示，中介层130形成在封装基板140上方，并且存储器件110和处理器120形成在中介层130上方。中介层130可以是在一个连接与另一连接之间进行路由的电接口。通过使用中介层130，可以将一连接重新路由到不同的连接，和/或可以将一连接扩展到更宽的间距。中介层130的作用是在处理器120和存储器件110之间提供路径，因此，中介层130所提供的电互连路径在存储器件110和处理器120之间提供了更紧密的集成。因此，中介层130可以为处理器120与存储器件110之间的高速通信提供有效的方式。中介层130(其可以是硅芯片，但是是无源的而没有晶体管)可以提供密度更大的配置，该配置在给定的区域中比片外封装(off-chip package)具有更多的连接和走线。
在图1中，处理器120可以执行存储器控制功能。处理器120可以是存储器控制器，或者存储器控制器可以被集成到处理器120中作为其的一部分。因此，处理器120特别包括管理数据流入和流出存储器件110的数字电路。处理器120可以包括各种处理器，例如中央处理单元(CPU)、图形处理单元(GPU)以及应用处理器(AP)。存储器控制器120和存储器件110中的每一个具有接口PHY，并且存储器控制器120和存储器件110的相应接口PHY通过中介层130彼此耦接。
存储器件110包括多个集成电路芯片112和114。图1中所示的存储器件110是具有彼此层叠在顶部上的多个裸片112和114的三维(3D)半导体器件。这种三维(3D)层叠减少了占位面积，并使得封装的整体尺寸更小，并且可以适用于高带宽存储操作而同时所需功耗更低。三维集成存储器件110包括具有用于与处理器120通信的逻辑电路的基底裸片114(或也称为第一集成电路芯片114)和层叠在基底裸片114上的多个核心裸片112(或也称为第二集成电路芯片112)。
如图1所示，基底裸片114通过穿通硅通孔(TSV)或穿通电极和微凸块与核心裸片112互连。存储器件110的垂直层叠的裸片112和114通过穿通硅通孔(TSV)或穿通电极互连，并通过中介层130与处理器120通信。由于存储器件110被设置得如此靠近处理器120，并且经由中介层130互连，因此它们之间存在较短的数据路径。较短的数据路径与存储器件110的宽的存储器总线相结合，意味着处理器120可以以较低的潜伏时间与存储器件110进行高速通信。
例如，存储器件110可以是高带宽存储器(HBM)，尽管本公开的存储器件110的范围不仅限于高带宽存储器(HBM)。作为高带宽存储器(HBM)，存储器件110可以例如包括用于3D层叠DRAM裸片112的高性能RAM接口114，其可以与处理器120结合使用，如上所述，处理器120可以是诸如GPU、CPU、AP等的高性能处理器。
基底裸片(即，第一集成电路芯片)114，其通过穿通硅通孔(TSV)或穿通电极与垂直层叠的核心裸片112电耦接，可以通过接口PHY向/从处理器120发送/接收数据。
每个核心裸片112可以包括用于在其中储存数据的单元阵列以及用于向单元阵列写入数据和从单元阵列读取数据的电路。另一方面，基底裸片114可以包括用于与核心裸片112和处理器120进行接口的逻辑电路。以这种方式配置，显著地增加了存储器件110的输入/输出单元的数量，从而有效地增加了带宽。如上所述，以这种方式配置的存储器件110的示例可以包括高带宽存储器(HBM)。
基底裸片114和核心裸片112可以分别被制造，然后彼此耦接。在将基底裸片114和核心裸片112耦接之前，可以分别测试它们。也就是说，为了测试基底裸片114是否具有缺陷，在将基底裸片114耦接到核心裸片112之前，基底裸片114可以输入/输出数据。可以将测试配置为在每个级别测试不良裸片。即，可以在将裸片112和裸片114安装成层叠之前分别对它们进行测试，或者也可以在它们被层叠之后对它们进行测试。然而，在安装裸片112和裸片114之前分别对它们进行测试将提供的优势在于，能够在封装之前仅丢弃有缺陷的裸片而不是整个裸片层叠。
在每个裸片112或114中可以形成有成千上万的穿通硅通孔(TSV)和相应的焊盘。垂直层叠的核心裸片112的最顶部裸片可以不需要穿通硅通孔(TSV)或穿通电极；然而，出于制造方便或出于其他原因，核心裸片112的最顶部裸片仍可以可选地设置有穿通硅通孔(TSV)或穿通电极。穿通硅通孔(TSV)或穿通电极执行作为用于数据传输、I/O、电源等的有效路径的功能，但是穿通硅通孔(TSV)或穿通电极在设计时要考虑冗余。这样，穿通硅通孔(TSV)或穿通电极本身也被测试，以准确确定哪些TSV有缺陷并且无法满足性能预期。然后可以用冗余的穿通硅通孔(TSV)或穿通电极来替换有缺陷的穿通硅通孔(TSV)或穿通电极。即使在将裸片安装成垂直层叠之后才发现有缺陷的穿通硅通孔(TSV)，也仅用冗余的穿通硅通孔(TSV)或穿通电极来替换通过测试而确定的有缺陷的穿通硅通孔(TSV)或穿通电极。即使在安装之后才发现有缺陷的穿通硅通孔(TSV)，也可以通过保留垂直层叠的裸片的功能完整性(而不是必须丢弃整个裸片层叠)来消除浪费并提高成品率。
与核心裸片112不同，基底裸片114可以不具有用于储存数据的单元阵列，并且在没有单元阵列的情况下，测试基底裸片114可能是困难的过程，因为将难以生成例如用于测试基底裸片114的输入/输出线所需的各种模式的数据。当在层叠所述芯片之前对基底裸片114执行晶圆测试时，由于因在基底裸片114中缺乏单元阵列而无法生成各种模式的测试信号，因此对用于执行读取和写入操作的信号线的测试、对检查每个数据总线的建立/保持余量的测试、对缺陷筛选和其他输入/输出性能等的测试将会是困难的。
然而，根据本公开的实施例，提供了在层叠之前单独地测试不具有单元阵列的基底裸片114的各种方式。基底裸片114设置有用于修复有缺陷的穿通硅通孔(TSV)或穿通电极的修复电路，但是直到将基底裸片114安装为垂直层叠中的基底裸片时，可能都不需要该穿通硅通孔(TSV)修复电路。更具体地，穿通硅通孔(TSV)修复电路可以包括选择电路(例如，包括多路复用器MUX的电路)，该选择电路用于选择例如冗余的穿通硅通孔(TSV)或穿通电极，以便用无缺陷的穿通硅通孔(TSV)或穿通电极来替换有缺陷的穿通硅通孔(TSV)或穿通电极。然而，当单独地测试基底裸片114时，该穿通硅通孔(TSV)修复电路不一定会被需要或使用。根据本公开的实施例，在仅有基底裸片114的测试期间，具有选择电路的穿通硅通孔(TSV)修复电路被用于生成各种模式的测试数据，因此，即使在基底裸片114中未配备任何单元阵列，仅有基底裸片114的晶圆级测试也是可能的。
现在参考图2，将根据本公开的实施例更详细地描述基底裸片(或第一集成电路芯片)114的与数据传输有关的一部分。
第一集成电路芯片114特别包括解码电路210、分频电路220、选择信号生成电路230、传输电路240和241、锁存电路250和251、穿通硅通孔(TSV)或穿通电极TSVR<0>和TSVR<1>、以及数据节点DQ<0>和DQ<1>。
如上所述，第一集成电路芯片114可以包括垂直穿通其内部而形成的多个穿通电极，如TSVR<0>和TSVR<1>。当在多个穿通电极TSVR<0>和TSVR<1>中的一个中出现缺陷时，第一集成电路芯片114可以用相邻的穿通电极或另一个穿通电极来替换有缺陷的穿通电极。
图2示出了第一集成电路芯片114的多个穿通电极中的第一穿通电极TSVR<0>和第二穿通电极TSVR<1>。类似地，在图2中，第一集成电路芯片114包括第一传输电路240和第二传输电路241、第一锁存电路250和第二锁存电路251、以及分别与第一穿通电极TSVR<0>和第二穿通电极TSVR<1>对应的第一数据节点DQ<0>和第二数据节点DQ<1>。然而，应注意的是，本实施例的范围不限于此。
分别对应于第一穿通电极TSVR<0>和第二穿通电极TSVR<1>的第一数据节点DQ<0>和第二数据节点DQ<1>用作用于向/从存储器控制器120发送/接收数据的节点。第一数据节点DQ<0>和第二数据节点DQ<1>可以通过微凸块等连接到中介层130，并且可以通过中介层130连接到存储器控制器120的接口PHY。
第一锁存电路250和第二锁存电路251可以储存通过第一穿通电极TSVR<0>和第二穿通电极TSVR<1>发送/接收的数据。在写入操作期间，通过第一数据节点DQ<0>和第二数据节点DQ<1>输入的数据可以储存在第一锁存电路250和第二锁存电路251中，并传输到相应的第一穿通电极TSVR<0>和第二穿通电极TSVR<1>。在读取操作期间，从第二集成电路芯片112读取的数据可以分别储存在第一锁存电路250和第二锁存电路251中以通过第一穿通电极TSVR<0>和第二穿通电极TSVR<1>进行传输。在根据本公开的实施例的测试操作期间，可以通过第一数据节点DQ<0>和第二数据节点DQ<1>输入具有不同逻辑电平的数据，并且可以分别将其储存在第一锁存电路250和第二锁存电路251中。
来自第一穿通电极TSVR<0>和第二穿通电极TSVR<1>的信号通过第一传输电路240和第二传输电路241被传输到第一数据节点DQ<0>和第二数据节点DQ<1>。即，在读取操作期间，从第二集成电路芯片112读取的数据通过第一穿通电极TSVR<0>和第二穿通电极TSVR<1>输入，并且第一传输电路240和第二传输电路241可以用于将输入数据通过数据线TIORL<0:1>和TIORH<0:1>传输到第一数据节点DQ<0>和第二数据节点DQ<1>。第一传输电路240和第二传输电路241可以对输入数据进行串行至并行转换，并将转换的数据传输至数据线TIORL<0:1>和TIORH<0:1>。如图2所示是用于以1:2的比率进行数据的串行至并行转换的操作，但是本实施例的范围不限于此。
第一传输电路240可以响应于选择信号SEL来选择通过第一穿通电极TSVR<0>传输的信号和通过第二穿通电极TSVR<1>传输的信号中的一者，并且将选择的信号传输至第一数据节点DQ<0>。根据实施例，在测试操作期间，第一传输电路240可以响应于选择信号SEL而交替地将储存在第一锁存电路250和第二锁存电路251中的数据传输到第一数据节点DQ<0>。即，由于在测试操作期间具有不同逻辑电平的数据被储存在第一锁存电路250和第二锁存电路251中，因此第一传输电路240可以将触发(toggle)至不同逻辑电平的数据传输至第一数据节点DQ<0>。
第一传输电路240可以包括选择器240_1和读取驱动器240_2。选择器240_1可以响应于选择信号SEL来选择通过第一穿通电极TSVR<0>传输的信号和通过第二穿通电极TSVR<1>传输的信号中的一者。读取驱动器240_2可以响应于读取数据选通信号RDQS将由选择器240_1选择的信号传输到第一数据节点DQ<0>。
例如，当选择信号SEL被去激活为逻辑低电平时，选择器240_1可以选择通过第一穿通电极TSVR<0>传输的信号。另一方面，当选择信号SEL被激活到逻辑高电平时，选择器240_1可以选择通过第二穿通电极TSVR<1>传输的信号。因此，当选择信号SEL被去激活为逻辑低电平时，读取驱动器240_2可以将通过第一穿通电极TSVR<0>传输的信号传输到第一数据节点DQ<0>，并且当选择信号SEL被激活为逻辑高电平时，读取驱动器240_2可以将通过第二穿通电极TSVR<1>传输的信号传输到第一数据节点DQ<0>。
与第一传输电路240的操作相似，第二传输电路241可以响应于第二穿通电极TSVR<1>和第三穿通电极(图2中未示出)而操作。因此，在此将省略对第二传输电路241的操作的重复描述。
解码电路210可以通过对从存储器控制器120输入的命令/地址进行解码来生成用于控制内部操作的信号。在读取操作期间，解码电路210可以通过对列地址ADD进行解码来生成读取命令信号。解码电路210可以通过将该读取命令信号与时钟同步来生成用于控制读取操作的信号，即，读取数据选通信号RDQS。
分频电路220可以通过对经由解码电路210生成的读取数据选通信号RDQS进行分频来生成分频信号RD_OD。分频电路220可以通过将读取数据选通信号RDQS的周期加倍来生成分频信号RD_OD。
根据实施例，在正常操作期间，选择信号生成电路230可以基于修复信息来生成选择信号SEL。另一方面，在测试操作期间，选择信号生成电路230可以使用分频信号RD_OD来生成选择信号SEL，或触发的选择信号SEL。选择信号生成电路230可以接收测试模式信号TM、修复信息信号REPAIR和分频信号RD_OD，根据本公开的实施例将参考图4更详细地描述选择信号生成电路230的配置和操作。
参考图3，图2的分频电路220特别包括：串联耦接的第一传送单元310和第二传送单元320。
第一传送单元310可以响应于读取数据选通信号RDQS将反馈的分频信号RD_OD传送到第二传送单元320。当读取数据选通信号RDQS在逻辑高电平被去激活时，三态反相器311和锁存器314可以被关断，并且三态反相器312和313可以被导通。当读取数据选通信号RDQS被激活为逻辑低电平时，三态反相器311和锁存器314可以被导通。当通过这样的操作将读取数据选通信号RDQS激活为逻辑低电平时，反馈的分频信号RD_OD可以被传送到第二传送单元320。第一传送单元310可以进一步包括接收复位信号RSTB的与非门315和反相器316。当复位信号RSTB被激活为逻辑低电平时，第一传送单元310可以被复位。
第二传送单元320可以响应于读取数据选通信号RDQS将第一传送单元310的输出信号反相，并输出该反相的信号作为分频信号RD_OD。当读取数据选通信号RDQS在逻辑高电平被去激活时，三态反相器321和锁存器324可以被关断，并且三态反相器322和323可以被导通。当读取数据选通信号RDQS被激活为逻辑低电平时，三态反相器321和锁存器324可以被导通。当通过这样的操作将读取数据选通信号RDQS激活为逻辑低电平时，第二传送单元320可以将第一传送单元310的输出信号反相，并且输出反相的信号作为分频信号RD_OD。第二传送单元320可以进一步包括接收复位信号RSTB的反相器326和或非门325。当复位信号RSTB被激活为逻辑低电平时，第二传送单元320可以被复位。
图4示出了根据本公开实施例的图2的选择信号生成电路230。选择信号生成电路230可以特别包括反相器INV以及第一门NAND1、第二门NAND2和第三门NAND3，根据本公开的实施例，第一、第二和第三门全都是与非门。但是，也可以通过其他逻辑门的组合来执行相同的逻辑运算。
第一门NAND1可以接收测试模式信号TM和修复信息信号REPAIR。第一门NAND1可以对测试模式信号TM和修复信息信号REPAIR执行与非逻辑运算，并且输出与非逻辑运算的结果值。
第二门NAND2可以接收分频信号RD_OD和由反相器INV反相的测试模式信号TM。第二门NAND2可以对分频信号RD_OD和反相的测试模式信号TM执行与非逻辑运算，并且输出与非逻辑运算的结果值。
第三门NAND3可以接收第一门NAND1和第二门NAND2的输出信号。第三门NAND3可以对第一门NAND1和第二门NAND2的输出信号执行与非逻辑运算，并且输出与非逻辑运算的结果值作为选择信号SEL。
根据实施例，当第一集成电路芯片114执行正常操作时，可以将测试模式信号TM去激活为逻辑高电平。当测试模式信号TM处于逻辑高电平时，第一门NAND1可以根据修复信息信号REPAIR来激活或去激活输出信号。另一方面，第二门NAND2可以输出高电平的输出信号，无论分频信号RD_OD如何。因此，第三门NAND3可以根据第一门NAND1的输出信号来激活或去激活选择信号SEL。
当第一集成电路芯片114执行正常操作时，选择信号生成电路230可以根据修复信息信号REPAIR来激活或去激活选择信号SEL。修复信息信号REPAIR可以根据在第一穿通电极TSVR<0>中是否检测到缺陷而被激活或去激活。
例如，当在第一穿通电极TSVR<0>中未检测到缺陷时，可以将修复信息信号REPAIR去激活为逻辑低电平。根据低电平的修复信息信号REPAIR，选择信号生成电路230可以将选择信号SEL去激活为逻辑低电平。如上所述，当选择信号SEL处于逻辑低电平时，第一传输电路240可以选择通过第一穿通电极TSVR<0>传输的信号，并且将选择的信号传输至第一数据节点DQ<0>。
另一方面，当在第一穿通电极TSVR<0>中检测到缺陷时，修复信息信号REPAIR可以被激活为逻辑高电平。根据高电平的修复信息信号REPAIR，选择信号生成电路230可以将选择信号SEL激活为逻辑高电平。如上所述，当选择信号SEL处于逻辑高电平时，第一传输电路240可以选择通过第二穿通电极TSVR<1>传输的信号，并将选择的信号传输至第一数据节点DQ<0>。
根据实施例，当第一集成电路芯片114执行测试操作时，测试模式信号TM可以被激活为逻辑低电平。当对第一集成电路芯片114执行晶圆级测试时，测试模式信号TM可以被激活为逻辑低电平。然而，本实施例的范围不限于此。
当测试模式信号TM处于逻辑低电平时，第一门NAND1可以输出高电平的输出信号，无论修复信息信号REPAIR如何。另一方面，第二门NAND2可以根据分频信号RD_OD来激活或去激活输出信号。因此，第三门NAND3可以根据第二门NAND2的输出信号来激活或去激活选择信号SEL。
当第一集成电路芯片114执行测试操作时，选择信号生成电路230可以根据分频信号RD_OD来激活或去激活选择信号SEL。由于分频信号RD_OD根据读取数据选通信号RDQS触发，因此在读取操作期间选择信号生成电路230可以通过触发选择信号SEL来生成选择信号SEL。第一传输电路240可以交替地将储存在第一锁存电路250和第二锁存电路251中的数据传输到第一数据节点DQ<0>。
图5示出了根据本公开的实施例的图2的第一集成电路芯片114的信号波形。
图5示出了由第一传输电路240从第一穿通电极TSVR<0>和第二穿通电极TSVR<1>传输到第一数据节点DQ<0>的数据的波形以及用于控制该数据的信号的波形。如上所述，传输到第一数据节点DQ<0>的数据可以通过第一数据线TIORL<0>和第二数据线TIORH<0>并行传输。因此，如图5所示是与数据有关的多个控制信号。
当在第一集成电路芯片114进入测试模式之后开始写入操作时，可以通过第一数据节点DQ<0>和第二数据节点DQ<1>输入测试数据。测试数据可以被传输到第一穿通电极TSVR<0>和第二穿通电极TSVR<1>，并且最终被储存在第一锁存电路250和第二锁存电路251中。
根据实施例，可以将具有彼此不同的逻辑电平(例如，1:0)的第一数据和第二数据分别储存在与第一穿通电极TSVR<0>和第二穿通电极TSVR<1>相对应的第一锁存电路250和第二锁存电路251中。测试数据可以是触发数据(toggling data)。尽管通过第一数据节点DQ<0>和第二数据节点DQ<1>输入的测试数据是触发的，但最后的输入数据可以具有不同的值。
当在写入操作之后开始读取操作时，解码电路210可以通过对列地址ADD进行解码来生成第一读取数据选通信号RDQSL和第二读取数据选通信号RDQSH。分频电路220可以通过对第一读取数据选通信号RDQSL和第二读取数据选通信号RDQSH进行分频来生成第一分频信号RD_ODL和第二分频信号RD_ODH。
每当第一读取数据选通信号RDQSL和第二读取数据选通信号RDQSH转变为逻辑低电平时，第一分频信号RD_ODL和第二分频信号RD_ODH的逻辑电平可以转变。第一分频信号RD_ODL和第二分频信号RD_ODH可以具有通过使第一读取数据选通信号RDQSL和第二读取数据选通信号RDQSH的周期加倍而增加的周期。每当第一读取数据选通信号RDQSL和第二读取数据选通信号RDQSH被激活时，第一分频信号RD_ODL和第二分频信号RD_ODH可以交替地具有高电平值和低电平值。可以根据实施例以各种方式执行分频方法或操作，并且本实施例不限于此。
因此，当第一数据选通信号RDQSL被第一次激活(在图5中，用带圆圈的“1”①来标记)时，第一分频信号RD_ODL可以具有逻辑低电平。选择信号生成电路230可以响应于低电平的分频信号RD_ODL将选择信号SEL去激活为逻辑低电平。当选择信号SEL处于逻辑低电平时，选择器240_1可以选择储存在第一穿通电极TSVR<0>(即，第一锁存电路250)中的第一数据1。读取驱动器240_2可以响应于第一读取数据选通信号RDQSL将选择的第一数据1传输至第一数据线TIORL<0>。
然后，当第一数据选通信号RDQSL被第二次激活(在图5中，用带圆圈的“2”②来标记)时，第一分频信号RD_ODL可以具有逻辑高电平。选择信号生成电路230可以响应于高电平的分频信号RD_ODL将选择信号SEL激活为逻辑高电平。当选择信号SEL处于逻辑高电平时，选择器240_1可以选择储存在第二穿通电极TSVR<1>(即，第二锁存电路251)中的第二数据0。读取驱动器240_2可以响应于第一读取数据选通信号RDQSL将选择的第二数据0传输至第一数据线TIORL<0>。
类似地，当第二读取数据选通信号RDQSH被第一次激活(在图5中，用带圆圈的“3”③来标记)并且第二分频信号RD_ODH具有逻辑低电平时，选择信号生成电路230可以将选择信号SEL去激活为逻辑低电平。第一传输电路240可以选择储存在第一穿通电极TSVR<0>(即，第一锁存电路250)中的第一数据1，并且将选择的数据传输到第二数据线TIORH<0>。当第二读取数据选通信号RDQSH被第二次激活(在图5中，用带圆圈的“4”④来标记)并且第二分频信号RD_ODH具有逻辑高电平时，选择信号生成电路230可以将选择信号SEL激活为逻辑高电平。第一传输电路240可以选择储存在第二穿通电极TSVR<1>(即，第二锁存电路251)中的第二数据0，并且将选择的数据传输到第二数据线TIORH<0>。
根据本公开的实施例，集成电路芯片可以使用用于控制读取操作的读取数据选通信号RDQSL和RDQSH来触发要通过数据线TIORL<0>和TIORH<0>传输的数据。即，集成电路芯片可以根据数据的带宽来传输逻辑高电平和逻辑低电平的数据，从而检查数据线TIORL<0>和TIORH<0>的建立/保持余量或者检测缺陷。
根据本公开的实施例，集成电路芯片可以通过切换数据路径来触发通过数据路径而传输的数据。特别地，即使像基底裸片一样的情况在集成电路芯片中未设置存储单元阵列，集成电路芯片也可以将触发数据传输到数据路径，并检查数据路径的建立/保持余量或者检测缺陷。此外，由于集成电路芯片可以使用安装在基底裸片中的修复电路来切换数据路径，因此可以测试数据输入/输出线而无需另外的电路配置或增加信号负载。
尽管出于说明性目的描述了各种实施例，但是对本领域技术人员显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (23)

1.一种集成电路芯片，包括：
第一穿通电极和第二穿通电极，它们穿通所述集成电路芯片而形成；
传输电路，其适用于响应于选择信号而选择分别通过所述第一穿通电极传输的信号和通过所述第二穿通电极传输的信号中的一者，并且将选择的信号传输至数据线；
选择信号生成电路，其适用于在测试操作期间通过触发所述选择信号来生成所述选择信号；和
分频电路，其适用于包括第一传送单元和第二传送单元，用于通过对读取数据选通信号进行分频来生成分频信号，
其中，所述第一传送单元响应于所述读取数据选通信号而将反馈的分频信号传送到所述第二传送单元，和
其中，所述第二传送单元响应于所述读取数据选通信号而将所述第一传送单元的输出信号反相，并输出反相信号作为所述分频信号。
2.根据权利要求1所述的集成电路芯片，其中，在正常操作期间，所述选择信号生成电路基于修复信息来激活或去激活所述选择信号。
3.根据权利要求1所述的集成电路芯片，还包括：
解码电路，其适用于在读取操作期间通过对从外部输入的列地址进行解码来生成所述读取数据选通信号。
4.根据权利要求3所述的集成电路芯片，其中，所述选择信号生成电路包括：
第一与非门，其适用于接收修复信息信号和测试模式信号，并对接收到的信号执行与非运算；
第二与非门，其适用于接收所述修复信息信号的反相信号和所述分频信号，并对接收到的信号执行与非运算；和
第三与非门，其适用于接收所述第一与非门和所述第二与非门的输出信号，并通过对接收到的信号执行与非运算来生成所述选择信号。
5.根据权利要求4所述的集成电路芯片，其中，所述修复信息信号根据在所述第一穿通电极中是否检测到缺陷而被激活或去激活。
6.根据权利要求4所述的集成电路芯片，其中，当对所述集成电路芯片进行晶圆级测试时，所述测试模式信号被激活。
7.根据权利要求3所述的集成电路芯片，其中，所述传输电路包括：
选择器，其适用于响应于所述选择信号来选择分别通过所述第一穿通电极传输的信号和通过所述第二穿通电极传输的信号中的一者；和
读取驱动器，其适用于响应于所述读取数据选通信号将选择的信号传输到所述数据线。
8.根据权利要求1所述的集成电路芯片，还包括：
第一锁存单元和第二锁存单元，它们分别耦接到所述第一穿通电极和所述第二穿通电极，并且适用于在所述测试操作期间储存具有不同逻辑电平的数据。
9.根据权利要求1所述的集成电路芯片，其中，所述集成电路芯片包括高带宽存储器HBM的基底裸片。
10.一种集成电路芯片，包括：
第一数据节点和第二数据节点；
第一锁存电路和第二锁存电路，它们适用于储存分别通过所述第一数据节点和所述第二数据节点输入的数据；
传输电路，其适用于在测试操作期间响应于选择信号而交替地将储存在所述第一锁存电路和所述第二锁存电路中的数据传输到所述第一数据节点；
选择信号生成电路，其适用于在正常操作期间基于修复信息而生成所述选择信号，以及在所述测试操作期间使用读取数据选通信号来触发所述选择信号；和
分频电路，其适用于包括第一传送单元和第二传送单元，用于通过对所述读取数据选通信号进行分频来生成分频信号，
其中，所述第一传送单元响应于所述读取数据选通信号而将反馈的分频信号传送到所述第二传送单元，和
其中，所述第二传送单元响应于所述读取数据选通信号而将所述第一传送单元的输出信号反相，并输出反相信号作为所述分频信号。
11.根据权利要求10所述的集成电路芯片，其中，在所述测试操作期间，具有不同逻辑电平的数据通过所述第一数据节点和所述第二数据节点而被输入，并且被储存在所述第一锁存电路和所述第二锁存电路中。
12.根据权利要求10所述的集成电路芯片，其中，所述传输电路包括：
选择器，其适用于响应于所述选择信号来选择储存在所述第一锁存电路中的数据和储存在所述第二锁存电路中的数据之中的一者；和
读取驱动器，其适用于响应于读取数据选通信号而将选择的信号传输到所述第一数据节点。
13.根据权利要求10所述的集成电路芯片，其中，所述选择信号生成电路包括：
第一与非门，其适用于接收修复信息信号和测试模式信号，并且对接收到的信号执行与非运算；
第二与非门，其适用于接收所述读取数据选通信号的分频信号和所述修复信息信号的反相信号，并且对接收到的信号执行与非运算；和
第三与非门，其适用于接收所述第一与非门和所述第二与非门的输出信号，并通过对接收到的信号执行与非运算来生成所述选择信号。
14.一种存储器件，包括：
第一集成电路芯片；和
多个第二集成电路芯片，它们层叠在所述第一集成电路芯片之上，其中，所述第一集成电路芯片和所述第二集成电路芯片通过多个穿通电极来发送/接收数据，所述多个穿通电极穿通所述第一集成电路芯片和所述第二集成电路芯片而形成，
其中，所述第一集成电路芯片包括：
传输电路，其适用于响应于选择信号来选择通过所述多个穿通电极之中的第一穿通电极和第二穿通电极传输的数据之中的一者，并且将选择的数据传输至数据线；
选择信号生成电路，其适用于：在测试操作期间通过触发所述选择信号来生成所述选择信号，在正常操作期间基于修复信息而生成所述选择信号，以及在所述测试操作期间使用读取数据选通信号来触发所述选择信号；和
分频电路，其适用于包括第一传送单元和第二传送单元，用于通过对所述读取数据选通信号进行分频来生成分频信号，
其中，所述第一传送单元响应于所述读取数据选通信号而将反馈的分频信号传送到所述第二传送单元，和
其中，所述第二传送单元响应于所述读取数据选通信号而将所述第一传送单元的输出信号反相，并输出反相信号作为所述分频信号。
15.根据权利要求14所述的存储器件，其中，在正常操作期间，所述选择信号生成电路基于修复信息来激活或去激活所述选择信号。
16.根据权利要求15所述的存储器件，其中，所述修复信息指示在所述第一穿通电极中是否存在缺陷。
17.根据权利要求14所述的存储器件，其中，所述选择信号生成电路包括：
第一与非门，其适用于接收修复信息信号和测试模式信号，并且对接收到的信号执行与非运算；
第二与非门，其适用于接收读取数据选通信号的分频信号和所述修复信息信号的反相信号，并且对接收到的信号执行与非运算；和
第三与非门，其适用于接收所述第一与非门和所述第二与非门的输出信号，并且通过对接收到的信号执行与非运算来生成所述选择信号。
18.根据权利要求14所述的存储器件，其中，所述第一集成电路芯片还包括：第一锁存单元和第二锁存单元，它们分别耦接至所述第一穿通电极和所述第二穿通电极，并且适用于在所述测试操作期间储存具有不同逻辑电平的数据。
19.根据权利要求14所述的存储器件，其中，所述存储器件包括高带宽存储器HBM。
20.一种通过利用修复电路对不具有单元阵列的集成电路芯片执行晶圆级测试以在所述晶圆级测试期间生成测试信号的方法，所述修复电路被配置为修复有缺陷的穿通电极，所述方法包括：
基于读取数据选通信号来生成触发信号；
提供与两个锁存电路耦接的两个穿通电极，所述两个锁存电路被配置为储存来自耦接的所述穿通电极的测试数据；
将所述触发信号提供给穿通电极修复电路作为选择信号，其中，所述修复电路被配置为响应于所述触发信号的逻辑电平来选择所述两个穿通电极之一；和
在所述晶圆级测试期间，通过响应于所述触发信号而输出所述两个锁存电路的逻辑电平来生成所述测试信号。
21.根据权利要求20所述的方法，还包括：
对读取命令进行解码，以生成所述读取数据选通信号；和
对所述读取数据选通信号进行分频，以生成所述触发信号。
22.根据权利要求20所述的方法，还包括：
当在进入所述晶圆级测试之后开始写入操作时，将所述测试数据传输至所述两个穿通电极，并将所述测试数据储存在两个对应的锁存电路中，其中，所述测试数据为具有不同逻辑电平的触发数据。
23.根据权利要求22所述的方法，还包括：
当在所述晶圆级测试期间在所述写入操作之后开始读取操作时，通过对列地址进行解码而生成所述读取数据选通信号并对所述读取数据选通信号进行分频，来生成所述触发信号。
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