CN102467964A - 三维层叠半导体集成电路及其穿通硅通孔修复方法 - Google Patents

三维层叠半导体集成电路及其穿通硅通孔修复方法 Download PDF

Info

Publication number
CN102467964A
CN102467964A CN2011100396490A CN201110039649A CN102467964A CN 102467964 A CN102467964 A CN 102467964A CN 2011100396490 A CN2011100396490 A CN 2011100396490A CN 201110039649 A CN201110039649 A CN 201110039649A CN 102467964 A CN102467964 A CN 102467964A
Authority
CN
China
Prior art keywords
tsv
signal
chip
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100396490A
Other languages
English (en)
Inventor
崔珉硕
边相镇
丘泳埈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102467964A publication Critical patent/CN102467964A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明提供一种3D层叠半导体集成电路，所述3D层叠半导体集成电路具有经由多个TSV而耦接的多个芯片。所述多个芯片中的第一芯片被配置为检测并修复所述多个TSV中的缺陷TSV，并将修复信息传送到除第一芯片外的其余芯片，而除第一芯片外的所述其余芯片被配置为响应于修复信息来修复所述缺陷TSV。

Description

三维层叠半导体集成电路及其穿通硅通孔修复方法
相关申请的交叉引用
本申请要求2010年10月29日在韩国知识产权局提交的韩国申请No.10-2010-0106863的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明涉及半导体电路，更具体而言涉及三维(3D)层叠半导体集成电路及其穿通硅通孔(through silicon via，TSV)修复方法。
背景技术
为了提高半导体电路的集成度，已经开发了3D层叠半导体集成电路。3D层叠半导体集成电路包括层叠并封装在单个封装体之内的多个芯片，用以提高集成度。
近来，已经采用了一种使用TSV将层叠的多个芯片电耦接起来的方法。
参见图1，3D层叠半导体集成电路1具有这样的结构：其中多个芯片CHIP0至CHIP3层叠在衬底2上并经由多个TSV而耦接。
多个芯片CHIP0至CHIP3被配置为经由多个TSV共同地接收诸如数据、地址和命令的各种信号。然而，在TSV中可能会出现各种缺陷。例如，缺陷可能包括在TSV没有被导电材料完全填充时出现的空隙、在芯片弯曲或凸块材料移动时出现的凸块接触失效、以及TSV中出现的裂缝。
如上所述，TSV用于电耦接多个芯片。因此，当TSV因缺陷而在中间开路时，TSV就不能发挥正常功能。因此，应当执行测试来检测TSV是否有缺陷。根据现有的技术，通过以下过程来执行测试：使用外部设备来监视各个TSV并且储存与测试相关的数据。之后，利用单独的程序来修复出现缺陷的TSV。
然而，在这种方法中，测试和修复过程需要相当多的时间，并且由于外部设备可以使用的通道的限制以及储存与测试相关的数据的存储器的限制的缘故，可以同时进行测试的封装体的数量有限。
发明内容
因此，需要一种能够减少测试时间并执行修复操作的3D层叠半导体集成电路及其TSV修复方法。然而，应当理解的是，本发明的一些方面并不一定避免这种问题。
在以下的描述中，某些方面和实施例将会是清楚的。应当理解的是，这些方面和实施例仅仅是示例性的，而从广义上讲，在没有这些方面和实施例的一个或更多个特征的情况下也能实施本发明。
在本发明的一个实施例中，提供了一种三维(3D)层叠半导体集成电路，所述3D层叠半导体集成电路具有经由多个TSV而耦接的多个芯片。多个芯片中的第一芯片被配置为检测并修复多个TSV中的缺陷TSV，并将修复信息传送到除第一芯片外的其余芯片，而除第一芯片外的其余芯片被配置为响应于修复信息来修复缺陷TSV。
在本发明的另一个实施例中，提供了一种3D层叠半导体集成电路的TSV修复方法，所述3D层叠半导体集成电路具有经由多个TSV而耦接的多个芯片，所述方法包括以下步骤：多个芯片中的第一芯片检测多个TSV中的缺陷TSV；第一芯片在修复缺陷TSV之后将修复信息传送到除第一芯片外的其余芯片；以及利用除第一芯片外的其余芯片，响应于修复信息来修复缺陷TSV。
附图说明
合并在本说明书中并构成本说明书的一部分的附图解释根据本发明的各个实施例并且与本说明描述部分一起用来解释本发明的原理。
图1是现有的3D层叠半导体集成电路的剖面图；
图2是根据本发明的一个实施例的3D层叠半导体集成电路的框图；
图3是说明图2的测试模块的配置的框图；
图4是图3的比较单元的电路图；
图5是说明图3的检测单元的配置的框图；
图6是图5的单位检测部的电路图；
图7是根据所述实施例的测试操作时序图；
图8是图3的修复信号发生单元的电路图；以及
图9是图2的发送器/接收器(RX/TX)的电路图。
具体实施方式
下面将详细参考根据本发明的示例性实施例和附图中所图示的实例。只要有可能，在全部附图中将使用相同的附图标记表示相同或相似的部件。
图2是根据本发明的一个实施例的3D层叠半导体集成电路的框图。参见图2，根据本发明的一个实施例的3D层叠半导体集成电路100包括层叠在3D层叠半导体集成电路100内的多个芯片CHIP0至CHIP3，并且多个芯片CHIP0至CHIP3经由多个TSV相耦接。
多个芯片CHIP0至CHIP3被配置为经由所述多个TSV共同地接收各种信号，诸如数据、地址和命令。
这时，多个芯片CHIP0至CHIP3可以被分为主芯片和从芯片。
在本实施例中，芯片CHIP0被实现为主芯片，其他的芯片被实现为从芯片。在下文中，芯片CHIP0被称为主芯片，芯片CHIP3被称为从芯片。
全部的从芯片CHIP1至CHIP3是以相同的方式配置的。
多个TSV可以包括用来传输诸如数据、地址和命令的各种信号的正常TSV，以及用来替换缺陷TSV的冗余TSV。
主芯片被配置为响应于测试信号TMTSV_EN并利用流经所述TSV中的每个TSV的电流量来检测有缺陷的TSV、即缺陷TSV，并且响应于基于检测结果所产生的修复信息而用正常TSV来替换缺陷TSV。另外，主芯片被配置为经由多个TSV中的完好的TSV、即没有缺陷的TSV将修复信息传送到从芯片。
在此情况下，主芯片经由多个TSV中与缺陷TSV相邻的正常TSV将修复信息传送到从芯片。
这时，主芯片使用包括多个比特的修复信号SEL<0:N-1>作为修复信息，并且经由与缺陷TSV相邻的正常TSV而将通过对修复信号SEL<0:N-1>进行编码而获得的编码信号SEL_ENC传送到从芯片。
主芯片包括测试模块200、编码器300和发送器/接收器(RX/TX)400。
测试模块200被配置为接收时钟信号CLK、脉冲信号TRIGIN、复位信号RST、参考电压VREF和流经各个TSV的电流iTSV<0:N>，检测缺陷TSV，并基于检测结果产生修复信号SEL<0:N-1>。
这里，脉冲信号TRIGIN是用于启动测试操作的信号并且被产生为具有1tCK的脉宽的信号。脉冲信号TRIGIN可以是从外部接收并经由内部脉冲发生器(未图示)来产生的。
编码器300被配置为通过对修复信号SEL<0:N-1>进行编码来产生编码信号SEL_ENC。
测试模块200和编码器300被配置为在测试信号TMTSV_EN的激活时间段期间操作。
发送器/接收器400被配置为在基于修复信号SEL<0:N-1>而用正常TSV来替换缺陷TSV之后，经由全局线GIO将编码信号SEL_ENC传送到TSV。
这里，编码信号SEL_ENC是在修复信号SEL<0:N-1>经过编码器300时产生的信号。因此，在利用修复信号SEL<0:N-1>执行发送器/接收器400的TSV替换之后，编码信号SEL_ENC被输入到发送器/接收器400。
从芯片被配置为响应于修复信息即编码信号SEL_ENC而将电流提供到多个TSV，并且用正常TSV来替换缺陷TSV。
从芯片被配置为响应于通过对编码信号SEL_ENC进行译码而恢复的修复信号SEL<0:N-1>而用正常TSV来替换缺陷TSV。
从芯片包括被配置为与外部电流源相耦接的焊盘(未图示)。
从芯片包括发送器/接收器500、译码器600和存储模块700。可以用与主芯片的发送器/接收器400相同的方式来配置发送器/接收器500。发送器/接收器500被配置为接收编码信号SEL_ENC并将所接收的信号传送到全局线GIO。
发送器/接收器500被配置为在将编码信号SEL_ENC传送到全局线GIO之后，响应于修复信号SEL<0:N-1>而用正常TSV来替换缺陷TSV。
译码器600被配置为在测试信号TMTSV_EN的激活时间段期间通过对经由全局线GIO输入的编码信号SEL_ENC进行译码来恢复修复信号SEL<0:N-1>，并将修复信号SEL<0:N-1>提供到发送器/接收器500。
存储模块700被配置为在测试信号TMTSV_EN的激活时间段期间阻止数据写入。
图3是说明图2的测试模块的配置的框图。参见图3，测试模块200包括比较单元210、检测单元220和修复信号发生单元230。另外，测试模块200包括被配置为产生反相复位信号RSTB的反相器IV1。
比较单元210被配置为响应于测试信号TMTSV_EN而将电流信号TSV_IN与参考电压VREF进行比较，并产生比较信号REPON。当测试信号TMTSV_EN被去激活时，比较单元210经由焊盘将电流信号TSV_IN作为输出信号TSV_OUT输出到外部。
在本实施例中，由于经由焊盘将电流信号TSV_IN作为输出信号TVS_OUT输出到外部，故如果需要的话可以在外部电路中执行TSV测试。
检测单元220被配置为基于脉冲信号TRIGIN而顺序地接收流经多个TSV的电流iTSV<0:N>，将所接收的电流作为电流信号TSV_IN提供给比较单元210，并响应于比较信号REPON和复位信号RST而产生用于确定缺陷TSV的检测信号SELF<0:N-1>。
修复信号发生单元230被配置为响应于检测信号SELF<0:N-1>来产生修复信号SEL<0:N-1>。
图4是图3的比较单元的电路图。参见图4，比较单元210包括时序控制逻辑211、开关逻辑212和比较器213。时序控制逻辑211包括与非门ND11以及多个反相器IV11和IV12。
时序控制逻辑211被配置为接收测试信号TMTSV_EN和第二时钟信号CLK2，并产生反相测试信号TMTSV_ENB和第三时钟信号CLKD。
这时，第二时钟信号CLK2是通过将时钟信号CLK移动3/4相位而获得的信号。
第三时钟信号CLKD是通过对第二时钟信号CLK2和测试信号TMTST_EN执行“与”操作而获得的信号。
开关逻辑212包括多个传输门PG11和PG12。
开关逻辑212被配置为当测试信号TMTSV_EN被激活时将电流信号TSV_IN输入到比较器213，而当测试信号TMTSV_EN被去激活时经由焊盘将电流信号TSV_IN作为输出信号TSV_OUT输出到外部。
比较器213包括多个电阻R11和R12、多个传输门PG13和PG14、多个晶体管M11和M12、多个反相器IV13和IV14和与非门ND12。
比较器213被配置为在测试信号TMTSV_EN的激活时间段期间，将借助于电阻将电流信号TSV_IN进行转换所获得的电压DET与参考电压VREF进行比较，并产生比较信号REPON。这时，比较器213使比较信号REPON与第三时钟信号CLKD同步，并输出经同步的信号。
图5是说明图3的检测单元的配置的框图。参见图5，检测单元220包括多个单位检测部221。
多个单位检测部221可以采用相同的方式来配置。
多个单位检测部221被配置为共同地接收时钟信号CLK、复位信号RST、反相复位信号RSTB和比较信号REPON，并接收流经各个TSV的电流iTSV<0:N>。
在多个单位检测部221中，第一单位检测部--即接收流经第零TSV的电流iTSV<0>的单位检测部--经由端子TD接收脉冲信号TRIGIN。然后，第一单位检测部将利用脉冲信号TRIGIN而产生的检测时间段信号F0提供到下一个单位检测部的端子TD。
多个单位检测部221具有共同耦接的电流信号(TSV_IN)输出端子。
这时，由于电流信号TSV_IN从各个单位检测部221以在彼此之间具有预定的时间差的方式被输出，因此电流输出端子可以共同地耦接。
多个单位检测部221被配置为在检测时间段信号F0的高电平时间段期间，当比较信号REPON被激活时将检测信号SELF<0:N-1>激活。
多个单位检测部221被配置为响应于复位信号RST的激活而将检测信号SELF<0:N-1>复位，也就是将SELF<0:N-1>去激活。
图6是图5的单位检测部的电路图。参见图6，接收电流iTSV<0>的单位检测部221包括D触发器222、锁存器223和传输门PG21。
D触发器222被配置为在时钟信号CLK的上升沿处锁存经由端子TD输入的脉冲信号TRIGIN，并在时钟信号CLK的下降沿处将锁存的脉冲信号TRIGIN输出作为检测时间段信号F0。
锁存器223包括与非门ND21、多个或非门NR21和NR22以及多个反相器IV21和IV22。
锁存器223被配置为在检测时间段信号F0的高电平时间段期间当比较信号REPON处于高电平时将检测信号SELF<0>输出为高电平，并且当复位信号RST被输入为高电平时将检测信号SELF<0>变为低电平。
传输门PG21被配置为在检测时间段信号F0的高电平时间段期间将电流iTSV<0>作为电流信号TSV_IN提供到比较单元210。
将参照图7描述以这种方式配置的比较单元210和检测单元220的操作。
当进入测试模式时，测试信号TMTSV_EN被激活，并且电流源经由图2的最上面的从芯片CHIP3的焊盘耦接。
然后，图6的单位检测部221响应于脉冲信号TRIGIN而产生检测时间段信号F0。
在检测时间段信号F0的每个激活时间段，流经各个TSV的电流iTSV<0:N>被顺序地提供到检测单元220。
由于测试信号TMTSV_EN被激活，因此电流信号TSV_IN被提供到比较器213。
比较器213将通过将电流信号TSV_IN进行转换而获得的电压DET与参考电压VREF进行比较，并产生比较信号REPON。
即，比较器213顺序地将通过将根据流经各个TSV的电流iTSV<0:N>而产生的电流信号TSV_IN进行转换所获得的电压DET与参考电压VREF进行比较，并产生比较信号REPON。
图7是根据本实施例的测试操作时序图。这里，参见图7，当与电流信号TSV_IN相对应的TSV短路时，电流信号TSV_IN的电流量将响应于检测时间段信号F0的激活而增加。当TSV开路时，电流信号TSV_IN的电流量将响应于检测时间段信号F0的激活而减少。
即，当TSV短路时，通过转换电流信号TSV_IN而获得的电压DET比参考电压VREF高，而当TSV开路时，电压DET比参考电压VREF低。
因此，与短路的TSV相对应的比较信号REPON变为低电平，而与开路的TSV相对应的比较信号REPON变为高电平。
因此，在检测信号SELF<0:N-1>中，通过测试开路的TSV而产生的检测信号SELF<i>被激活为高电平。
图8是图3的修复信号发生单元的电路图。参见图8，修复信号发生单元230包括多个或非门NR31至NR_N-1和多个反相器IV31至IV_N-1。
修复信号发生单元230被配置为将与检测信号SELF<0:N-1>中的被激活的信号比特之后的比特相对应的修复信号SEL<0:N-1>输出为高电平。
例如，当检测信号SELF<1>被激活时，修复信号发生单元230将修复信号SEL<I:N-1>输出为高电平。
图9是图2的发送器/接收器(RX/TX)的电路图。参见图9，发送器/接收器400包括发送器TX和接收器RX。
发送器TX和接收器RX中的每个包括多个开关SW<0:N-1>。这时，多个开关SW<0:N-1>可以被实现为多路复用器MUX。
发送器TX被配置为响应于修复信号SEL<0:N-1>而经由两个相邻的TSV中的任一个传送诸如数据的输入信号。
例如，发送器TX的开关SW<0>根据修复信号SEL<0>而经由与全局线GIO<0:1>相耦接的两个TSV中的任一个来传送数据。
接收器RX被配置为响应于修复信号SEL<0:N-1>而接收经由两个相邻的TSV所传送的信号中的任一个。
例如，接收器RX的开关SW<0>根据修复信号SEL<0>而接收经由与全局线GIO<0:1>相耦接的两个TSV中的任一个所传送的数据。
下面将描述根据本发明的实施例的测试操作。
例如，假设第零TSV是开路的。
图2的测试模块200检测第零TSV的开路状态，并基于检测结果输出修复信号SEL<0:N-1>。例如，当N是3时，测试模块200将修复信号SEL<0:2>输出为“111”。
这时，参见图6，通过将基于第零TSV的电流iTSV<0>的电流信号TSV_IN进行转换而获得的电压DET的电平低于参考电压VREF的电平。因此，检测信号SELF<0:2>的第一信号比特SELF<0>被输出为高电平，而其他的信号比特SELF<I:2>被输出为低电平。
参见图8，由于检测信号SELF<0>处于高电平，因此修复信号SEL<0:2>被输出为“111”。
发送器/接收器400根据修复信号SEL<0:2>而用正常TSV来替换缺陷TSV。
参见图9，发送器/接收器400的接收器RX的多个开关SW<0:N-1>与TSV之间的耦接状态是根据修复信号SEL<0:N-1>、即“111”而被切换。
即，当修复信号SEL<0>被输出为“1”时，开关SW<0>经由第一TSV而不是第零TSV来输出数据。
类似地，当全部修复信号SEL<I:N-1>被输出为“1”时，开关SW<I:N-1>经由第二TSV至第N TSV而不是第一至第N-1TSV来输出数据。
这时，第N TSV可以用作冗余TSV。
接收器RX的多个开关SW<0:N-1>与TSV之间的耦接状态也以与发送器TX相同的方式被切换。
与此同时，编码器300对修复信号SEL<0:N-1>进行编码，并产生编码信号SEL_ENC。
这时，编码信号SEL_ENC可以经由全局线GIO被传送。
当与全局线GIO线相对应的TSV中的任一个具有缺陷时，可以将编码信号SEL_ENC编码成只有一个信号比特处于高电平的信号，所述的信号比特经由与相邻于缺陷TSV的TSV相对应的全局线GIO<i>来传送。
例如，当与8个全局线中的第三全局线相对应的TSV具有缺陷时，编码信号SEL_ENC可以是只有与第四全局线相对应的信号比特处于高电平的信号“00010000”。
另外，当除了与全局线GIO相对应的TSV之外的TSV具有缺陷时，缺陷TSV的序列可以被编码成与8个全局线相对应的8比特信号。
这样，通过上述方法，利用修复信号SEL<0:N-1>完成了TSV替换的发送器/接收器400经由全局线来传送编码信号SEL_ENC。
随后，经由内部全局线GIO来传送通过芯片的发送器/接收器500所接收的编码信号SEL_ENC。
译码器600通过对编码信号SEL_ENC进行译码、即对编码信号SEL_ENC进行译码，来产生修复信号SEL<0:N-1>。
虽然译码器600在测试信号TMTSV_EN的激活时间段期间操作，但存储模块700的数据输入在测试信号TMTSV_EN的激活期间被阻止。
即，尽管编码信号SEL-ENC是经由全局线GIO来传送的，但是编码信号SEL_ENC不是实际的数据。因此，用测试信号TMTSV_EN来阻止编码信号SEL_ENC被写入存储模块700。
根据从译码器600输出的修复信号SEL<0:N-1>，发送器/接收器500用正常TSV来替换缺陷TSV。
如上所述，在完成了TSV修复操作之后，测试信号TMTSV_EN被去激活，并且测试模式被切换到正常操作模式。另外，最上面的从芯片与电流源之间的耦接被取消。
相应地，编码器300和译码器600的操作停止，并且主芯片和从芯片经由已修复的TSV来发送/接收正常数据、命令或地址。
虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的3D层叠半导体集成电路及其TSV修复方法不应当基于所描述的实施例而限定。确切地说，本文描述的3D层叠半导体集成电路及其TSV修复方法应当仅仅根据所附权利要求书并与上面的描述和附图相结合来限定。

Claims (23)

1.一种三维3D层叠半导体集成电路，所述3D层叠半导体集成电路具有经由多个穿通硅通孔TSV而耦接的多个芯片，其中，
所述多个芯片中的第一芯片被配置为检测并修复所述多个TSV中的缺陷TSV，并将修复信息传送到除所述第一芯片外的其余芯片，并且
除第一芯片外的所述其余芯片被配置为响应于所述修复信息来修复所述缺陷TSV。
2.如权利要求1所述的3D层叠半导体集成电路，其中，所述第一芯片被配置为经由所述多个TSV中的没有缺陷的TSV而将所述修复信息传送到所述其余芯片。
3.如权利要求1所述的3D层叠半导体集成电路，其中，所述第一芯片被配置为经由与所述缺陷TSV相邻的TSV而将所述修复信息传送到所述其余芯片。
4.如权利要求1所述的3D层叠半导体集成电路，其中，所述修复信息是经由用于数据传输的TSV来传送的。
5.如权利要求1所述的3D层叠半导体集成电路，其中，所述第一芯片包括：
测试模块，所述测试模块被配置为接收流经各个所述TSV的电流，检测所述缺陷TSV，并基于检测结果而产生修复信号；
编码器，所述编码器被配置为对所述修复信号进行编码并产生编码信号；以及
发送器/接收器，所述发送器/接收器被配置为根据所述修复信号而用正常TSV来替换所述缺陷TSV，然后将所述编码信号传送到所述其余芯片。
6.如权利要求5所述的3D层叠半导体集成电路，其中，所述测试模块和所述编码器被配置为在测试信号的激活时间段期间操作。
7.如权利要求6所述的3D层叠半导体集成电路，其中，所述测试模块包括：
比较单元，所述比较单元被配置为响应于所述测试信号的激活，而将通过将电流信号进行转换而获得的电压与参考电压进行比较并产生比较信号；
检测单元，所述检测单元被配置为根据脉冲信号而顺序地接收流经各个所述TSV的电流，将所接收的电流输出作为所述电流信号，并响应于所述比较信号而产生用于确定所述缺陷TSV的检测信号；以及
修复信号发生单元，所述修复信号发生单元被配置为响应于所述检测信号而产生所述修复信号。
8.如权利要求7所述的3D层叠半导体集成电路，其中，所述比较单元被配置为当所述测试信号被去激活时，将所述电流信号输出到所述第一芯片的外部。
9.如权利要求7所述的3D层叠半导体集成电路，其中，所述检测单元被配置为在检测时间段信号的激活时间段期间当所述比较信号被激活时，将所述检测信号激活。
10.如权利要求7所述的3D层叠半导体集成电路，其中，所述修复信号发生单元被配置为将与所述检测信号的信号比特中在被激活的信号比特之后的比特相对应的所述修复信号的信号比特激活。
11.如权利要求5所述的3D层叠半导体集成电路，其中，所述发送器/接收器包括：
发送器，所述发送器被配置为响应于所述修复信号而经由两个相邻的TSV中的任一个来传送输入信号；以及
接收器，所述接收器被配置为响应于所述修复信号而接收经由两个相邻的TSV所传送的信号中的一个。
12.如权利要求1所述的3D层叠半导体集成电路，其中，所述其余芯片中的层叠在最上面位置的第二芯片被配置为向所述多个TSV提供电流。
13.如权利要求12所述的3D层叠半导体集成电路，其中，所述第二芯片包括被配置为耦接外部电流源的焊盘。
14.如权利要求12所述的3D层叠半导体集成电路，其中，所述第二芯片包括：
发送器/接收器，所述发送器/接收器被配置为接收所述修复信息，将接收的所述修复信息传送到内部全局线，并响应于修复信号而用正常TSV来替换所述缺陷TSV；以及
译码器，所述译码器被配置为对经由所述内部全局线传送的修复信息进行译码，并产生所述修复信号。
15.如权利要求14所述的3D层叠半导体集成电路，其中，所述发送器/接收器包括：
发送器，所述发送器被配置为响应于所述修复信号而经由两个相邻的TSV中的任一个来发送输入信号；以及
接收器，所述接收器被配置为响应于所述修复信号而接收经由两个相邻的TSV所传送的信号中的一个。
16.如权利要求14所述的3D层叠半导体集成电路，其中，所述译码器被配置为在测试信号的激活信号期间，对所述修复信息进行译码并产生所述修复信号。
17.如权利要求14所述的3D层叠半导体集成电路，还包括存储模块，所述存储模块被配置为在测试信号的激活时间段期间阻止写入数据。
18.一种3D层叠半导体集成电路的TSV修复方法，所述3D层叠半导体集成电路具有经由多个TSV而耦接的多个芯片，所述TSV修复方法包括以下步骤：
利用所述多个芯片中的第一芯片检测所述多个TSV中的缺陷TSV；
利用所述第一芯片，在修复所述有缺陷的TSV之后，向除所述第一芯片外的其余芯片传送修复信息；以及
除所述第一芯片外的所述其余芯片响应于所述修复信息来修复所述缺陷TSV。
19.如权利要求18所述的TSV修复方法，还包括以下步骤：利用层叠在所述其余芯片中的最上面位置处的第二芯片向所述多个TSV提供电流。
20.如权利要求19所述的TSV修复方法，其中，在检测缺陷TSV的步骤中，测量流经各个所述TSV的电流以检测所述缺陷TSV。
21.如权利要求18所述的TSV修复方法，其中，传送修复信息的步骤包括以下步骤：经由所述多个TSV中的没有缺陷的TSV而将所述修复信息传送到所述其余芯片。
22.如权利要求18所述的TSV修复方法，其中，传送修复信息的步骤包括以下步骤：经由与所述缺陷TSV相邻的TSV而将所述修复信息传送到所述其余芯片。
23.如权利要求18所述的TSV修复方法，其中，传送修复信息的步骤包括以下步骤：经由所述多个TSV中的用于数据传输的TSV而将所述修复信息传送到所述其余芯片。
CN2011100396490A 2010-10-29 2011-02-17 三维层叠半导体集成电路及其穿通硅通孔修复方法 Pending CN102467964A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0106863 2010-10-29
KR1020100106863A KR20120045366A (ko) 2010-10-29 2010-10-29 3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법

Publications (1)

Publication Number Publication Date
CN102467964A true CN102467964A (zh) 2012-05-23

Family

ID=45995669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100396490A Pending CN102467964A (zh) 2010-10-29 2011-02-17 三维层叠半导体集成电路及其穿通硅通孔修复方法

Country Status (3)

Country Link
US (1) US20120104388A1 (zh)
KR (1) KR20120045366A (zh)
CN (1) CN102467964A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425411A (zh) * 2013-08-30 2015-03-18 爱思开海力士有限公司 半导体器件和半导体器件的操作方法
CN104733052A (zh) * 2013-12-19 2015-06-24 爱思开海力士有限公司 半导体芯片和包括半导体芯片的发送/接收系统
US9136843B2 (en) 2013-04-21 2015-09-15 Industrial Technology Research Institute Through silicon via repair circuit of semiconductor device
CN106782666A (zh) * 2015-11-25 2017-05-31 北京大学深圳研究生院 一种三维堆叠存储器
CN107567685A (zh) * 2015-03-04 2018-01-09 高通股份有限公司 具有组合与顺序逻辑的分开的双功率摆动管线设计
CN109785873A (zh) * 2017-11-13 2019-05-21 爱思开海力士有限公司 层叠式半导体装置和半导体系统
CN110033798A (zh) * 2017-12-26 2019-07-19 爱思开海力士有限公司 集成电路芯片
CN110364218A (zh) * 2018-03-26 2019-10-22 爱思开海力士有限公司 集成电路芯片以及包括其的半导体器件
CN110516272A (zh) * 2018-05-22 2019-11-29 北京信息科技大学 一种三维集成电路缺陷tsv的动态自修复方法和装置
CN111402945A (zh) * 2019-01-03 2020-07-10 爱思开海力士有限公司 不具有单元阵列的集成电路芯片和裸片测试
CN111668194A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 包括穿通电极的半导体芯片以及测试该穿通电极的方法
CN112927745A (zh) * 2019-12-06 2021-06-08 美光科技公司 具有tsv健康监测电路的存储器
US12009043B2 (en) 2019-01-03 2024-06-11 SK Hynix Inc. Integrated circuit chip and die test without cell array

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101083675B1 (ko) * 2009-12-28 2011-11-16 주식회사 하이닉스반도체 데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치
KR101278270B1 (ko) * 2011-08-26 2013-06-24 에스케이하이닉스 주식회사 반도체 장치
TW201318086A (zh) * 2011-10-17 2013-05-01 Ind Tech Res Inst 晶片堆疊中貫矽導孔的測試與修復裝置
KR101917718B1 (ko) * 2011-12-16 2018-11-14 에스케이하이닉스 주식회사 반도체 집적회로
US9157960B2 (en) * 2012-03-02 2015-10-13 Micron Technology, Inc. Through-substrate via (TSV) testing
KR101959894B1 (ko) * 2012-06-29 2019-03-19 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 내부전압 측정방법
US9194912B2 (en) * 2012-11-29 2015-11-24 International Business Machines Corporation Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking
US9471540B2 (en) 2013-01-03 2016-10-18 International Business Machines Corporation Detecting TSV defects in 3D packaging
US8890607B2 (en) 2013-03-15 2014-11-18 IPEnval Consultant Inc. Stacked chip system
KR101543702B1 (ko) 2014-02-19 2015-08-11 연세대학교 산학협력단 반도체 장치 및 이의 테스트 방법
KR20150119540A (ko) 2014-04-15 2015-10-26 에스케이하이닉스 주식회사 반도체 장치
KR101583939B1 (ko) 2014-06-10 2016-01-22 한양대학교 에리카산학협력단 리페어 가능한 관통 전극을 갖는 반도체 장치
KR20160006991A (ko) * 2014-07-10 2016-01-20 에스케이하이닉스 주식회사 복수의 채널 및 관통 비아를 포함하는 반도체 장치
KR102236572B1 (ko) * 2014-12-30 2021-04-07 에스케이하이닉스 주식회사 반도체 메모리 및 이를 이용한 반도체 시스템
CN105470240B (zh) * 2015-11-23 2018-04-17 北京大学深圳研究生院 硅通孔及三维集成电路中硅通孔组的测试电路及方法
KR102451650B1 (ko) * 2016-02-05 2022-10-11 에스케이하이닉스 주식회사 적층형 반도체 장치
KR102639154B1 (ko) * 2018-04-16 2024-02-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20200056639A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136843B2 (en) 2013-04-21 2015-09-15 Industrial Technology Research Institute Through silicon via repair circuit of semiconductor device
CN104425411A (zh) * 2013-08-30 2015-03-18 爱思开海力士有限公司 半导体器件和半导体器件的操作方法
CN104733052A (zh) * 2013-12-19 2015-06-24 爱思开海力士有限公司 半导体芯片和包括半导体芯片的发送/接收系统
CN107567685A (zh) * 2015-03-04 2018-01-09 高通股份有限公司 具有组合与顺序逻辑的分开的双功率摆动管线设计
CN106782666A (zh) * 2015-11-25 2017-05-31 北京大学深圳研究生院 一种三维堆叠存储器
CN106782666B (zh) * 2015-11-25 2020-05-05 北京大学深圳研究生院 一种三维堆叠存储器
CN109785873A (zh) * 2017-11-13 2019-05-21 爱思开海力士有限公司 层叠式半导体装置和半导体系统
CN110033798A (zh) * 2017-12-26 2019-07-19 爱思开海力士有限公司 集成电路芯片
CN110033798B (zh) * 2017-12-26 2023-02-28 爱思开海力士有限公司 集成电路芯片
CN110364218B (zh) * 2018-03-26 2022-12-02 爱思开海力士有限公司 集成电路芯片以及包括其的半导体器件
CN110364218A (zh) * 2018-03-26 2019-10-22 爱思开海力士有限公司 集成电路芯片以及包括其的半导体器件
CN110516272A (zh) * 2018-05-22 2019-11-29 北京信息科技大学 一种三维集成电路缺陷tsv的动态自修复方法和装置
CN110516272B (zh) * 2018-05-22 2023-11-07 北京信息科技大学 一种三维集成电路缺陷tsv的动态自修复方法和装置
CN111402945A (zh) * 2019-01-03 2020-07-10 爱思开海力士有限公司 不具有单元阵列的集成电路芯片和裸片测试
CN111402945B (zh) * 2019-01-03 2023-09-29 爱思开海力士有限公司 不具有单元阵列的集成电路芯片和裸片测试
US12009043B2 (en) 2019-01-03 2024-06-11 SK Hynix Inc. Integrated circuit chip and die test without cell array
CN111668194A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 包括穿通电极的半导体芯片以及测试该穿通电极的方法
CN111668194B (zh) * 2019-03-05 2023-09-29 爱思开海力士有限公司 包括穿通电极的半导体芯片以及测试该穿通电极的方法
CN112927745A (zh) * 2019-12-06 2021-06-08 美光科技公司 具有tsv健康监测电路的存储器

Also Published As

Publication number Publication date
US20120104388A1 (en) 2012-05-03
KR20120045366A (ko) 2012-05-09

Similar Documents

Publication Publication Date Title
CN102467964A (zh) 三维层叠半导体集成电路及其穿通硅通孔修复方法
US8917569B2 (en) Semiconductor apparatus transmitting fuse information and repair method thereof
US11139041B2 (en) Stacked semiconductor device and test method thereof
US8243485B2 (en) Semiconductor apparatus and chip selection method thereof
KR101902938B1 (ko) 반도체 집적회로
KR20110129149A (ko) 3ｄ 반도체 장치
KR20150097074A (ko) 테스트 회로 및 이를 포함하는 반도체 장치
CN106548807A (zh) 修复电路、使用它的半导体装置和半导体系统
US9917061B2 (en) Semiconductor apparatus and memory system
US9607925B2 (en) Semiconductor device for verifying operation of through silicon vias
US9263371B2 (en) Semiconductor device having through-silicon via
KR20150047292A (ko) 반도체 장치 및 이의 테스트 방법
US20170103930A1 (en) Stacked semiconductor apparatus being electrically connected through through-via and monitoring method
KR101143443B1 (ko) 반도체 장치 및 그 리페어 방법
US8400210B2 (en) Semiconductor apparatus
US9576936B2 (en) Semiconductor system having semiconductor apparatus and method of determining delay amount using the semiconductor apparatus
KR101889509B1 (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
US9013220B2 (en) Semiconductor apparatus and semiconductor system
US9082513B2 (en) Semiconductor devices and semiconductor systems including the same
CN106571164B (zh) 半导体器件
KR101143398B1 (ko) 반도체 집적회로
US9805824B2 (en) Semiconductor devices and semiconductor systems
US9773568B2 (en) Semiconductor devices and semiconductor systems including the same
US20240047003A1 (en) Semiconductor package for performing training operation
US10903191B2 (en) Semiconductor chip for repairing through electrode

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120523