CN111668194A - 包括穿通电极的半导体芯片以及测试该穿通电极的方法 - Google Patents

包括穿通电极的半导体芯片以及测试该穿通电极的方法 Download PDF

Info

Publication number
CN111668194A
CN111668194A CN201910910572.6A CN201910910572A CN111668194A CN 111668194 A CN111668194 A CN 111668194A CN 201910910572 A CN201910910572 A CN 201910910572A CN 111668194 A CN111668194 A CN 111668194A
Authority
CN
China
Prior art keywords
signal
test
logic
generate
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910910572.6A
Other languages
English (en)
Other versions
CN111668194B (zh
Inventor
崔善明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111668194A publication Critical patent/CN111668194A/zh
Application granted granted Critical
Publication of CN111668194B publication Critical patent/CN111668194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31717—Interconnect testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了包括穿通电极的半导体芯片以及测试该穿通电极的方法。一种半导体芯片包括：第一半导体器件以及层叠在第一半导体器件之上的第二半导体器件。第二半导体器件经由多个穿通电极电连接到第一半导体器件。在测试模式下，第一半导体器件被配置为经由多个穿通电极来驱动逻辑电平的第一模式和逻辑电平的第二模式，被配置为将通过来自第一半导体器件和第二半导体器件的第一模式和第二模式而产生的多个测试数据的逻辑电平进行比较，以产生指示多个穿通电极正常运作或异常运作的检测信号。

Description

包括穿通电极的半导体芯片以及测试该穿通电极的方法
相关申请的交叉引用
本申请要求于2019年3月5日提交的申请号为10-2019-0025320的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及半导体芯片和测试半导体芯片的方法，并且更具体地，涉及包括穿通电极的半导体芯片以及测试该穿通电极的方法。
背景技术
近来，已经开发出三维半导体芯片以增加其集成密度。每种三维半导体芯片都可以通过将多个半导体器件垂直地层叠来实现，以在有限的面积上实现最大的集成密度。
可以使用穿通硅通孔(TSV)技术来实现每种三维半导体芯片，所述穿通硅通孔(TSV)技术利用垂直穿透半导体器件的硅通孔使彼此垂直层叠的所有半导体器件电连接。因此，与使用接合线制造的三维半导体芯片相比，使用TSV制造的三维半导体芯片可以有效地减小其封装面积。
此外，可以在将半导体芯片供应给用户或客户之前测试半导体芯片以验证其特性和可靠性。因此，已经提出了各种测试半导体芯片的方法以减少测试时间并提高测试效率。
发明内容
根据一个实施例，提供了一种半导体芯片。该半导体芯片可以包括第一半导体器件和层叠在第一半导体器件之上的第二半导体器件。第二半导体器件可以经由多个穿通电极电连接到第一半导体器件。在测试模式下，第一半导体器件可以被配置为经由多个穿通电极来驱动逻辑电平的第一模式和逻辑电平的第二模式，被配置为将通过来自第一半导体器件和第二半导体器件的第一模式和第二模式而产生的多个测试数据的逻辑电平进行比较，以产生指示多个穿通电极正常运作或异常运作的测试信号。
根据一个实施例，提供了一种半导体芯片。该半导体芯片可以包括第一驱动电路和第二驱动电路。第一驱动电路可以被配置为包括连接到多个穿通电极的第一反相器组，被配置为将多个穿通电极顺序地驱动至第一模式和第二模式以产生多个测试数据，以及被配置为根据基于第一测试信号至第三测试信号的多个测试数据的比较结果来产生检测信号。第二驱动电路可以被配置为包括连接到多个穿通电极的第二反相器组。在第一反相器组和第二反相器组中所包括的多个反相器可以根据基于第一测试信号和第二测试信号的多个测试数据的比较结果而被选择性地导通。
根据一个实施例，提供了一种测试方法。该测试方法可以包括：在测试模式下，通过经由将第一半导体器件连接到第二半导体器件的多个穿通电极顺序地驱动逻辑电平的第一模式和逻辑电平的第二模式来产生多个测试数据，将多个测试数据的逻辑电平进行比较以产生多个比较信号，利用基于多个比较信号而被选择性导通的多个反相器来驱动多个穿通电极，以及检测通过选择性地导通的多个反相器以及通过多个穿通电极而产生的检测信号，以验证多个穿通电极正常运作或者来自多个穿通电极中的至少一个穿通电极异常运作。
附图说明
图1是示出根据本公开的一个实施例的半导体芯片的配置的框图。
图2是示出图1的半导体芯片中所包括的测试控制电路的配置的框图。
图3是示出根据本公开的一个实施例的用于产生第一模式和第二模式的控制信号的逻辑电平的图表。
图4是示出图2的测试控制电路中所包括的区段信号发生电路的配置的电路图。
图5是示出图2的测试控制电路中所包括的测试信号发生电路的配置的电路图。
图6示出图1的半导体芯片中所包括的穿通电极以及第一驱动电路和第二驱动电路的配置。
图7是示出根据本公开的一个实施例的应用于穿通电极的第一模式的示意图。
图8是示出根据本公开的一个实施例的应用于穿通电极的第二模式的示意图。
图9是示出根据本公开的一个实施例的测试半导体芯片的方法的时序图。
具体实施方式
在下文中将参考附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，而非旨在限制本公开的范围。
如在本文中针对一些实施例所使用的词语“连接”意指两个组件彼此直接连接。例如，连接到第二组件的第一组件意指第一组件与第二组件接触。对于其他实施例，连接的组件具有一个或更多个居间组件。例如，当第一组件和第二组件均与公共第三组件接触时，即使第一组件不直接接触第二组件，第一组件也连接到第二组件。
如图1中所示，根据一个实施例的半导体芯片1可以包括第一半导体器件10、第一穿通电极至第十穿通电极31-40以及第二半导体器件50。
第一半导体器件10可以包括测试控制电路11和第一驱动电路12。
在测试模式下，测试控制电路11可以产生第一控制信号至第九控制信号TCON<1:9>，所述第一控制信号至第九控制信号TCON<1:9>用于经由多个穿通电极来驱动逻辑电平的第一模式和逻辑电平的第二模式。在测试模式下，测试控制电路11可以产生顺序地被使能的第一测试信号SOTEN、第二测试信号SOTCEN和第三测试信号OTEN。测试控制电路11可以检测检测信号DET以测试或验证第一穿通电极至第九穿通电极31-39是否正常运作。例如，检测信号DET可以指示是否经由多个穿通电极适当地驱动了逻辑电平的第一模式和第二模式。第一测试信号SOTEN、第二测试信号SOTCEN和第三测试信号OTEN可以经由第十穿通电极40而被输出到第二半导体器件50的第二驱动电路51。在一个实施例中，检测信号DET可以是当第一穿通电极至第九穿通电极31-39正常运作而没有任何故障时转变逻辑电平的信号。在一个实施例中，当第一穿通电极至第九穿通电极31-39中的至少一个异常运作时，检测信号DET可以具有固定的逻辑电平，并且因此检测信号DET通过具有固定的逻辑电平来指示第一穿通电极至第九穿通电极31-39中的至少一个已发生连接故障。在一个实施例中，当检测信号具有固定的逻辑电平时，检测信号DET通过产生错误的逻辑电平来指示多个穿通电极31-39异常运作。
第一驱动电路12可以基于第一控制信号至第九控制信号TCON<1:9>来驱动第一穿通电极至第九穿通电极31-39，以顺序地具有第一模式和第二模式，从而产生第一测试数据至第九测试数据TD1-TD9。第一驱动电路12可以根据第一测试数据至第九测试数据TD1-TD9来产生检测信号DET。第一驱动电路12可以包括连接到第一穿通电极至第九穿通电极31-39的第一反相器组(图6的IV71、IV72、IV73、IV74和IV75)。第一驱动电路12可以基于第一测试信号SOTEN、第二测试信号SOTCEN和第三测试信号OTEN来将第一测试数据至第九测试数据TD1-TD9彼此进行比较，并且在图6的第一反相器组中所包括的IV71、IV72、IV73、IV74和IV75可以根据比较结果而被选择性地导通。第一模式可以被设置为如下模式：使得第一穿通电极至第九穿通电极31-39中的每两个相邻的穿通电极被驱动为具有不同逻辑电平。例如，奇数电极可以被驱动为具有第一逻辑电平，偶数电极被驱动为具有第二逻辑电平，该第一逻辑电平与第二逻辑电平不同。在一些实施例中，第一逻辑电平可以是逻辑“高”电平，而第二逻辑电平可以是逻辑“低”电平。在其他实施例中，第二逻辑电平可以是逻辑“高”电平，而第一逻辑电平可以是逻辑“低”电平。如本文中关于信号所使用的高电平和低电平指的是信号的逻辑电平。具有低电平的信号与当其具有高电平时的信号有区别。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或幅值)确定信号是具有高电平还是具有低电平。对于某些情况，信号的高电平和低电平表示逻辑二进制状态。第二模式可以被设置为如下模式：使得第一穿通电极至第九穿通电极31-39的居中穿通电极(即，第五穿通电极35)具有来自第一模式但已被反相的逻辑电平。稍后将参考图7和图8来描述第一模式的逻辑电平和第二模式的逻辑电平。
可以使用用于将第一半导体器件10和第二半导体器件50层叠的硅通孔(TSV)来实现第一穿通电极至第十穿通电极31-40。尽管图1示出了半导体芯片1包括第一穿通电极至第十穿通电极31-40的示例，但是在半导体芯片1中所包括的穿通电极的数量可以根据实施例而被设置为不同。另外，尽管图1示出了半导体芯片1包括被顺序地层叠的第一半导体器件10和第二半导体器件50的示例，但是在半导体芯片1中层叠的半导体器件的数量可以根据实施例而被设置为不同。
第一半导体器件10可以被配置为将第一模式和第二模式应用于第一穿通电极至第九穿通电极31-39，被配置为将通过第一穿通电极至第九穿通电极31-39而产生的第一测试数据至第九测试数据TD1-TD9的逻辑电平进行比较以产生检测信号DET，以及被配置为检测检测信号DET以评估或辨别第一穿通电极至第九穿通电极31-39是否已正常运作而没有故障，以提供所需的逻辑电平的第一模式或第二模式。
第二半导体器件50可以包括第二驱动电路51。
第二驱动电路51可以包括连接到第一穿通电极至第九穿通电极31-39的第二反相器组(图6的IV81、IV82、IV83和IV84)。第二驱动电路51可以基于第一测试信号SOTEN、第二测试信号SOTCEN和第三测试信号OTEN来将第一测试数据至第九测试数据TD1-TD9彼此进行比较，并且可以根据比较结果来选择性地导通在图6的第二反相器组中所包括的反相器IV81、IV82、IV83和IV84。
参考图2，测试控制电路11可以包括区段信号发生电路110、测试信号发生电路120、控制信号发生电路130和检测电路140。
区段信号发生电路110可以将用于激活测试模式的测试模式信号TM延迟以产生被顺序使能的第一区段信号FTD和第二区段信号OTD。区段信号发生电路110可以产生在第二区段信号OTD被使能时被禁止的第一区段信号FTD。
在测试模式信号TM被输入并且第二区段信号OTD被禁止的情况下，测试信号发生电路120可以根据第一区段信号FTD的逻辑电平来产生第一测试信号SOTEN和第二测试信号SOTCEN。在测试模式信号TM被输入并且第二区段信号OTD被禁止的情况下，测试信号发生电路120可以产生被使能的第一测试信号SOTEN。在测试模式信号TM被输入并且第二区段信号OTD被禁止的情况下，测试信号发生电路120可以产生在第一区段信号FTD被禁止时被使能的第二测试信号SOTCEN。在测试模式信号TM被输入并且第二区段信号OTD被使能的情况下，测试信号发生电路120可以产生被使能的第三测试信号OTEN。
当测试模式信号TM被输入时，控制信号发生电路130可以产生用于产生第一模式的第一控制信号至第九控制信号TCON<1:9>。当第一区段信号FTD被使能时，控制信号发生电路130可以产生用于产生第二模式的第一控制信号至第九控制信号TCON<1:9>。
检测电路140可以检测检测信号DET以辨别第一穿通电极至第九穿通电极31-39是否正常运作。当检测信号DET是进行转变的信号或转变信号时，检测电路140可以将第一穿通电极至第九穿通电极31-39视为没有任何缺陷的正常穿通电极。相反，当检测信号DET具有恒定的逻辑电平时，检测电路140可以将第一穿通电极至第九穿通电极31-39视为具有缺陷的异常穿通电极。
下面将参考图3来描述用于产生第一模式和第二模式的第一控制信号至第九控制信号TCON<1:9>的逻辑电平。
在一个实施例中，当第一控制信号TCON<1>具有逻辑“低”电平、第二控制信号TCON<2>具有逻辑“高”电平、第三控制信号TCON<3>具有逻辑“低”电平、第四控制信号TCON<4>具有逻辑“高”电平、第五控制信号TCON<5>具有逻辑“低”电平、第六控制信号TCON<6>具有逻辑“高”电平、第七控制信号TCON<7>具有逻辑“低”电平、第八控制信号TCON<8>具有逻辑“高”电平以及第九控制信号TCON<9>具有逻辑“低”电平时，可以产生第一模式。
在一个实施例中，当第一控制信号TCON<1>具有逻辑“低”电平、第二控制信号TCON<2>具有逻辑“高”电平、第三控制信号TCON<3>具有逻辑“低”电平、第四控制信号TCON<4>具有逻辑“高”电平、第五控制信号TCON<5>具有逻辑“高”电平、第六控制信号TCON<6>具有逻辑“高”电平、第七控制信号TCON<7>具有逻辑“低”电平、第八控制信号TCON<8>具有逻辑“高”电平以及第九控制信号TCON<9>具有逻辑“低”电平时，可以产生第二模式。
参考图4，区段信号发生电路110可以包括复位信号发生电路111、内部时钟发生电路112、计数器113、第一区段信号发生电路114和第二区段信号发生电路115。
复位信号发生电路111可以被配置为执行逻辑运算，并且可以例如使用反相器IV11、IV12、IV13和IV14以及与非门NAND11来实现。复位信号发生电路111可以产生包括在具有逻辑“高”电平的测试模式信号TM被输入时创建为具有逻辑“高”电平的脉冲的复位信号RST。
内部时钟发生电路112可以被配置为包括周期信号发生电路1121、反相器IV21以及与门AND21和AND22。内部时钟发生电路112可以产生在具有逻辑“高”电平的测试模式信号TM被输入时周期性转变的内部时钟信号ICLK。当由计数器113产生的第一计数信号至第四计数信号CNT<1:4>中的第四计数信号CNT<4>具有逻辑“高”电平时，内部时钟发生电路112可以产生被禁止为具有逻辑“低”电平的内部时钟信号ICLK。
计数器113可以使用触发器FF31、FF32、FF33和FF34来实现。计数器113可以产生第一计数信号至第四计数信号CNT<1:4>，当具有逻辑“高”电平的复位信号RST被输入时，这些计数信号全部被初始化为具有逻辑“低”电平。计数器113可以产生通过内部时钟信号ICLK来顺序计数的第一计数信号至第四计数信号CNT<1:4>。
第一区段信号发生电路114可以被配置为执行逻辑运算，并且可以例如使用反相器IV31、IV32、IV33、IV34、IV35和IV36以及与非门NAND31、NAND32和NAND33来实现。第一区段信号发生电路114可以产生通过包括在第二计数信号CNT<2>被使能为具有逻辑“高”电平时创建为具有逻辑“低”电平的脉冲的第一设置信号S1而被使能为具有逻辑“高”电平的第一区段信号FTD。当具有逻辑“高”电平的复位信号RST被输入时，第一区段信号发生电路114可以产生被禁止为具有逻辑“低”电平的第一区段信号FTD。当具有逻辑“低”电平的第二设置信号S2被输入时，第一区段信号发生电路114可以产生被禁止为具有逻辑“低”电平的第一区段信号FTD。
第二区段信号发生电路115可以被配置为执行逻辑运算，并且可以例如使用反相器IV41、IV42、IV43、IV44、IV45和IV46以及与非门NAND41、NAND42和NAND43来实现。第二区段信号发生电路115可以产生通过包括在第三计数信号CNT<3>被使能为具有逻辑“高”电平时创建为具有逻辑“低”电平的脉冲的第二设置信号S2而被使能为具有逻辑“高”电平的第二区段信号OTD。当具有逻辑“高”电平的复位信号RST被输入时，第二区段信号发生电路115可以产生被禁止为具有逻辑“低”电平的第二区段信号OTD。
参考图5，测试信号发生电路120可以包括第一逻辑电路121和第二逻辑电路122。
第一逻辑电路121可以被配置为执行逻辑运算，并且可以例如使用异或非门ENOR51、或非门NOR51、反相器IV51和IV52以及与门AND51来实现。在具有逻辑“高”电平的测试模式信号TM被输入并且第二区段信号OTD被禁止为具有逻辑“低”电平的情况下，第一逻辑电路121可以产生被使能为具有逻辑“高”电平的第一测试信号SOTEN。在具有逻辑“高”电平的测试模式信号TM被输入并且第二区段信号OTD被使能为具有逻辑“高”电平的情况下，第一逻辑电路121可以产生被使能为具有逻辑“高”电平的第三测试信号OTEN。
第二逻辑电路122可以被配置为执行逻辑运算，并且可以例如使用异或非门ENOR61和反相器IV61来实现。在第一测试信号SOTEN被使能为具有逻辑“高”电平的情况下，第二逻辑电路122可以产生在第一区段信号FTD被禁止为具有逻辑“低”电平时被使能为具有逻辑“高”电平的第二测试信号SOTCEN。
下面将参考图6来描述第一驱动电路12、第二驱动电路51和第一穿通电极至第九穿通电极31-39的配置和运作。
第一驱动电路12可以包括测试数据发生电路210和比较电路220。
测试数据发生电路210可以使用PMOS晶体管P71、P72、P73、P74、P75、P76、P77、P78和P79以及NMOS晶体管N71、N72、N73、N74、N75、N76、N77、N78和N79来实现。测试数据发生电路210可以基于第一控制信号至第九控制信号TCON<1:9>的逻辑电平来驱动第一穿通电极至第九穿通电极31-39以顺序地具有第一模式和第二模式。测试数据发生电路210可以驱动第一穿通电极至第九穿通电极31-39以顺序地具有第一模式和第二模式，从而产生第一测试数据至第九测试数据TD1-TD9。例如，当第一控制信号TCON<1>具有逻辑“低”电平时，在测试数据发生电路210中所包括的PMOS晶体管P71可以被导通以将第一穿通电极31驱动至电源电压VDD电平并且产生具有逻辑“高”电平的第一测试数据TD1。当第二控制信号TCON<2>具有逻辑“高”电平时，在测试数据发生电路210中所包括的NMOS晶体管N72可以被导通以将第二穿通电极32驱动至接地电压VSS电平并产生具有逻辑“低”电平的第二测试数据TD2。
比较电路220可以使用第一比较信号发生电路221、第二比较信号发生电路222、第三比较信号发生电路223、第四比较信号发生电路224、第一反相器IV71、第二反相器IV72、第三反相器IV73、第四反相器IV74和第五反相器IV75来实现。第一反相器IV71、第二反相器IV72、第三反相器IV73、第四反相器IV74和第五反相器IV75可以构成第一反相器组。
当第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平时，第一比较信号发生电路221可以将第一测试数据TD1和第二测试数据TD2彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第一比较信号发生电路221可以输出被锁存的比较结果作为第一比较信号CMP1。当第一测试数据TD1和第二测试数据TD2具有不同的逻辑电平时，第一比较信号发生电路221可以产生被使能为具有逻辑“高”电平的第一比较信号CMP1。第一反相测试信号SOTENB可以是第一测试信号SOTEN的反相信号。
当第一比较信号CMP1具有逻辑“高”电平时，第一反相器IV71可以被导通。在这种情况下，第一反相器IV71可以反相缓冲第二测试数据TD2以产生第三测试数据TD3，并且第三测试数据TD3可以驱动第三穿通电极33。
当第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平时，第二比较信号发生电路222可以将第三测试数据TD3和第四测试数据TD4彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第二比较信号发生电路222可以输出被锁存的比较结果作为第二比较信号CMP2。当第三测试数据TD3和第四测试数据TD4具有不同的逻辑电平时，第二比较信号发生电路222可以产生被使能为具有逻辑“高”电平的第二比较信号CMP2。
当第二比较信号CMP2具有逻辑“高”电平时，第二反相器IV72可以被导通。在这种情况下，第二反相器IV72可以反相缓冲第四测试数据TD4以产生第五测试数据TD5，并且第五测试数据TD5可以驱动第五穿通电极35。
当第二测试信号SOTCEN具有逻辑“高”电平且第二反相测试信号SOTCENB具有逻辑“低”电平时，第三比较信号发生电路223可以将第五测试数据TD5和第六测试数据TD6彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第三比较信号发生电路223可以输出被锁存的比较结果作为第三比较信号CMP3。当第五测试数据TD5和第六测试数据TD6具有不同的逻辑电平时，第三比较信号发生电路223可以产生被使能为具有逻辑“高”电平的第三比较信号CMP3。第二反相测试信号SOTCENB可以是第二测试信号SOTCEN的反相信号。
当第三比较信号CMP3具有逻辑“高”电平时，第三反相器IV73可以被导通。在这种情况下，第三反相器IV73可以反相缓冲第六测试数据TD6以产生第七测试数据TD7，并且第七测试数据TD7可以驱动第七穿通电极37。
当第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平时，第四比较信号发生电路224可以将第七测试数据TD7和第八测试数据TD8彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第四比较信号发生电路224可以输出被锁存的比较结果作为第四比较信号CMP4。当第七测试数据TD7和第八测试数据TD8具有不同的逻辑电平时，第四比较信号发生电路224可以产生被使能为具有逻辑“高”电平的第四比较信号CMP4。
当第四比较信号CMP4具有逻辑“高”电平时，第四反相器IV74可以被导通。在这种情况下，第四反相器IV74可以反相缓冲第八测试数据TD8以产生第九测试数据TD9，并且第九测试数据TD9可以驱动第九穿通电极39。
当第三测试信号OTEN具有逻辑“高”电平时，第五反相器IV75可以反相缓冲第九测试数据TD9以产生第一测试数据TD1，并且第一测试数据TD1可以驱动第一穿通电极31。
第九测试数据TD9可以作为检测信号DET被输出。
第二驱动电路51可以包括第五比较信号发生电路511、第六比较信号发生电路512、第七比较信号发生电路513、第八比较信号发生电路514、第六反相器IV81、第七反相器IV82、第八反相器IV83和第九反相器IV84。第六反相器IV81、第七反相器IV82、第八反相器IV83和第九反相器IV84可以构成第二反相器组。
当第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平时，第五比较信号发生电路511可以将第二测试数据TD2和第三测试数据TD3彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第五比较信号发生电路511可以输出被锁存的比较结果作为第五比较信号CMP5。当第二测试数据TD2和第三测试数据TD3具有不同的逻辑电平时，第五比较信号发生电路511可以产生被使能为具有逻辑“高”电平的第五比较信号CMP5。
当第五比较信号CMP5具有逻辑“高”电平时，第六反相器IV81可以被导通。在这种情况下，第六反相器IV81可以反相缓冲第三测试数据TD3以产生第四测试数据TD4，并且第四测试数据TD4可以驱动第四穿通电极34。
当第二测试信号SOTCEN具有逻辑“高”电平且第二反相测试信号SOTCENB具有逻辑“低”电平时，第六比较信号发生电路512可以将第四测试数据TD4和第五测试数据TD5彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第六比较信号发生电路512可以输出被锁存的比较结果作为第六比较信号CMP6。当第四测试数据TD4和第五测试数据TD5具有不同的逻辑电平时，第六比较信号发生电路512可以产生被使能为具有逻辑“高”电平的第六比较信号CMP6。
当第六比较信号CMP6具有逻辑“高”电平时，第七反相器IV82可以被导通。在这种情况下，第七反相器IV82可以反相缓冲第五测试数据TD5以产生第六测试数据TD6，并且第六测试数据TD6可以驱动第六穿通电极36。
当第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平时，第七比较信号发生电路513可以将第六测试数据TD6和第七测试数据TD7彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第七比较信号发生电路513可以输出被锁存的比较结果作为第七比较信号CMP7。当第六测试数据TD6和第七测试数据TD7具有不同的逻辑电平时，第七比较信号发生电路513可以产生被使能为具有逻辑“高”电平的第七比较信号CMP7。
当第七比较信号CMP7具有逻辑“高”电平时，第八反相器IV83可以被导通。在这种情况下，第八反相器IV83可以反相缓冲第七测试数据TD7以产生第八测试数据TD8，并且第八测试数据TD8可以驱动第八穿通电极38。
当第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平时，第八比较信号发生电路514可以将第八测试数据TD8和第九测试数据TD9彼此进行比较，以锁存比较结果。当第三测试信号OTEN具有逻辑“高”电平时，第八比较信号发生电路514可以将被锁存的比较结果输出作为第八比较信号CMP8。当第八测试数据TD8和第九测试数据TD9具有不同的逻辑电平时，第八比较信号发生电路514可以产生被使能为具有逻辑“高”电平的第八比较信号CMP8。
当第八比较信号CMP8具有逻辑“高”电平时，第九反相器IV84可以被导通。在这种情况下，第九反相器IV84可以反相缓冲第一测试数据TD1以产生第二测试数据TD2、并且第二测试数据TD2可以驱动第二穿通电极32。
以下将参考图7来描述根据一个实施例的第一模式。如图7中所示，例如，实线圆圈用H表示“高”电平，而虚线圆圈用L表示“低”电平。
第一模式意指第一穿通电极31被驱动至逻辑“高”电平、第二穿通电极32被驱动至逻辑“低”电平、第三穿通电极33被驱动至逻辑“高”电平、第四穿通电极34被驱动至逻辑“低”电平、第五穿通电极35被驱动至逻辑“高”电平、第六穿通电极36被驱动至逻辑“低”电平、第七穿通电极37被驱动至逻辑“高”电平、第八穿通电极38被驱动至逻辑“低”电平以及第九穿通电极39被驱动至逻辑“高”电平的模式。
如上所述，第一模式可以对应于棋盘式模式，其中第一穿通电极至第九穿通电极31-39中的两个相邻的穿通电极被驱动为具有不同的逻辑电平。在一个实施例中，第一模式可以驱动关于居中穿通电极(即，35)而在正交方向上的穿通电极。例如，第一模式可以驱动相对于居中穿通电极35正交的穿通电极32、34、36和38。在一个实施例中，第二模式可以驱动关于居中穿通电极(即，35)而在对角线方向上的穿通电极。例如，第二模式可以驱动相对于居中穿通电极35成对角线的穿通电极31、33、37和39。在一个实施例中，居中穿通电极(即，35)可以比成对角线的穿通电极31、33、37和39更靠近正交的穿通电极32、34、36和38。
以下将参考图8来描述根据一个实施例的第二模式。如图8中所示，例如，实线圆圈用H表示“高”电平，而虚线圆圈用L表示“低”电平。
第二模式意指第一穿通电极31被驱动至逻辑“高”电平、第二穿通电极32被驱动至逻辑“低”电平、第三穿通电极33被驱动至逻辑“高”电平、第四穿通电极34被驱动至逻辑“低”电平、第五穿通电极35被驱动至逻辑“低”电平、第六穿通电极36被驱动至逻辑“低”电平、第七穿通电极37被驱动至逻辑“高”电平、第八穿通电极38被驱动至逻辑“低”电平以及第九穿通电极39被驱动至逻辑“高”电平的模式。
如上所述，第二模式可以对应于被修改的棋盘式模式，其中在具有第一模式的第一穿通电极至第九穿通电极31-39之中的居中穿通电极(即，第五穿通电极35)的逻辑电平被反相。例如，在如图7中所示的第一模式下，居中穿通电极被驱动至“高”电平，但是在如图8中所示的第二模式下，居中穿通电极被驱动为“低”电平，从而为从第一模式的电平被反相。
以下将参考图9结合第一穿通电极至第九穿通电极31-39全部正常运作而没有任何接触故障的示例以及第一穿通电极31和第二穿通电极32因具有接触故障而异常运作的示例来描述根据一个实施例的用于测试半导体芯片1中所包括的第一穿通电极至第九穿通电极31-39的运作。
首先，下面将描述第一穿通电极至第九穿通电极31-39全部正常运作而没有任何接触故障的示例。
在时间点“T1”，用于激活测试模式的测试模式信号TM可以被使能为具有逻辑“高”电平。
因为测试模式信号TM具有逻辑“高”电平且第二区段信号OTD被禁止为具有逻辑“低”电平，所以测试信号发生电路120可以产生被使能为具有逻辑“高”电平的第一测试信号SOTEN。因为测试模式信号TM具有逻辑“高”电平、第二区段信号OTD被禁止为具有逻辑“低“电平以及第一区段信号FTD被禁止为具有逻辑”低“电平，所以测试信号发生电路120可以产生被使能为具有逻辑“高”电平的第二测试信号SOTCEN。
因为具有逻辑“高”电平的测试模式信号TM被输入，所以控制信号发生电路130可以产生用于产生第一模式的第一控制信号至第九控制信号TCON<1:9>。
测试数据发生电路210可以基于第一控制信号至第九控制信号TCON<1:9>的逻辑电平来驱动第一穿通电极至第九穿通电极31-39以具有第一模式。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第一比较信号发生电路221可以将第一测试数据TD1和第二测试数据TD2彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第二比较信号发生电路222可以将第三测试数据TD3和第四测试数据TD4彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“高”电平且第二反相测试信号SOTCENB具有逻辑“低”电平，所以第三比较信号发生电路223可以将第五测试数据TD5和第六测试数据TD6彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第四比较信号发生电路224可以将第七测试数据TD7和第八测试数据TD8彼此进行比较以锁存比较结果。
因为第一穿通电极至第八穿通电极31-38中的两个相邻的穿通电极被驱动为具有不同的逻辑电平以提供具有第一模式的第一穿通电极至第八穿通电极31-38，所以第一比较信号发生电路至第四比较信号发生电路221、222、223和224全部可以锁存逻辑“高”电平作为比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第五比较信号发生电路511可以将第二测试数据TD2和第三测试数据TD3彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“高”电平且第二反相测试信号SOTCENB具有逻辑“低”电平，所以第六比较信号发生电路512可以将第四测试数据TD4和第五测试数据TD5彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第七比较信号发生电路513可以将第六测试数据TD6和第七测试数据TD7彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第八比较信号发生电路514可以将第八测试数据TD8和第九测试数据TD9彼此进行比较以锁存比较结果。
因为第二穿通电极至第九穿通电极32-39中的两个相邻的穿通电极被驱动为具有不同的逻辑电平以提供具有第一模式的第二穿通电极至第九穿通电极32-39，所以第五比较信号发生电路至第八比较信号发生电路511、512、513和514全部可以锁存逻辑“高”电平作为比较结果。
在时间点“T2”，区段信号发生电路110可以将测试模式信号TM延迟以产生被使能为具有逻辑“高”电平的第一区段信号FTD。
因为测试模式信号TM具有逻辑“高”电平且第二区段信号OTD被使能为具有逻辑“高”电平，所以测试信号发生电路120可以产生被禁止为具有逻辑“低”电平的第二测试信号SOTCEN。
因为具有逻辑“高”电平的第一区段信号FTD被输入，所以控制信号发生电路130可以产生用于产生第二模式的第一控制信号至第九控制信号TCON<1:9>。
测试数据发生电路210可以基于第一控制信号至第九控制信号TCON<1:9>的逻辑电平来驱动第一穿通电极至第九穿通电极31-39以具有第二模式。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第一比较信号发生电路221可以将第一测试数据TD1和第二测试数据TD2彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第二比较信号发生电路222可以将第三测试数据TD3和第四测试数据TD4彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“低”电平且第二反相测试信号SOTCENB具有逻辑“高电平，所以第三比较信号发生电路223不将第五测试数据TD5和第六测试数据TD6彼此进行比较。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第四比较信号发生电路224可以将第七测试数据TD7和第八测试数据TD8彼此进行比较以锁存比较结果。
因为第一穿通电极至第四穿通电极31-34中的两个相邻的穿通电极被驱动为具有不同的逻辑电平且第七穿通电极37和第八穿通电极38被驱动为具有不同的逻辑电平，所以第一比较信号发生电路221、第二比较信号发生电路222和第四比较信号发生电路224可以锁存逻辑“高”电平作为比较结果。因为第三比较信号发生电路223锁存在时间点“T1”获得的比较结果，所以第三比较信号发生电路223可以锁存逻辑“高”电平作为比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第五比较信号发生电路511可以将第二测试数据TD2和第三测试数据TD3彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“低”电平且第二反相测试信号SOTCENB具有逻辑“高”电平，所以第六比较信号发生电路512不将第四测试数据TD4和第五测试数据TD5彼此进行比较。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第七比较信号发生电路513可以将第六测试数据TD6和第七测试数据TD7彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第八比较信号发生电路514可以将第八测试数据TD8和第九测试数据TD9彼此进行比较以锁存比较结果。
因为第二穿通电极32和第三穿通电极33被驱动为具有不同的逻辑电平且第六穿通电极至第九穿通电极36-39中的两个相邻的穿通电极被驱动为具有不同的逻辑电平，所以第五比较信号发生电路511、第七比较信号发生电路513和第八比较信号发生电路514可以锁存逻辑“高”电平作为比较结果。因为第六比较信号发生电路512锁存在时间点“T1”获得的比较结果，所以第六比较信号发生电路512可以锁存逻辑“高”电平作为比较结果。
在时间点“T3”，区段信号发生电路110可以将测试模式信号TM延迟以产生被使能为具有逻辑“高”电平的第二区段信号OTD。
因为测试模式信号TM具有逻辑“高”电平且第二区段信号OTD被使能为具有逻辑“高”电平，所以测试信号发生电路120可以产生被使能为具有逻辑“高”电平的第三测试信号OTEN。
因为第三测试信号OTEN具有逻辑“高”电平，所以第一比较信号发生电路221可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第一比较信号CMP1。
第一反相器IV71可以通过具有逻辑“高”电平的第一比较信号CMP1而被导通，并且可以反相缓冲第二测试数据TD2以产生将第三穿通电极33驱动至逻辑“高”电平的第三测试数据TD3。
因为第三测试信号OTEN具有逻辑“高”电平，所以第五比较信号发生电路511可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第五比较信号CMP5。
第六反相器IV81可以通过具有逻辑“高”电平的第五比较信号CMP5而被导通，并且可以反相缓冲第三测试数据TD3以产生将第四穿通电极34驱动至逻辑“低”电平的第四测试数据TD4。
因为第三测试信号OTEN具有逻辑“高”电平，所以第二比较信号发生电路222可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第二比较信号CMP2。
第二反相器IV72可以通过具有逻辑“高”电平的第二比较信号CMP2而被导通，并且可以反相缓冲第四测试数据TD4以产生将第五穿通电极35驱动至逻辑“高”电平的第五测试数据TD5。
因为第三测试信号OTEN具有逻辑“高”电平，所以第六比较信号发生电路512可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第六比较信号CMP6。
第七反相器IV82可以通过具有逻辑“高”电平的第六比较信号CMP6而被导通，并且可以反相缓冲第五测试数据TD5以产生将第六穿通电极36驱动至逻辑“低”电平的第六测试数据TD6。
因为第三测试信号OTEN具有逻辑“高”电平，所以第三比较信号发生电路223可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第三比较信号CMP3。
第三反相器IV73可以通过具有逻辑“高”电平的第三比较信号CMP3而被导通，并且可以反相缓冲第六测试数据TD6，以产生将第七穿通电极37驱动至逻辑“高”电平的第七测试数据TD7。
因为第三测试信号OTEN具有逻辑“高”电平，所以第七比较信号发生电路513可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第七比较信号CMP7。
第八反相器IV83可以通过具有逻辑“高”电平的第七比较信号CMP7而被导通，并且可以反相缓冲第七测试数据TD7以产生将第八穿通电极38驱动至逻辑“低”电平的第八测试数据TD8。
因为第三测试信号OTEN具有逻辑“高”电平，所以第四比较信号发生电路224可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第四比较信号CMP4。
第四反相器IV74可以通过具有逻辑“高”电平的第四比较信号CMP4而被导通，并且可以反相缓冲第八测试数据TD8以产生将第九穿通电极39驱动至逻辑“高”电平的第九测试数据TD9。
第五反相器IV75可以通过具有逻辑“高”电平的第三测试信号OTEN而被导通，并且可以反相缓冲第九测试数据TD9以产生将第一穿通电极31驱动至逻辑“低”电平的第一测试数据TD1。
如上所述，在第一驱动电路12和第二驱动电路51中所包括的全部反相器可以被导通，以提供奇数个被驱动的反相器。因此，第一穿通电极至第九穿通电极31-39的逻辑电平可以被连续地反相，以产生被转变的检测信号DET。
因为检测信号DET被转变，所以可以将第一穿通电极至第九穿通电极31-39视为在没有任何连接故障的情况下运作的正常穿通电极。
接下来，将在下文中描述第一穿通电极31和第二穿通电极32在具有接触故障的情况下而异常运作的实例。
在时间点“T1”，用于激活测试模式的测试模式信号TM可以被使能为具有逻辑“高”电平。
因为测试模式信号TM具有逻辑“高”电平且第二区段信号OTD被禁止为具有逻辑“低”电平，所以测试信号发生电路120可以产生被使能为具有逻辑“高”电平的第一测试信号SOTEN。因为测试模式信号TM具有逻辑“高”电平、第二区段信号OTD被禁止为具有逻辑“低“电平以及第一区段信号FTD被禁止为具有逻辑“低”电平，所以测试信号发生电路120可以产生被使能为具有逻辑“高”电平的第二测试信号SOTCEN。
因为具有逻辑“高”电平的测试模式信号TM被输入，所以控制信号发生电路130可以产生用于产生第一模式的第一控制信号至第九控制信号TCON<1:9>。
测试数据发生电路210可以基于第一控制信号至第九控制信号TCON<1:9>的逻辑电平来驱动第一穿通电极至第九穿通电极31-39以具有第一模式。在这种情况下，因为第一穿通电极31和第二穿通电极32两者都由于连接故障而异常运作，所以第一穿通电极31和第二穿通电极32两者都可以被驱动为具有逻辑“低”电平。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第一比较信号发生电路221可以将第一测试数据TD1和第二测试数据TD2彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第二比较信号发生电路222可以将第三测试数据TD3和第四测试数据TD4彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“高”电平且第二反相测试信号SOTCENB具有逻辑“低”电平，所以第三比较信号发生电路223可以将第五测试数据TD5和第六测试数据TD6彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第四比较信号发生电路224可以将第七测试数据TD7和第八测试数据TD8彼此进行比较以锁存比较结果。
因为第一穿通电极31和第二穿通电极32两者都被驱动为具有逻辑“低”电平，所以第一比较信号发生电路221可以锁存逻辑“低”电平作为比较结果。因为第三穿通电极至第八穿通电极33-38中的两个相邻的穿通电极被驱动为具有不同的逻辑电平，所以第二比较信号发生电路至第四比较信号发生电路222、223和224可以锁存逻辑“高”电平作为比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第五比较信号发生电路511可以将第二测试数据TD2和第三测试数据TD3彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“高”电平且第二反相测试信号SOTCENB具有逻辑“低”电平，所以第六比较信号发生电路512可以将第四测试数据TD4和第五测试数据TD5彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第七比较信号发生电路513可以将第六测试数据TD6和第七测试数据TD7彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第八比较信号发生电路514可以将第八测试数据TD8和第九测试数据TD9彼此进行比较以锁存比较结果。
因为第二穿通电极至第九穿通电极32-39中的两个相邻的穿通电极被驱动为具有不同的逻辑电平，所以第五比较信号发生电路至第八比较信号发生电路511、512、513和514全部可以锁存逻辑“高”电平作为比较结果。
在时间点“T2”，区段信号发生电路110可以将测试模式信号TM延迟以产生被使能为具有逻辑“高”电平的第一区段信号FTD。
因为测试模式信号TM具有逻辑“高”电平且第二区段信号OTD被使能为具有逻辑“高”电平，所以测试信号发生电路120可以产生被禁止为具有逻辑“低”电平的第二测试信号SOTCEN。
因为具有逻辑“高”电平的第一区段信号FTD被输入，所以控制信号发生电路130可以产生用于产生第二模式的第一控制信号至第九控制信号TCON<1:9>。
测试数据发生电路210可以基于第一控制信号至第九控制信号TCON<1:9>的逻辑电平来驱动第一穿通电极至第九穿通电极31-39以具有第二模式。在这种情况下，因为第一穿通电极31和第二穿通电极32两者都由于连接故障而异常运作，所以第一穿通电极31和第二穿通电极32两者都可以被驱动为具有逻辑“低”电平。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第一比较信号发生电路221可以将第一测试数据TD1和第二测试数据TD2彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第二比较信号发生电路222可以将第三测试数据TD3和第四测试数据TD4彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“低”电平且第二反相测试信号SOTCENB具有逻辑“高电平，所以第三比较信号发生电路223不将第五测试数据TD5和第六测试数据TD6彼此进行比较。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第四比较信号发生电路224可以将第七测试数据TD7和第八测试数据TD8彼此进行比较以锁存比较结果。
因为第一穿通电极31和第二穿通电极32两者都被驱动为具有逻辑“低”电平，所以第一比较信号发生电路221可以锁存逻辑“低”电平作为比较结果。因为第三穿通电极33和第四穿通电极34两者都被驱动为具有不同的逻辑电平，所以第二比较信号发生电路222可以锁存逻辑“高”电平作为比较结果。因为第三比较信号发生电路223锁存在时间点“T1”获得的比较结果，所以第三比较信号发生电路223可以锁存逻辑“高”电平作为比较结果。因为第七穿通电极37和第八穿通电极38两者被驱动为具有不同的逻辑电平，所以第四比较信号发生电路224可以锁存逻辑“高”电平作为比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第五比较信号发生电路511可以将第二测试数据TD2和第三测试数据TD3彼此进行比较以锁存比较结果。
因为第二测试信号SOTCEN具有逻辑“低”电平且第二反相测试信号SOTCENB具有逻辑“高”电平，所以第六比较信号发生电路512不将第四测试数据TD4和第五测试数据TD5彼此进行比较。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第七比较信号发生电路513可以将第六测试数据TD6和第七测试数据TD7彼此进行比较以锁存比较结果。
因为第一测试信号SOTEN具有逻辑“高”电平且第一反相测试信号SOTENB具有逻辑“低”电平，所以第八比较信号发生电路514可以将第八测试数据TD8和第九测试数据TD9彼此进行比较以锁存比较结果。
因为第二穿通电极32和第三穿通电极33被驱动为具有不同的逻辑电平，所以第五比较信号发生电路511可以锁存逻辑“高”电平作为比较结果。因为第六比较信号发生电路512锁存在时间点“T1”获得的比较结果，所以第六比较信号发生电路512可以锁存逻辑“高”电平作为比较结果。因为第六穿通电极36和第七穿通电极37被驱动为具有不同的逻辑电平，所以第七比较信号发生电路513可以锁存逻辑“高”电平作为比较结果。因为第八穿通电极38和第九穿通电极39被驱动为具有不同的逻辑电平，所以第八比较信号发生电路514可以锁存逻辑“高”电平作为比较结果。
在时间点“T3”，区段信号发生电路110可以将测试模式信号TM延迟以产生被使能为具有逻辑“高”电平的第二区段信号OTD。
因为测试模式信号TM具有逻辑“高”电平且第二区段信号OTD被使能为具有逻辑“高”电平，所以测试信号发生电路120可以产生被使能为具有逻辑“高”电平的第三测试信号OTEN。
因为第三测试信号OTEN具有逻辑“高”电平，所以第一比较信号发生电路221可以从在时间点“T3”被锁存的比较结果产生具有逻辑“低”电平的第一比较信号CMP1。
第一反相器IV71可以通过具有逻辑“低”电平的第一比较信号CMP1而被关断，以便不驱动第三穿通电极33。
因为第三测试信号OTEN具有逻辑“高”电平，所以第五比较信号发生电路511可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第五比较信号CMP5。
第六反相器IV81可以通过具有逻辑“高”电平的第五比较信号CMP5而被导通，并且可以反相缓冲第三测试数据TD3以产生将第四穿通电极34驱动至逻辑“低”电平的第四测试数据TD4。
因为第三测试信号OTEN具有逻辑“高”电平，所以第二比较信号发生电路222可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第二比较信号CMP2。
第二反相器IV72可以通过具有逻辑“高”电平的第二比较信号CMP2而被导通，并且可以反相缓冲第四测试数据TD4以产生将第五穿通电极35驱动至逻辑“高”电平的第五测试数据TD5。
因为第三测试信号OTEN具有逻辑“高”电平，所以第六比较信号发生电路512可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第六比较信号CMP6。
第七反相器IV82可以通过具有逻辑“高”电平的第六比较信号CMP6而被导通，并且可以反相缓冲第五测试数据TD5以产生将第六穿通电极36驱动至逻辑“低”电平的第六测试数据TD6。
因为第三测试信号OTEN具有逻辑“高”电平，所以第三比较信号发生电路223可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第三比较信号CMP3。
第三反相器IV73可以通过具有逻辑“高”电平的第三比较信号CMP3而被导通，并且可以反相缓冲第六测试数据TD6以产生将第七穿通电极37驱动至逻辑“高”电平的第七测试数据TD7。
因为第三测试信号OTEN具有逻辑“高”电平，所以第七比较信号发生电路513可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第七比较信号CMP7。
第八反相器IV83可以通过具有逻辑“高”电平的第七比较信号CMP7而被导通，并且可以反相缓冲第七测试数据TD7以产生将第八穿通电极38驱动至逻辑“低”电平的第八测试数据TD8。
因为第三测试信号OTEN具有逻辑“高”电平，所以第四比较信号发生电路224可以从在时间点“T3”被锁存的比较结果产生具有逻辑“高”电平的第四比较信号CMP4。
第四反相器IV74可以通过具有逻辑“高”电平的第四比较信号CMP4而被导通，并且可以反相缓冲第八测试数据TD8以产生将第九穿通电极39驱动至逻辑“高”电平的第九测试数据TD9。
第五反相器IV75可以通过具有逻辑“高”电平的第三测试信号OTEN而被导通，并且可以反相缓冲第九测试数据TD9以产生将第一穿通电极31驱动至逻辑“低”电平的第一测试数据TD1。
如上所述，在第一驱动电路12和第二驱动电路51中所包括的反相器的第一反相器IV71被关断，以提供偶数个被驱动的反相器。因此，第一穿通电极至第九穿通电极31-39的逻辑电平不被反相，以产生具有逻辑“高”电平的固定逻辑电平的检测信号DET。
因为检测信号DET具有固定的逻辑电平并且不会转变到不同的逻辑电平，所以第一穿通电极至第九穿通电极31-39中的至少一个可以被视为异常的穿通电极并且正在具有缺陷的情况下运作。
如上所述，根据一个实施例的半导体芯片可以根据在测试模式下应用于多个穿通电极的逻辑电平的比较结果来选择性地将连接到多个穿通电极的反相器导通，并且可以检测由被导通的反相器产生的检测信号是否为转变信号以验证多个穿通电极的正常/异常。
下面将参考图9来描述测试穿通电极的方法。
从时间点“T1”一直到时间点“T2”为至的时段可以被设置为通过在测试模式下顺序地将第一模式和第二模式应用于第一穿通电极至第九穿通电极31-39来产生第一测试数据至第九测试数据TD1-TD9的步骤。
从时间点“T2”一直到时间点“T3”为止的时段可以被设置为如下步骤：将第一测试数据至第九测试数据TD1-TD9的逻辑电平进行比较以产生第一比较信号至第八比较信号CMP1-CMP8以及利用基于第一比较信号至第八比较信号CMP1-CMP8而被选择性导通的第一反相器至第八反相器IV71-IV74和IV81-IV84驱动第一穿通电极至第九穿通电极31-39。
在时间点“T3”之后的时段可以被设置为如下步骤：检测通过被选择性导通的第一反相器至第八反相器IV71-IV74和IV81-IV84以及第一穿通电极至第九穿通电极31-39而产生的检测信号，以验证第一穿通电极至第九穿通电极31-39的正常或异常(正常/异常)。

Claims (23)

1.一种半导体芯片，包括:
第一半导体器件；以及
第二半导体器件，其被层叠在所述第一半导体器件之上，并经由多个穿通电极电连接到所述第一半导体器件，
其中，在测试模式下，所述第一半导体器件被配置为经由所述多个穿通电极来驱动逻辑电平的第一模式和逻辑电平的第二模式，被配置为将通过来自所述第一半导体器件和所述第二半导体器件的所述第一模式和所述第二模式而产生的多个测试数据的逻辑电平进行比较，以产生指示所述多个穿通电极正常运作或异常运作的检测信号。
2.如权利要求1所述的半导体芯片，
其中，当所述检测信号为转变信号时，所述检测信号指示所述多个穿通电极正常运作；以及
其中，当所述检测信号具有固定的逻辑电平时，所述检测信号通过产生错误的逻辑电平来指示所述多个穿通电极异常运作。
3.如权利要求1所述的半导体芯片，其中，当连接到所述多个穿通电极的反相器之中的奇数个反相器被导通时，所述检测信号为转变信号。
4.如权利要求1所述的半导体芯片，
其中，所述第一模式被设置为所述多个穿通电极中的两个相邻的穿通电极被驱动为具有不同的逻辑电平的模式；以及
其中，所述第二模式被设置为所述多个穿通电极的居中穿通电极的逻辑电平具有来自所述第一模式但已被反相的逻辑电平的模式。
5.如权利要求1所述的半导体芯片，其中，所述第一半导体器件包括:
测试控制电路，其被配置为在测试模式下产生用于将所述第一模式和所述第二模式应用于所述多个穿通电极的多个控制信号，被配置为在所述测试模式下产生第一测试信号至第三测试信号，以及被配置为在所述测试模式下检测所述检测信号以验证所述多个穿通电极是否正常运作；以及
第一驱动电路，其被配置为基于所述多个控制信号来驱动所述多个穿通电极而顺序地产生所述第一模式和所述第二模式，以产生所述多个测试数据，以及被配置为根据基于所述第一测试信号至所述第三测试信号的所述多个测试数据的比较结果来产生所述检测信号。
6.如权利要求5所述的半导体芯片，其中，所述测试控制电路包括:
区段信号发生电路，其被配置为将用于激活所述测试模式的测试模式信号延迟以产生被顺序地使能的第一区段信号和第二区段信号；
测试信号发生电路，其被配置为在所述测试模式信号被输入且所述第二区段信号被禁止的情况下产生被使能的所述第一测试信号，被配置为在所述测试模式信号被输入且所述第一测试信号被使能的情况下根据所述第一区段信号的逻辑电平来产生第二测试信号，以及被配置为在所述测试模式信号被输入且所述第二区段信号被使能的情况下产生被使能的所述第三测试信号；
控制信号发生电路，其被配置为当所述测试模式信号被输入时产生用于产生所述第一模式的所述多个控制信号，以及被配置为当所述第一区段信号被使能时产生用于产生所述第二模式的所述多个控制信号；以及
检测电路，其被配置为当所述测试模式信号被输入时，检测所述检测信号以验证所述多个穿通电极是否正常运作。
7.如权利要求6所述的半导体芯片，其中，所述区段信号发生电路包括:
复位信号发生电路，其被配置为产生包括在所述测试模式信号被输入时创建的脉冲的复位信号；
内部时钟发生电路，其被配置为产生在所述测试模式信号被输入时周期性转变的内部时钟信号；
计数器，其被配置为产生通过所述内部时钟信号而顺序地计数的第一计数信号至第四计数信号；
第一区段信号发生电路，其被配置为产生所述第一区段信号，所述第一区段信号通过包括在第二计数信号被使能时创建的脉冲的第一设置信号而被使能，并且当所述复位信号和第二设置信号被输入时所述第一区段信号被禁止；以及
第二区段信号发生电路，其被配置为产生第二区段信号，所述第二区段信号通过包括在第三计数信号被使能时创建的脉冲的第二设置信号而被使能，并且当所述复位信号被输入时所述第二区段信号被禁止。
8.如权利要求6所述的半导体芯片，其中，所述测试信号发生电路包括:
第一逻辑电路，其被配置为在所述测试模式信号被输入且所述第二区段信号被禁止的情况下产生被使能的所述第一测试信号，以及被配置为在所述测试模式信号被输入且所述第二区段信号被使能的情况下产生被使能的所述第三测试信号；以及
第二逻辑电路，其被配置为在所述第一测试信号被使能的情况下基于所述第一区段信号的逻辑电平来产生所述第二测试信号。
9.如权利要求5所述的半导体芯片，其中，所述第一驱动电路包括:
测试数据发生电路，其被配置为基于所述多个控制信号来驱动所述多个穿通电极以顺序地具有所述第一模式和所述第二模式，从而产生所述多个测试数据；以及
比较电路，其被配置为包括连接到所述多个穿通电极的多个反相器，被配置为根据基于所述第一测试信号至所述第三测试信号的所述多个测试数据的比较结果来选择性地导通所述多个反相器，以及被配置为产生基于所述多个穿通电极的逻辑电平以及所述多个反相器的导通状态和关断状态而转变的检测信号。
10.如权利要求1所述的半导体芯片，
其中，所述第二半导体器件包括第二驱动电路；
其中，所述第二驱动电路包括连接到所述多个穿通电极的多个反相器；以及
其中，所述多个反相器根据基于第一测试信号至第三测试信号的所述多个测试数据的比较结果而被选择性地导通。
11.一种半导体芯片，包括:
第一驱动电路，其被配置为包括连接到多个穿通电极的第一反相器组，被配置为将所述多个穿通电极顺序地驱动至第一模式和第二模式以产生多个测试数据，以及被配置为根据基于第一测试信号至第三测试信号的所述多个测试数据的比较结果来产生检测信号；以及
第二驱动电路，其被配置为包括连接到所述多个穿通电极的第二反相器组，
其中，在所述第一反相器组和所述第二反相器组中所包括的多个反相器根据基于所述第一测试信号和第二测试信号的所述多个测试数据的比较结果而被选择性地导通。
12.如权利要求11所述的半导体芯片，
其中，当所述检测信号为转变信号时，所述检测信号指示所述多个穿通电极正常运作；以及
其中，当所述检测信号具有固定的逻辑电平时，所述检测信号通过产生错误的逻辑电平来指示所述多个穿通电极异常运作。
13.如权利要求11所述的半导体芯片，其中，当连接到所述多个穿通电极的反相器之中的奇数个反相器被导通时，所述检测信号为转变信号。
14.如权利要求11所述的半导体芯片，
其中，所述第一反相器组由奇数个反相器组成；以及
其中，所述第二反相器组由偶数个反相器组成。
15.如权利要求11所述的半导体芯片，
其中，所述第一模式被设置为所述多个穿通电极中的两个相邻的穿通电极被驱动为具有不同的逻辑电平的模式；以及
其中，所述第二模式被设置为所述多个穿通电极的居中穿通电极的逻辑电平具有来自所述第一模式但已被反相的逻辑电平的模式。
16.如权利要求11所述的半导体芯片，其中，所述第一驱动电路包括:
测试数据发生电路，其被配置为基于多个控制信号来驱动所述多个穿通电极以顺序地具有所述第一模式和所述第二模式，从而产生所述多个测试数据；以及
比较电路，其被配置为根据基于所述第一测试信号至所述第三测试信号的所述多个测试数据的比较结果来选择性地导通所述第一反相器组中所包括的多个反相器，以及被配置为产生基于所述多个穿通电极的逻辑电平以及所述多个反相器的导通状态和关断状态而转变的检测信号。
17.如权利要求11所述的半导体芯片，还包括测试控制电路，其被配置为在测试模式下产生用于将所述第一模式和所述第二模式应用于所述多个穿通电极的多个控制信号，被配置为在所述测试模式下产生第一测试信号至第三测试信号，以及被配置为在所述测试模式下检测所述检测信号以验证所述多个穿通电极是否正常运作。
18.如权利要求17所述的半导体芯片，其中，所述测试控制电路包括:
区段信号发生电路，其被配置为将用于激活所述测试模式的测试模式信号延迟以产生被顺序地使能的第一区段信号和第二区段信号；
测试信号发生电路，其被配置为在所述测试模式信号被输入且所述第二区段信号被禁止的情况下产生被使能的所述第一测试信号，被配置为在所述测试模式信号被输入且所述第一测试信号被使能的情况下根据所述第一区段信号的逻辑电平来产生所述第二测试信号，以及被配置为在所述测试模式信号被输入且所述第二区段信号被使能的情况下产生被使能的所述第三测试信号；
控制信号发生电路，其被配置为当所述测试模式信号被输入时产生用于产生所述第一模式的所述多个控制信号，以及被配置为当所述第一区段信号被使能时产生用于产生所述第二模式的所述多个控制信号；以及
检测电路，其被配置为当所述测试模式信号被输入时，检测所述检测信号以验证所述多个穿通电极是否正常运作。
19.如权利要求18所述的半导体芯片，其中，所述区段信号发生电路包括:
复位信号发生电路，其被配置为产生包括当所述测试模式信号被输入时创建的脉冲的复位信号；
内部时钟发生电路，其被配置为产生当所述测试模式信号被输入时周期性转变的内部时钟信号；
计数器，其被配置为产生通过所述内部时钟信号而顺序地计数的第一计数信号至第四计数信号；
第一区段信号发生电路，其被配置为产生所述第一区段信号，所述第一区段信号通过包括在第二计数信号被使能时创建的脉冲的第一设置信号而被使能，并且当所述复位信号和第二设置信号被输入时所述第一区段信号被禁止；以及
第二区段信号发生电路，其被配置为产生第二区段信号，所述第二区段信号通过包括在第三计数信号被使能时创建的脉冲的第二设置信号而被使能，并且当所述复位信号被输入时所述第二区段信号被禁止。
20.如权利要求18所述的半导体芯片，其中，所述测试信号发生电路包括:
第一逻辑电路，其被配置为在所述测试模式信号被输入且所述第二区段信号被禁止的情况下产生被使能的所述第一测试信号，以及被配置为在所述测试模式信号被输入且所述第二区段信号被使能的情况下产生被使能的所述第三测试信号；以及
第二逻辑电路，其被配置为在所述第一测试信号被使能的情况下基于所述第一区段信号的逻辑电平来产生所述第二测试信号。
21.一种测试方法，包括以下步骤:
在测试模式下，通过经由将第一半导体器件连接到第二半导体器件的多个穿通电极顺序地驱动逻辑电平的第一模式和逻辑电平的第二模式来产生多个测试数据；
将所述多个测试数据的逻辑电平进行比较以产生多个比较信号；
利用基于所述多个比较信号而被选择性地导通的多个反相器来驱动所述多个穿通电极；以及
检测通过选择性地导通的所述多个反相器以及通过所述多个穿通电极而产生的检测信号，以验证所述多个穿通电极正常运作或者来自所述多个穿通电极中的至少一个穿通电极异常运作。
22.如权利要求21所述的方法，
其中，当所述检测信号为转变信号时，所述检测信号指示所述多个穿通电极正常运作；以及
其中，当所述检测信号具有固定的逻辑电平时，所述检测信号通过产生错误的逻辑电平来指示所述多个穿通电极异常运作。
23.如权利要求21所述的方法，其中，当连接到所述多个穿通电极的所述多个反相器之中的奇数个反相器被导通时，所述检测信号为转变信号。
CN201910910572.6A 2019-03-05 2019-09-25 包括穿通电极的半导体芯片以及测试该穿通电极的方法 Active CN111668194B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0025320 2019-03-05
KR1020190025320A KR20200106734A (ko) 2019-03-05 2019-03-05 테스트방법 및 이를 이용한 반도체칩

Publications (2)

Publication Number Publication Date
CN111668194A true CN111668194A (zh) 2020-09-15
CN111668194B CN111668194B (zh) 2023-09-29

Family

ID=72335454

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910910572.6A Active CN111668194B (zh) 2019-03-05 2019-09-25 包括穿通电极的半导体芯片以及测试该穿通电极的方法

Country Status (3)

Country Link
US (2) US11056407B2 (zh)
KR (1) KR20200106734A (zh)
CN (1) CN111668194B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
US11164856B2 (en) * 2019-09-19 2021-11-02 Micron Technology, Inc. TSV check circuit with replica path
US20240027516A1 (en) * 2022-07-22 2024-01-25 Sreejit Chakravarty Test and repair of interconnects between chips

Citations (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010217991A (ja) * 2009-03-13 2010-09-30 Kawasaki Microelectronics Inc 半導体装置およびその試験方法
US20110089973A1 (en) * 2009-10-09 2011-04-21 Elpida Memory, Inc. Semiconductor device and information processing system including the same
US20110309359A1 (en) * 2009-02-27 2011-12-22 Makoto Saen Semiconductor device
CN102376691A (zh) * 2010-07-22 2012-03-14 索尼公司 半导体器件和堆叠半导体装置
US20120105093A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Semiconductor apparatus and method of testing and manufacturing the same
US20120104388A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Three-dimensional stacked semiconductor integrated circuit and tsv repair method thereof
US20120274348A1 (en) * 2011-04-27 2012-11-01 Hynix Semiconductor Inc. Test circuit and method of semiconductor integrated circuit
EP2541415A1 (en) * 2011-06-30 2013-01-02 Imec Fault mode circuits
US20130002342A1 (en) * 2011-06-29 2013-01-03 Hynix Semiconductor Inc. Semiconductor apparatus
US20130001548A1 (en) * 2011-06-29 2013-01-03 Hynix Semiconductor Inc. Semiconductor apparatus and stacked semiconductor apparatus
JP2013084697A (ja) * 2011-10-07 2013-05-09 Hitachi Ltd 半導体装置
CN103165175A (zh) * 2011-12-08 2013-06-19 爱思开海力士有限公司 半导体器件及其操作方法
CN103378063A (zh) * 2012-04-27 2013-10-30 瑞萨电子株式会社 半导体器件
US20140043057A1 (en) * 2012-08-08 2014-02-13 SK Hynix Inc. Semiconductor apparatus and test method thereof
EP2722680A1 (en) * 2012-10-19 2014-04-23 Imec Transition delay detector for interconnect test
TW201431020A (zh) * 2013-01-25 2014-08-01 Univ Ishou 晶片間信號傳輸系統及晶片間電容耦合傳輸電路
US20150061721A1 (en) * 2013-08-30 2015-03-05 SK Hynix Inc. Semiconductor device and operating method of semiconductor device
US20150115329A1 (en) * 2013-10-31 2015-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus for Repairing Monolithic Stacked Integrated Circuits
US20150234010A1 (en) * 2014-02-18 2015-08-20 SK Hynix Inc. Test circuit and semiconductor apparatus including the same
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US20170059648A1 (en) * 2015-08-31 2017-03-02 Samsung Electronics Co., Ltd. Semiconductor apparatus, stack semiconductor apparatus, and test method of the stack semiconductor apparatus
US9722588B1 (en) * 2016-04-25 2017-08-01 Micron Technology, Inc. Apparatuses and methods for detecting frequency ranges corresponding to signal delays of conductive vias
US20170219647A1 (en) * 2016-01-28 2017-08-03 Samsung Electronics Co., Ltd. Short circuit detecting device of stacked memory chips and method thereof
US20170227605A1 (en) * 2016-02-05 2017-08-10 SK Hynix Inc. Stack type semiconductor apparatus and system including the stack type semiconductor apparatus
US20180247876A1 (en) * 2017-02-28 2018-08-30 SK Hynix Inc. Stacked semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0961437A1 (en) * 1998-05-29 1999-12-01 Alcatel Method for bit error rate measurements in a cell-based telecommunication system
US7596737B2 (en) * 2006-11-10 2009-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for testing state retention circuits
JP5448698B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
US8421073B2 (en) 2010-10-26 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for through silicon vias (TSVs) of three dimensional integrated circuit (3DIC)
KR101514539B1 (ko) * 2013-08-29 2015-04-22 삼성전기주식회사 전자부품 내장기판
US10614906B2 (en) * 2016-09-21 2020-04-07 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
KR102696273B1 (ko) * 2018-11-15 2024-08-20 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법
KR20200112041A (ko) * 2019-03-20 2020-10-05 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법

Patent Citations (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110309359A1 (en) * 2009-02-27 2011-12-22 Makoto Saen Semiconductor device
JP2010217991A (ja) * 2009-03-13 2010-09-30 Kawasaki Microelectronics Inc 半導体装置およびその試験方法
US20110089973A1 (en) * 2009-10-09 2011-04-21 Elpida Memory, Inc. Semiconductor device and information processing system including the same
CN102376691A (zh) * 2010-07-22 2012-03-14 索尼公司 半导体器件和堆叠半导体装置
US20120105093A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Semiconductor apparatus and method of testing and manufacturing the same
US20120104388A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Three-dimensional stacked semiconductor integrated circuit and tsv repair method thereof
CN102467964A (zh) * 2010-10-29 2012-05-23 海力士半导体有限公司 三维层叠半导体集成电路及其穿通硅通孔修复方法
US20120274348A1 (en) * 2011-04-27 2012-11-01 Hynix Semiconductor Inc. Test circuit and method of semiconductor integrated circuit
US20130002342A1 (en) * 2011-06-29 2013-01-03 Hynix Semiconductor Inc. Semiconductor apparatus
US20130001548A1 (en) * 2011-06-29 2013-01-03 Hynix Semiconductor Inc. Semiconductor apparatus and stacked semiconductor apparatus
EP2541415A1 (en) * 2011-06-30 2013-01-02 Imec Fault mode circuits
JP2013084697A (ja) * 2011-10-07 2013-05-09 Hitachi Ltd 半導体装置
CN103165175A (zh) * 2011-12-08 2013-06-19 爱思开海力士有限公司 半导体器件及其操作方法
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
CN103378063A (zh) * 2012-04-27 2013-10-30 瑞萨电子株式会社 半导体器件
US20140043057A1 (en) * 2012-08-08 2014-02-13 SK Hynix Inc. Semiconductor apparatus and test method thereof
EP2722680A1 (en) * 2012-10-19 2014-04-23 Imec Transition delay detector for interconnect test
CN103777090A (zh) * 2012-10-19 2014-05-07 Imec公司 用于互连测试的转变延迟检测器
TW201431020A (zh) * 2013-01-25 2014-08-01 Univ Ishou 晶片間信號傳輸系統及晶片間電容耦合傳輸電路
US20150061721A1 (en) * 2013-08-30 2015-03-05 SK Hynix Inc. Semiconductor device and operating method of semiconductor device
US20150115329A1 (en) * 2013-10-31 2015-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus for Repairing Monolithic Stacked Integrated Circuits
US20150234010A1 (en) * 2014-02-18 2015-08-20 SK Hynix Inc. Test circuit and semiconductor apparatus including the same
US20170059648A1 (en) * 2015-08-31 2017-03-02 Samsung Electronics Co., Ltd. Semiconductor apparatus, stack semiconductor apparatus, and test method of the stack semiconductor apparatus
US20170219647A1 (en) * 2016-01-28 2017-08-03 Samsung Electronics Co., Ltd. Short circuit detecting device of stacked memory chips and method thereof
US20170227605A1 (en) * 2016-02-05 2017-08-10 SK Hynix Inc. Stack type semiconductor apparatus and system including the stack type semiconductor apparatus
US9722588B1 (en) * 2016-04-25 2017-08-01 Micron Technology, Inc. Apparatuses and methods for detecting frequency ranges corresponding to signal delays of conductive vias
US20180247876A1 (en) * 2017-02-28 2018-08-30 SK Hynix Inc. Stacked semiconductor device

Also Published As

Publication number Publication date
KR20200106734A (ko) 2020-09-15
US11056407B2 (en) 2021-07-06
US11476169B2 (en) 2022-10-18
US20210287951A1 (en) 2021-09-16
US20200286798A1 (en) 2020-09-10
CN111668194B (zh) 2023-09-29

Similar Documents

Publication Publication Date Title
CN111668194B (zh) 包括穿通电极的半导体芯片以及测试该穿通电极的方法
KR102451650B1 (ko) 적층형 반도체 장치
US8711573B2 (en) Using interrupted through-silicon-vias in integrated circuits adapted for stacking
CN111261535B (zh) 层叠半导体器件及其测试方法
US9275920B2 (en) Semiconductor apparatus and stacked semiconductor apparatus for checking formation and connection of through silicon via
US8832511B2 (en) Built-in self-test for interposer
KR20120045366A (ko) 3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법
US20150206825A1 (en) Semiconductor device having through-silicon via
CN113097198B (zh) 层叠式半导体器件及其测试方法
WO2024087511A1 (zh) 一种测试结构、芯片堆叠结构和测试方法
US11422181B2 (en) Semiconductor devices including through electrodes
TWI737819B (zh) 半導體裝置、測試方法和包括其的系統
US9041423B2 (en) Semiconductor apparatus and testing method thereof
US8779795B2 (en) Semiconductor chip
CN115631783A (zh) 一种测试电路、测试结构和测试方法
CN113035842B (zh) 半导体器件及其测试方法
US11156657B2 (en) Stacked semiconductor device and test method thereof
US8362795B2 (en) Semiconductor device capable of verifying reliability
US10903191B2 (en) Semiconductor chip for repairing through electrode
CN113097180B (zh) 层叠式半导体器件及其测试方法
US20230307420A1 (en) Stack type semiconductor device and method of testing the stack type semiconductor device
KR20240115703A (ko) 버퍼 칩, 버퍼 칩과 메모리 칩을 포함하는 반도체 패키지 및 메모리 모듈

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant