CN111261535B - 层叠半导体器件及其测试方法 - Google Patents

层叠半导体器件及其测试方法 Download PDF

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Abstract

本发明公开了一种层叠半导体器件及其测试方法。层叠半导体器件包括：沿垂直方向层叠的多个半导体芯片，其中，每个所述半导体芯片包括：多个第一穿通电极；与所述第一穿通电极相邻定位的多个第二穿通电极；第一电压驱动电路，其适用于基于第一驱动控制信号来为所述第一穿通电极提供测试电压或接地电压；第二电压驱动电路，其适用于基于第二驱动控制信号来为所述第二穿通电极提供所述测试电压或所述接地电压；以及故障检测电路，其适用于基于经由所述第一穿通电极接收的多个第一检测信号和经由所述第二穿通电极接收的多个第二检测信号来产生故障信号。

Description

层叠半导体器件及其测试方法
相关申请的交叉引用
本申请要求于2018年11月15日提交的申请号为10-2018-0140555的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及半导体设计技术，并且更具体地，涉及用于测试层叠半导体器件的方法。
背景技术
随着半导体技术显著进步，也要求用于半导体集成器件的封装技术具有高集成度和高性能。因此，研究人员和业界正在开发与三维结构而不是二维结构相关的各种技术，在三维结构中多个半导体芯片垂直地层叠，在二维结构中，包括形成在其上的集成电路的半导体芯片通过使用线或凸块而水平地布置在印刷电路板(PCB)上。
这种三维结构可以以层叠半导体器件的形式来实现，在所述层叠半导体器件中多个半导体芯片被垂直地层叠。沿垂直方向安装的半导体芯片可以通过穿通硅通孔(TSV)(或穿通电极)彼此电连接，并且被安装在用于半导体封装体的基板上。
另外，穿通电极中可能会出现各种缺陷。这样的缺陷可能包括空隙、凸块接触故障、和穿通电极本身的破裂。空隙可能是由于穿通电极未被导电材料完全填充而出现的。凸块接触故障可能是当芯片弯曲或凸块材料迁移时发生的。由于穿通电极执行将多个芯片电连接的功能，如果发生故障并且穿通电极在中间被中断(即开路故障)、或者在特定电压端子和穿通电极之间发生短路故障，则穿通电极可能无法正常工作。因此，有必要经由测试来检测穿通电极是否有缺陷。
发明内容
本发明的实施例针对一种能够在层叠半导体器件中一次性检测多个穿通电极是否有缺陷的半导体器件。
本发明的实施例针对一种半导体器件，其不仅能够检测沿垂直方向耦接的穿通电极的缺陷，而且还能够检测层叠半导体器件中的相邻的穿通电极的缺陷。
根据本发明的一个实施例，一种层叠半导体器件包括：沿垂直方向层叠的多个半导体芯片，其中每个所述半导体芯片包括：多个第一穿通电极；与所述第一穿通电极相邻定位的多个第二穿通电极；第一电压驱动电路，其适用于基于第一驱动控制信号来为所述第一穿通电极提供测试电压或接地电压；第二电压驱动电路，其适用于基于第二驱动控制信号来为所述第二穿通电极提供所述测试电压或所述接地电压；以及故障检测电路，其适用于基于经由所述第一穿通电极接收的多个第一检测信号和经由所述第二穿通电极接收的多个第二检测信号来产生故障信号。
根据本发明的另一实施例，一种层叠半导体器件包括：沿垂直方向层叠的多个半导体芯片，其中每个所述半导体芯片包括：多个第一穿通电极；与所述第一穿通电极相邻定位的多个第二穿通电极；电压驱动电路，其适用于在向所述第二穿通电极施加接地电压的情况下向所述第一穿通电极施加电源电压，在向所述第一穿通电极施加所述接地电压的情况下向所述第二穿通电极施加所述电源电压；以及故障检测电路，其适用于基于经由所述第一穿通电极接收的第一检测信号和经由所述第二穿通电极接收的第二检测信号来产生通知所述第一穿通电极和所述第二穿通电极之间的短路的故障信号。
根据本发明的又一实施例，一种用于测试层叠半导体器件的方法包括：提供沿垂直方向层叠的多个半导体芯片，每个所述半导体芯片包括：多个第一穿通电极，以及与所述第一穿通电极相邻定位的多个第二穿通电极；向所述第一穿通电极和所述第二穿通电极施加接地电压；基于经由所述第一穿通电极接收的第一检测信号和经由所述第二穿通电极接收的第二检测信号来产生第一故障信号；在向所述第二穿通电极施加所述接地电压的情况下向所述第一穿通电极施加测试电压；基于所述第一检测信号和所述第二检测信号来产生第二故障信号；向所述第一穿通电极和所述第二穿通电极施加所述测试电压；以及基于所述第一检测信号和所述第二检测信号来产生第三故障信号。
所述第一穿通电极可以包括位于奇数行和奇数列的穿通电极，以及位于偶数行和偶数列的穿通电极，并且所述第二穿通电极可以包括位于奇数行和偶数列中的穿通电极，以及位于偶数行和奇数列中的穿通电极。所述第一故障信号的产生可以包括：通过检测所述第一检测信号是否具有相同的逻辑电平来产生第一总和信号；通过检测所述第二检测信号是否具有相同的逻辑电平来产生第二总和信号；以及通过对所述第一总和信号和所述第二总和信号执行逻辑或运算来产生所述故障信号。该方法还可以包括：基于所述第一故障信号来检测用于电源电压的端子与穿通电极之间的短路故障、或者沿垂直方向耦接的穿通电极之间的开路故障。该方法还可以包括：基于所述第二故障信号来检测所述第一穿通电极与所述第二穿通电极之间的短路故障。该方法还可以包括：基于所述第三故障信号来检测用于接地电压的端子与穿通电极之间的短路故障、或者沿垂直方向耦接的穿通电极之间的开路故障。
根据本发明的另一实施例，一种层叠半导体器件包括：第一芯片；层叠在所述第一芯片之上的第二芯片；以及耦接在所述第一芯片与所述第二芯片之间的多个穿通电极，所述多个穿通电极包括位于所述第一芯片和所述第二芯片的第一区域处的第一组穿通电极、以及位于所述第一芯片和所述第二芯片的第二区域处的第二组穿通电极，所述第二区域与所述第一区域相邻；其中，所述第一芯片和第二芯片中的每一个包括：第一电压驱动电路，其适用于为所述第一组穿通电极提供测试电压或接地电压；第二电压驱动电路，其适用于为所述第二组穿通电极提供所述测试电压或所述接地电压；以及故障检测电路，其适用于：响应于所述测试电压或所述接地电压的提供，经由所述第一组穿通电极接收多个第一检测信号，以及经由所述第二组穿通电极接收多个第二检测信号，以及适用于：基于所述多个第一检测信号和所述多个第二检测信号来产生指示所述第一组穿通电极和所述第二组穿通电极是否开路或短路的故障信号。
附图说明
图1是示出根据本发明的实施例的半导体存储系统的框图。
图2和图3是示出根据本发明的实施例的用于穿通电极的开路和短路(OS)测试操作的结构的示图。
图4是示出根据本发明的实施例的穿通电极的开路和短路(OS)测试操作的时序图。
图5A和5B是用于解释根据本发明的实施例的穿通电极的OS测试操作的、半导体芯片的立体图和平面图。
图6是示出根据本发明的实施例的半导体芯片的结构的电路图。
图7是根据本发明的实施例的锁存单元的电路图。
图8是根据本发明的实施例的测试控制电路的电路图。
图9是示出根据本发明的实施例的使能信号发生单元的操作的时序图。
图10是用于解释根据本发明的实施例的测试控制电路的操作的真值表。
图11是示出根据本发明的实施例的层叠存储器件的立体图。
图12是示出根据本发明的实施例的层叠存储器件的开路和短路(OS)测试操作的流程图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来实施，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达本发明的范围。遍及本公开，相同的附图标记在本发明的各个附图和实施例中指代相同的部件。
在下文中，将采用层叠型半导体器件的示例来描述半导体存储系统。根据本发明的实施例的半导体存储系统可以以系统级封装(System-In-Package，SiP)、多芯片封装(Multi-Chip Package，MCP)、片上系统(System-On-Chip，SoC)的形式来实现，或它可以以包括多个封装体的封装上封装(Package-On-Package)的形式来实现。
图1是示出根据本发明的实施例的半导体存储系统100的框图。
参见图1，存储系统100可以包括层叠存储器件110、存储器控制器120、中介层(interposer)130和封装基板140。
可以在封装基板140之上形成中介层130。中介层130可以是与封装基板140共同延伸的。
可以在中介层130之上形成层叠存储器件110和存储器控制器120。层叠存储器件110和存储器控制器120可以彼此相邻地定位在中介层130之上。
层叠存储器件110的物理层PHY和存储器控制器120的物理层PHY可以经由中介层130彼此耦接。层叠存储器件110的物理层PHY可以被设置在层叠存储器件110的基底裸片(base die)114中。
层叠存储器件110可以被形成为高带宽存储器(HBM)结构。根据HBM结构，通过沿垂直方向层叠多个裸片(即半导体芯片)并电连接穿通硅通孔(或穿通电极)(TSV)来增加输入和输出(输入/输出)单元的数量，以增加存储系统100的带宽。
多个裸片可以包括基底裸片114和多个核心裸片112。核心裸片112可以被层叠在基底裸片114之上，并且可以经由穿通电极TSV彼此耦接。尽管图1示出了层叠四个核心裸片112(即第一核心裸片至第四核心裸片112_0至112_3)的情况，但是本发明的概念和精神不限于此。多个裸片可以以一个在另一个顶部上的方式垂直地层叠，基底裸片114在层叠体的底部处。多个裸片可以全部具有相同的尺寸。
每个所述核心裸片112可以包括用于储存数据的多个存储单元和用于存储单元的核心操作的电路。基底裸片114可以包括用于使核心裸片112与存储器控制器120进行接口的接口电路。由于基底裸片114的缘故，可以执行半导体存储系统100内的各种功能、以及核心裸片112和存储器控制器120之间的时序调整功能。半导体存储系统100内的各种功能可以包括存储器管理功能，诸如存储单元的电源管理功能和刷新功能。
为了确保核心裸片112的正常操作，可能必须确保穿通电极TSV的物理连接。因此，穿通电极TSV可能必须通过测试，诸如开路和短路(OS)测试。例如，如果对沿垂直方向耦接的所有穿通电极执行OS测试操作并且检测到缺陷，则可能必须通过使用冗余穿通电极来执行修复操作。例如，在一个实施例(未示出)中，可以使用42个冗余穿通电极(例如，42个冗余穿通电极RTSV01至RTSV42)。
图2和图3是示出用于图1所示的层叠存储器件110的穿通电极的开路和短路(OS)测试操作的结构的示图。
参见图2，层叠存储器件110可以包括基底裸片114和多个核心裸片112_0至112_3。可以对裸片114、112_0至112_3执行OS测试操作。针对层叠存储器件110的裸片114、112_0至112_3的每个OS测试操作的结构可以具有基本相同的结构。在下文中，作为一个示例，将描述针对基底裸片114的OS测试操作。基底裸片114可以包括移位单元SHU、多个上拉晶体管P1至PN、多个传输门TG1至TGN、以及测试焊盘TPAD。在图2中，参考符号“TM”可以是下测试信号，并且在OS测试操作期间，它可以是被输入以激活下裸片的移位单元SHU的信号。参考符号“TM_OS”可以是上测试信号，并且在OS测试操作期间，它可以是被输入以激活上裸片的上拉晶体管P1至PN的信号。术语下裸片和上裸片是指如下一对裸片：在OS测试操作期间，这两个裸片之间的穿通电极被测试。例如，如果正在测试基底裸片和第三核心裸片之间的穿通电极，则下裸片是基底裸片114且上裸片是第三核心裸片。同样，如果正在测试第一核心裸片和第三核心裸片之间的穿通电极，则下裸片是第一核心裸片且上裸片是第三核心裸片。
移位单元SHU可以生成基于下测试信号TM而被顺序地激活的移位信号OS1至OSN和OS1B至OSNB。作为参考，移位信号OS1B至OSNB是移位信号OS1至OSN的反相信号。上拉晶体管P1至PN可以基于上测试信号TM_OS来向穿通电极TSV01至TSV0N供应测试电压VTEST。上拉晶体管可以是PMOS上拉晶体管。可以将反相器INV1添加到上拉晶体管P1到PN以接收被激活为逻辑高电平的上测试信号TM_OS，并且产生被激活为逻辑低电平的反相上测试信号TM_OS，以便驱动上拉晶体管P1至PN。上拉晶体管P1至PN可以连接在测试电压VTEST端子与对应的穿通电极TSV01至TSV0N的第一端之间，并且可以经由它们各自的栅极来接收反相器INV1的输出。传输门TG1至TGN可以分别耦接到对应的穿通电极TSV01至TSV0N的第一端。例如，传输门TG1可以耦接到穿通电极TSV01的第一端，传输门TG2可以耦接到穿通电极TSV02的第一端，传输门TG3可以耦接到穿通电极TSV03的第一端，以及传输门TGN可以耦接到穿通电极TSV0N的第一端。可以基于对应的移位信号OS1至OSN和OS1B至OSNB来接通传输门TG1至TGN，以向测试焊盘TPAD提供经由对应的穿通电极TSV01至TSV0N传输的信号(例如电流)。例如，可以基于移位信号OS1和OS1B来接通传输门TG1，可以基于移位信号OS2和OS2B来接通传输门TG2，可以基于移位信号OS3和OS3B来接通传输门TG3，以及可以基于移位信号OSN和OSNB来接通传输门TGN。每个所述传输门(TG)可以是包括PMOS晶体管和NMOS晶体管二者的基于CMOS的开关。测试焊盘TPAD可以输出经由传输门TG1至TGN从穿通电极TSV01至TSV0N顺序传输的信号。外部设备(例如图1的存储器控制器120)可以确定经由测试焊盘TPAD测量的电流的强度，以测试穿通电极TSV01至TSV0N是否被正常形成。
为了执行基底裸片114和核心裸片之间的穿通电极的OS测试操作，可以激活下裸片的移位单元SHU和上裸片的上拉晶体管P1至PN。例如，如图3中所示，为了执行基底裸片114和第四核心裸片112_3之间的穿通电极TSV01至TSV3N的OS测试操作，可以激活基底裸片114的移位单元SHU以及第四核心裸片112_3的上拉晶体管P1至PN。同样地，为了执行基底裸片114和第三核心裸片112_2之间的穿通电极TSV01至TSV2N的OS测试操作，可以激活基底裸片114的移位单元SHU以及第三核心裸片112_2的上拉晶体管P1至PN。另外，为了执行基底裸片114和第二核心裸片112_1之间的穿通电极TSV01至TSV2N的OS测试操作，可以激活基底裸片114的移位单元SHU以及第二核心裸片112_1的上拉晶体管P1至PN。并且为了执行基底裸片114和第一核心裸片112_0之间的穿通电极TSV01至TSV2N的OS测试操作，可以激活基底裸片114的移位单元SHU以及第一核心裸片112_0的上拉晶体管P1至PN。
图4是示出图2中所示的穿通电极的开路和短路(OS)测试操作的时序图。
参见图4，根据一个实施例，可以首先执行针对图2中的基底裸片114和第四核心裸片112_3之间的穿通电极TSV01至TSV3N的OS测试操作OST1。
为此，可以激活上测试信号TM_OS@112_3以激活第四核心裸片112_3的上拉晶体管P1至PN。基底裸片114的移位单元SHU可以产生移位信号OS1@114至OSN@114。基于下测试信号TM来顺序地激活移位信号OS1@114至OSN@114，以使得可以基于相应的移位信号OS1@114至OSN@114来顺序地激活基底裸片114的传输门TG1至TGN，以便为测试焊盘TPAD提供经由穿通电极TSV01至TSV3N而传输的信号，并执行OS测试操作OST1。
随后，可以执行针对基底裸片114和第三核心裸片112_2之间的穿通电极TSV01至TSV2N的OS测试操作，之后可以执行针对基底裸片114和第二核心裸片112_1之间的穿通电极TSV01至TSV1N的OS测试操作，并且最后可以执行针对基底裸片114和第一核心裸片112_0之间的穿通电极TSV01至TSV0N的OS测试操作OST4。
如上所述，为了执行基底裸片114和每个核心裸片112之间的OS测试操作，可能需要如下的测试时段，其与移位信号OS1@114至OSN@114的一个脉冲宽度、核心裸片的数量(例如，4)以及TSV的数量(即，N)的乘积相对应。而且，尽管上述OS测试操作是针对测试在垂直方向上的每个穿通电极中的信号传输而执行的，但是实际上可能在相邻的穿通电极之间发生短路故障。因此，需要执行用于检测相邻的穿通电极之间的短路故障的OS测试操作。
在下文中，将根据本发明的实施例描述用于检测相邻的穿通电极的短路故障的方法。该方法可以减少穿通电极的OS测试操作所需的时间。
图5A和5B分别是用于解释根据本发明的实施例的穿通电极的开路和短路(OS)测试操作的、半导体芯片200的立体图和平面图。
参见图5A和5B，半导体芯片200可以包括：第一穿通电极组TSV_G1，其包括多个穿通电极；以及第二穿通电极组TSV_G2，其包括与所述第一穿通电极组TSV_G1的穿通电极相邻定位的多个穿通电极。根据本发明的一个实施例，第一穿通电极组TSV_G1可以包括位于奇数行和奇数列处的穿通电极、以及位于偶数行和偶数列处的穿通电极。第二穿通电极组TSV_G2可以包括位于奇数行和偶数列处的穿通电极、以及位于偶数行和奇数列处的穿通电极。设置在第一穿通电极组TSV_G1所包括的穿通电极的相邻行和相邻列之一中的穿通电极可以被包括在第二穿通电极组TSV_G2中。此外，设置在第二穿通电极组TSV_G2所包括的穿通电极的相邻行和相邻列之一中的穿通电极可以被包括在第一穿通电极组TSV_G1中。更具体地，设置在特定穿通电极的相邻行和相邻列的交叉处的穿通电极可以被包括在与所述特定穿通电极相同的穿通电极组中。而且，对于第一穿通电极组TSV_G1的每个穿通电极，四个最靠近的穿通电极是第二穿通电极组TSV_G2中所包括的穿通电极。同样地，对于第二穿通电极组TSV_G2的每个穿通电极，四个最靠近的穿通电极是第一穿通电极组TSV_G1中所包括的穿通电极。
图5A和5B示出了36个穿通电极TSV00至TSV55被设置在六个行和六个列的交叉处的实例。穿通电极沿着行方向X以第一规则间距间隔开。穿通电极沿着列方向Y以第二规则间距间隔开。如在图5A和5B的实施例中所示的，第一规则间距和第二规则间距可以是相同的，然而本发明不限于这种方式。第一穿通电极组TSV_G1的穿通电极和第二穿通电极组TSV_G2的穿通电极沿着每一列交替。而且，第一穿通电极组TSV_G1的穿通电极和第二穿通电极组TSV_G2的穿通电极沿着每一行交替。奇数行可以包括第一行ROW0、第三行ROW2和第五行ROW4，并且偶数行可以包括第二行ROW1、第四行ROW3和第六行ROW5。奇数列可以包括第一列COL0、第三列COL2和第五列COL4，并且偶数列可以包括第二列COL1、第四列COL3和第六列COL5。例如，当位于第二行ROW1和第二列COL1处的穿通电极TSV11被包括在第一穿通电极组TSV_G1中时，位于穿通电极TSV11的相邻行(即第一行ROW0和第三行ROW2)处的穿通电极TSV01和TSV21可以被包括在第二穿通电极组TSV_G2中。而且，位于穿通电极TSV11的相邻列(即第一列COL0和第三列COL2)处的穿通电极TSV10和TSV12可以被包括在第二穿通电极组TSV_G2中。相反，位于穿通电极TSV11的相邻行和相邻列的交叉处的穿通电极TSV00、TSV02、TSV20和TSV22可以被包括在相同的第一穿通电极组TSV_G1中。换句话说，第一穿通电极组TSV_G1和第二穿通电极组TSV_G2可以包括沿对角线方向彼此相邻定位的穿通电极。
图6是示出根据本发明的实施例的半导体芯片300的结构的电路图。作为示例，图6示出了在三个行和三个列的交叉处布置九个穿通电极的实例。
参见图6，半导体芯片300可以包括第一穿通电极组TSV_G1、第二穿通电极组TSV_G2、第一电压驱动电路DRV_G1、第二电压驱动电路DRV_G2和故障检测电路310。
第一穿通电极组TSV_G1可以包括多个第一穿通电极TSV00、TSV02、TSV11、TSV20和TSV22。第二穿通电极组TSV_G2可以包括与第一穿通电极TSV00、TSV02、TSV11和TSV20相邻定位的多个第二穿通电极TSV01、TSV10、TSV12和TSV21。图6的第一穿通电极组TSV_G1和第二穿通电极组TSV_G2可以具有与图5A和5B中所述的第一穿通电极组TSV_G1和第二穿通电极组TSV_G2基本相同的结构和特征。在下文中，第一穿通电极组TSV_G1的第一穿通电极TSV00、TSV02、TSV11、TSV20和TSV22可以被称为第一穿通电极TSV_G1，以及第二穿通电极组TSV_G2的第二穿通电极TSV01、TSV10、TSV12和TSV21可以被称为第二穿通电极TSV_G2。
第一电压驱动电路DRV_G1可以基于第一驱动控制信号TM_OS_P1和TM_OS_N1来向第一穿通电极TSV_G1提供测试电压VTEST或接地电压VSS。第二电压驱动电路DRV_G2可以基于第二驱动控制信号TM_OS_P2和TM_OS_N2来向第二穿通电极TSV_G2提供测试电压VTEST或接地电压VSS。第一驱动控制信号TM_OS_P1和TM_OS_N1可以包括第一上拉驱动信号TM_OS_P1和第一下拉驱动信号TM_OS_N1。第二驱动控制信号TM_OS_P2和TM_OS_N2可以包括第二上拉驱动信号TM_OS_P2和第二下拉驱动信号TM_OS_N2。在OS测试操作期间，可以经由用于电源电压VDD的端子来提供测试电压VTEST。
具体地，第一电压驱动电路DRV_G1可以包括分别耦接到第一穿通电极TSV_G1的多个第一电压驱动单元DRV00、DRV02、DRV11、DRV20和DRV22。第一电压驱动单元DRV00、DRV02、DRV11、DRV20和DRV22可以包括多个相应的第一上拉驱动器PU00、PU02、PU11、PU20和PU22，以及多个相应的第一下拉驱动器PD00、PD02、PD11、PD20和PD22。第一上拉驱动器PU00、PU02、PU11、PU20和PU22可以耦接在用于电源电压VDD的端子和相应的第一穿通电极TSV_G1之间，并且可以经由其栅极来接收第一上拉驱动信号TM_OS_P1。因此，例如，第一上拉驱动器PU00可以耦接在用于电源电压VDD的端子和第一穿通电极TSV00之间，并且可以经由其栅极来接收第一上拉驱动信号TM_OS_P1。第一下拉驱动器PD00至PD22可以耦接在第一穿通电极TSV_G1和用于接地电压VSS的端子之间，并且可以经由其栅极来接收第一下拉驱动信号TM_OS_N1。
第二电压驱动电路DRV_G2可以包括耦接到相应的第二穿通电极TSV_G2的多个第二电压驱动单元DRV01、DRV10、DRV12和DRV21。具体而言，根据图6，第二电压驱动单元DRV01、DRV10、DRV12和DRV21分别耦接到第二穿通电极TSV01、TSV10、TSV12和TSV21。第二电压驱动单元DRV01、DRV10、DRV12和DRV21可以包括多个相应的第二上拉驱动器PU01、PU10、PU12和PU21，以及多个相应的第二下拉驱动器PD01、PD10、PD12和PD21。第二上拉驱动器PU01、PU10、PU12和PU21可以耦接在用于电源电压VDD的端子和相应的第二穿通电极TSV_G2之间，并且可以经由其栅极来接收第二上拉驱动信号TM_OS_P2。例如，第二上拉驱动器PU01可以耦接在用于电源电压VDD的端子和第二穿通电极TSV01之间，并且可以经由其栅极来接收第二上拉驱动信号TM_OS_P2。第二下拉驱动器PD01、PD10、PD12和PD21可以耦接在相应的第二穿通电极TSV_G2和用于接地电压VSS的端子之间，并且可以经由其栅极来接收第二下拉驱动信号TM_OS_N2。例如，第二下拉驱动器PD01可以耦接在第二穿通电极TSV01和用于接地电压VSS的端子之间，并且可以经由其栅极来接收第二下拉驱动信号TM_OS_N2。
在图6的实施例中，上拉驱动器PU00至PU22可以由PMOS晶体管来形成，并且下拉驱动器PD00至PD22可以由NMOS晶体管来形成。在本文中，为了驱动由PMOS形成的上拉驱动器PU00至PU22，第一电压驱动单元DRV00至DRV22还可以包括反相器INV00至INV22，并且第二电压驱动单元DRV01至DRV21还可以包括反相器INV01至INV21。反相器INV00至INV22可以接收被激活为逻辑高电平的第一上拉驱动信号TM_OS_P1。反相器INV01至INV21可以接收被激活为逻辑高电平的第二上拉驱动信号TM_OS_P2。可选地，根据被激活为逻辑低电平的、所输入的上拉驱动信号TM_OS_P1和TM_OS_P2，可以省略反相器INV00至INV22。
故障检测电路310可以基于经由第一穿通电极TSV_G1接收的多个第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及经由第二穿通电极TSV_G2接收的多个第二检测信号TOUT01、TOUT10、TOUT12和TOUT21来产生故障信号TEST_OUT。可以经由测试焊盘TPAD来将所产生的故障信号TEST_OUT输出到外部设备(例如图1的存储器控制器120)。外部设备可以基于经由测试焊盘TPAD而传输的故障信号TEST_OUT来测试穿通电极是否被正常形成。
故障检测电路310可以包括第一逻辑单元312至第三逻辑单元316。
第一逻辑单元312可以对第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22执行逻辑异或运算，以便输出第一总和信号SUM1。第一逻辑单元312可以检测第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22是否具有相同的逻辑电平，以便产生第一总和信号SUM1。第二逻辑单元314可以对第二检测信号TOUT10、TOUT21、TOUT01和TOUT12执行逻辑异或运算，以便输出第二总和信号SUM2。第二逻辑单元314可以检测第二检测信号TOUT10、TOUT21、TOUT01和TOUT12是否具有相同的逻辑电平，以便产生第二总和信号SUM2。第三逻辑单元316可以对第一总和信号SUM1和第二总和信号SUM2的输出执行逻辑或运算，并将结果输出为故障信号TEST_OUT。根据本发明的一个实施例，第一逻辑单元312和第二逻辑单元314可以由异或门来形成。另外，尽管图6示出了并行地输入到每个异或门中的多个检测信号，但是本发明的概念和精神不限于此。根据本发明的一个实施例，第一逻辑单元312和第二逻辑单元314可以由多级的异或门来形成，以顺序地接收多个检测信号。
在上述结构中，当全部的第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22都具有相同的电平时，以及当全部的第二检测信号TOUT10、TOUT21、TOUT01和TOUT12都具有相同的电平时，故障检测电路310可以输出具有逻辑低电平的故障信号TEST_OUT。另一方面，当即使第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22之中的一个具有不同的电平，或者即使第二检测信号TOUT10、TOUT21、TOUT01和TOUT12之中的一个具有不同的电平时，故障检测电路310可以输出具有逻辑高电平的故障信号TEST_OUT。当输出具有逻辑高电平的故障信号TEST_OUT时，外部设备可以确定穿通电极中已经出现缺陷。
半导体芯片300还可以包括与第一穿通电极TSV_G1和第二穿通电极TSV_G2相对应的多个传输门TG00至TG22以及多个锁存单元L00至L22。
传输门TG00至TG22可以根据下测试信号TM_OSTEST和TM_OSTESTB的激活来将第一穿通电极TSV_G1和第二穿通电极TSV_G2与输出节点NO00至NO22彼此耦接。换句话说，传输门TG00至TG22可以根据下测试信号TM_OSTEST和TM_OSTESTB的激活来输出经由第一穿通电极TSV_G1接收的信号作为第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22，并且输出经由第二穿通电极TSV_G2接收的信号作为第二检测信号TOUT10、TOUT21、TOUT01和TOUT12。传输门TG00至TG22可以耦接到第一穿通电极TSV_G1和第二穿通电极TSV_G2。
锁存单元L00至L22可以根据下测试信号TM_OSTEST和TM_OSTESTB的去激活来锁存输出节点NO00至NO22的信号。输出节点NO00至NO22的信号可以被输出为第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12。例如，如图7中所示，锁存单元L00可以包括第一反相器L_INV1和第二反相器L_INV2。第一反相器L_INV1可以根据下测试信号TM_OSTEST的去激活而被使能，并且可以包括耦接到输出节点NO00的输出端子。第二反相器L_INV2可以包括耦接到输出节点NO00的输入端子，以及耦接到第一反相器L_INV1的输入端子的输出端子。
在上述结构中，当下测试信号TM_OSTEST和TM_OSTESTB被激活时，传输门TG00至TG22可以一次性传输经由第一穿通电极TSV_G1和第二穿通电极TSV_G2接收的信号作为第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12，并且当下测试信号TM_OSTEST和TM_OSTESTB被去激活时，锁存单元L00至L22可以锁存被传输的第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12。
返回参见图6，半导体芯片300还可以包括测试控制电路330。
测试控制电路330可以产生第一驱动控制信号TM_OS_P1和TM_OS_N1、第二驱动控制信号TM_OS_P2和TM_OS_N2、以及下测试信号TM_OSTEST和TM_OSTESTB。测试控制电路330可以基于上ID信号SID_TOP、下ID信号SID_BASE、第一上拉控制信号TM_PT和第二上拉控制信号TM_PB、以及第一下拉控制信号TM_NT和第二下拉控制信号TM_NB来产生信号。在本文中，上ID信号SID_TOP可以是这样的信号：当对应的半导体芯片是包括要在OS测试操作期间被测试的穿通电极的半导体芯片之中的最上面的芯片(例如核心裸片)时，该信号被激活。下ID信号SID_BASE可以是这样的信号：当半导体芯片是包括要在OS测试操作期间被测试的穿通电极的半导体芯片之中的最下面的芯片(例如基底裸片)时，该信号被激活。
当上ID信号SID_TOP被激活时，测试控制电路330可以基于第一上拉控制信号TM_PT和第一下拉控制信号TM_NT来产生第一驱动控制信号TM_OS_P1和TM_OS_N1，并且基于第二上拉控制信号TM_PB和第二下拉控制信号TM_NB来产生第二驱动控制信号TM_OS_P2和TM_OS_N2。相反，当上ID信号SID_TOP被去激活时，测试控制电路330可以将第一上拉驱动信号TM_OS_P1和第二上拉驱动信号TM_OS_P2以及第一下拉驱动信号TM_OS_N1和第二下拉驱动信号TM_OS_N2固定到特定逻辑电平(例如逻辑低电平)并输出它们。换句话说，当对应的半导体芯片不是最上面的芯片并且上ID信号SID_TOP被去激活时，第一电压驱动电路DRV_G1和第二电压驱动电路DRV_G2的上拉驱动器PU00至PU22以及下拉驱动器PD00至PD22被关断，从而使第一穿通电极TSV_G1和第二穿通电极TSV_G2浮置。
当下ID信号SID_BASE被激活时，测试控制电路330可以基于第一上拉控制信号TM_PT和第二上拉控制信号TM_PB以及第一下拉控制信号TM_NT和第二下拉控制信号TM_NB来激活并输出下测试信号TM_OSTEST和TM_OSTESTB。在本文中，下测试信号TM_OSTEST和TM_OSTESTB可以包括被激活为逻辑高电平的下测试信号TM_OSTEST和被激活为逻辑低电平的取反下测试信号信号TM_OSTESTB。
参见图8，测试控制电路330可以包括第一测试信号发生单元332、第二测试信号发生单元334、使能信号发生单元336和控制信号发生单元338。
第一测试信号发生单元332可以基于第一上拉控制信号TM_PT和第二上拉控制信号TM_PB、或者第一下拉控制信号TM_NT和第二下拉控制信号TM_NB来产生初步测试信号TM_OS_PRE。当第一上拉控制信号TM_PT和第二上拉控制信号TM_PB以及第一下拉控制信号TM_NT和第二下拉控制信号TM_NB之中的一个被激活时，第一测试信号发生单元332可以产生初步测试信号TM_OS_PRE。第一测试信号发生单元332可以包括第一或门OR1、第二或门OR2和第三或门OR3。第一或门OR1可以对第一上拉控制信号TM_PT和第二上拉控制信号TM_PB执行逻辑或运算。第二或门OR2可以对第一下拉控制信号TM_NT和第二下拉控制信号TM_NB执行逻辑或运算。第三或门OR3可以对第一或门OR1的输出和第二或门OR2的输出执行逻辑或运算，以输出初步测试信号TM_OS_PRE。
第二测试信号发生单元334可以基于下ID信号SID_BASE和初步测试信号TM_OS_PRE来产生下测试信号TM_OSTEST和TM_OSTESTB。当下ID信号SID_BASE被激活时，第二测试信号发生单元334可以输出初步测试信号TM_OS_PRE作为下测试信号TM_OSTEST，并输出初步测试信号TM_OS_PRE的反相信号作为取反下测试信号TM_OSTESTB。第二测试信号发生单元334可以包括第一与非门ND1和第一反相器INV31。第一与非门ND1可以对下ID信号SID_BASE和初步测试信号TM_OS_PRE执行逻辑与非运算，以输出取反下测试信号TM_OSTESTB。第一反相器INV31可以将取反下测试信号TM_OSTESTB反相并输出下测试信号TM_OSTEST。
当上ID信号SID_TOP被激活时，使能信号发生单元336可以产生测试使能信号T_ENB，其响应于初步测试信号TM_OS_PRE的上升沿而被激活，并且响应于初步测试信号TM_OS_PRE的下降沿而被去激活。测试使能信号T_ENB可以是被激活为逻辑低电平的信号。
使能信号发生单元336可以包括设置信号发生器3362、复位信号发生器3364和SR锁存器3366。
当上ID信号SID_TOP被激活时，设置信号发生器3362可以产生在初步测试信号TM_OS_PRE的激活部分的初始部分中发出脉冲的设置信号TSV_SET。设置信号发生器3362可以包括设置输入元件3362A和第一脉冲发生元件3362B。设置输入元件3362A可以对上ID信号SID_TOP和初步测试信号TM_OS_PRE执行逻辑与运算。第一脉冲发生元件3362B可以产生在接收到设置输入元件3362A的输出A时发出脉冲的设置信号TSV_SET。第一脉冲发生元件3362B可以包括第一反相器链INV_CH1和第二与非门ND2。第一反相器链INV_CH1可以将设置输入元件3362A的输出A反相并延迟。第二与非门ND2可以对第一反相器链INV_CH1的输出执行逻辑与非运算。
复位信号发生器3364可以产生复位信号TSV_RST，其在初步测试信号TM_OS_PRE的去激活部分的初始部分的一部分期间发出脉冲。复位信号发生器3364可以包括第二反相器元件INV32和第二脉冲发生元件3364B。第二反相器元件INV32可以将初步测试信号TM_OS_PRE反相。第二脉冲发生元件3364B可以产生在接收到第二反相器元件INV32的输出B时发出脉冲的复位信号TSV_RST。第二脉冲发生元件3364B可以包括第二反相器链INV_CH2和第三与非门ND3。第二反相器链INV_CH2可以将第二反相器元件INV32的输出B反相并延迟。第三与非门ND3可以对第二反相器元件INV32的输出B和第二反相器链INV_CH2的输出执行逻辑与非运算。
SR锁存器3366可以产生测试使能信号T_ENB，其基于设置信号TSV_SET而被激活为逻辑低电平，并且基于复位信号TSV_RST而被去激活为逻辑高电平。
图9是用于解释根据本发明的实施例的使能信号发生单元(例如图8中的使能信号发生单元336)的操作的时序图。参见图9，当上ID信号SID_TOP被激活时，设置信号发生器3362可以产生设置信号TSV_SET，其在初步测试信号TM_OS_PRE的激活部分的初始部分中发出脉冲。复位信号发生器3364可以产生复位信号TSV_RST，其在初步测试信号TM_OS_PRE的去激活部分的初始部分的一部分期间发出脉冲。SR锁存器3366可以产生测试使能信号T_ENB，其基于设置信号TSV_SET而被激活为逻辑低电平，并且基于复位信号TSV_RST而被去激活为逻辑高电平。
返回参见图8，当测试使能信号T_ENB被激活时，控制信号发生单元338可以基于第一上拉控制信号TM_PT和第一下拉控制信号TM_NT来产生第一上拉驱动信号TM_OS_P1和第一下拉驱动信号TM_OS_N1。此外，控制信号发生单元338可以基于第二上拉控制信号TM_PB和第二下拉控制信号TM_NB来产生第二上拉驱动信号TM_OS_P2和第二下拉驱动信号TM_OS_N2。
控制信号发生单元338可以包括第一输出组件3382和第二输出组件3384。
当测试使能信号T_ENB被激活时，第一输出组件3382可以输出第一上拉控制信号TM_PT和第一下拉控制信号TM_NT作为第一上拉驱动信号TM_OS_P1和第一下拉驱动信号TM_OS_N1。当测试使能信号T_ENB被去激活时，第一输出组件3382可以将第一上拉驱动信号TM_OS_P1和第一下拉驱动信号TM_OS_N1固定为逻辑低电平并输出它们。
当测试使能信号T_ENB被激活时，第二输出组件3384可以输出第二上拉控制信号TM_PB和第二下拉控制信号TM_NB作为第二上拉驱动信号TM_OS_P2和第二下拉驱动信号TM_OS_N2。当测试使能信号T_ENB被去激活时，第二输出组件3384可以将第二上拉驱动信号TM_OS_P2和第二下拉驱动信号TM_OS_N2固定为逻辑低电平并输出它们。
第一输出组件3382可以包括第一输出元件3382A和第二输出元件3382B。第二输出组件3384可以包括第三输出元件3384A和第四输出元件3384B。第一输出元件3382A可以包括第三反相器INV33、第四反相器INV34和第四与非门ND4。第三反相器INV33可以将测试使能信号T_ENB反相。第四与非门ND4和第四反相器INV34可以通过对第三反相器INV33的输出和第一上拉控制信号TM_PT执行逻辑与运算来输出第一上拉驱动信号TM_OS_P1。第二输出元件至第四输出元件3382B、3384A和3384B可以具有与第一输出元件3382A的结构基本相同的结构。
图10是用于解释根据本发明的实施例的测试控制电路(例如图8中所示的测试控制电路330)的操作的真值表。作为示例，图10示出了在开路和短路(OS)测试操作期间当对应的半导体芯片是最上面的芯片时、上ID信号SID_TOP被激活的实例。
参见图10，在正常操作(即“正常”)期间，第一上拉控制信号TM_PT和第二上拉控制信号TM_PB以及第一下拉控制信号TM_NT和第二下拉控制信号TM_NB全部都被去激活为逻辑低电平“0”。因此，第一上拉驱动信号TM_OS_P1和第二上拉驱动信号TM_OS_P2以及第一下拉驱动信号TM_OS_N1和第二下拉驱动信号TM_OS_N2全部都被输出为逻辑低电平“0”。结果，第一上拉驱动器和第二上拉驱动器PU00至PU22以及第一下拉驱动器和第二下拉驱动器PD00至PD22被关断，从而使第一穿通电极TSV_G1和第二穿通电极TSV_G2浮置。
根据本发明的测试操作可以被分为六种类型或模式，下面将对其进行描述。
TM-1：全部高充电
在第一测试模式TM-1中，第一上拉控制信号TM_PT和第二上拉控制信号TM_PB可以以逻辑高电平“1”输入。因此，初步测试信号TM_OS_PRE可以被激活为逻辑高电平“1”，并且测试使能信号T_ENB可以被激活为逻辑低电平“0”。结果，由于第一上拉驱动信号TM_OS_P1和第二上拉驱动信号TM_OS_P2全部都以逻辑高电平“1”输出，所以第一上拉驱动器和第二上拉驱动器PU00至PU22可以被接通，并且可以利用测试电压VTEST来对第一穿通电极TSV_G1和第二穿通电极TSV_G2充电。
TM-2：全部低充电
在第二测试模式TM-2中，第一下拉控制信号TM_NT和第二下拉控制信号TM_NB可以以逻辑高电平“1”输入。因此，初步测试信号TM_OS_PRE可以被激活为逻辑高电平“1”，并且测试使能信号T_ENB可以被激活为逻辑低电平“0”。结果，由于第一下拉驱动信号TM_OS_N1和第二下拉驱动信号TM_OS_N2全部都以逻辑高电平“1”输出，所以所有的下拉驱动器PD00至PD22可以被接通，并且可以利用接地电压VSS来使第一穿通电极TSV_G1和第二穿通电极TSV_G2放电。
TM-3：仅高充电为真
在第三测试模式TM-3中，仅第一上拉控制信号TM_PT可以以逻辑高电平“1”输入。因此，初步测试信号TM_OS_PRE可以被激活为逻辑高电平“1”，并且测试使能信号T_ENB可以被激活为逻辑低电平“0”。结果，由于仅第一上拉驱动信号TM_OS_P1以逻辑高电平“1”输出，所以第一上拉驱动器PU00至PU22可以被接通，并且第二上拉驱动器PU01至PU21、第一下拉驱动器PD00至PD22、以及第二下拉驱动器PD01至PD21可以被关断。因此，可以利用测试电压VTEST仅对第一穿通电极TSV_G1充电，并且第二穿通电极TSV_G2可以浮置。
TM-4：仅低充电为真
在第四测试模式TM-4中，仅第一下拉控制信号TM_NT可以以逻辑高电平“1”输入。因此，初步测试信号TM_OS_PRE可以被激活为逻辑高电平“1”，并且测试使能信号T_ENB可以被激活为逻辑低电平“0”。结果，由于仅第一下拉驱动信号TM_OS_N1以逻辑高电平“1”输出，所以第一下拉驱动器PD00至PD22被接通，并且第一上拉驱动器PU00至PU22、第二上拉驱动器PU01至PU21、以及第二下拉驱动器PD01至PD21可以被关断。因此，可以利用接地电压VSS来仅使第一穿通电极TSV_G1放电，并且第二穿通电极TSV_G2可以浮置。
TM-5：仅高充电取反
在第五测试模式TM-5中，仅第二上拉控制信号TM_PB可以以逻辑高电平“1”输入。结果，仅第二上拉驱动信号TM_OS_P2可以以逻辑高电平“1”输出。因此，第二上拉驱动器PU01至PU21可以被接通，并且第一上拉驱动器PU00至PU22、第一下拉驱动器PD00至PD22、以及第二下拉驱动器PD01至PD21可以被关断。因此，可以利用测试电压VTEST仅对第二穿通电极TSV_G2充电，并且第一穿通电极TSV_G1可以浮置。
TM-6：仅低充电取反
在第六测试模式TM-6中，仅第二下拉控制信号TM_NB可以以逻辑高电平“1”输入。结果，仅第二下拉驱动信号TM_OS_N2可以以逻辑高电平“1”输出。因此，第二下拉驱动器PD01至PD21可以被接通，并且第一上拉驱动器PU00至PU22、第二上拉驱动器PU01至PU21、以及第一下拉驱动器PD00至PD22可以被关断。因此，可以利用接地电压VSS来仅使第二穿通电极TSV_G2放电，并且第一穿通电极TSV_G1可以浮置。
另外，当半导体芯片不是最上面的芯片并且上ID信号SID_TOP被去激活时，测试使能信号T_ENB可以保持以逻辑高电平“1”被去激活。因此，第一上拉驱动信号TM_OS_P1和第二上拉驱动信号TM_OS_P2、以及第一下拉驱动信号TM_OS_N1和第二下拉驱动信号TM_OS_N2可以以逻辑低电平“0”输出，并且第一上拉驱动器和第二上拉驱动器PU00至PU22、以及第一下拉驱动器和第二下拉驱动器PD00至PD22可以被关断，从而使第一穿通电极TSV_G1和第二穿通电极TSV_G2浮置。
根据本发明的实施例，当第一上拉控制信号TM_PT和第二上拉控制信号TM_PB的逻辑电平为反相并输入(即第三测试模式和第五测试模式)、或者第一下拉控制信号TM_NT和第二下拉控制信号TM_NB的逻辑电平为反相并输入(即第四测试模式和第六测试模式)时，第一穿通电极TSV_G1和第二穿通电极TSV_G2之中的仅一者可以被充电或放电。根据本发明的实施例，在OS测试操作期间，第三测试模式至第六测试模式可以开始检测相邻的穿通电极之间的短路。
图11是示出根据本发明的实施例的层叠存储器件400的立体图。在图11中，为了方便起见，省略了输入到每个构成元件的信号。
参见图11，层叠存储器件400可以包括多个裸片414、412_0至412_3。图6的半导体芯片300可以分别对应于层叠存储器件400的多个裸片414、412_0至412_3。
为了执行基底裸片414和第四核心裸片412_3之间的穿通电极TSV01至TSV3N的开路和短路(OS)测试操作，可以激活基底裸片414的下ID信号SID_BASE并且可以激活第四核心裸片412_3的上ID信号SID_TOP。随后，为了执行基底裸片414和第三核心裸片412_2之间的穿通电极TSV01至TSV2N的OS测试操作，可以激活基底裸片414的下ID信号SID_BASE，并且可以激活第三核心裸片412_2的上ID信号SID_TOP。以这种方式，可以通过激活基底裸片414的下ID信号SID_BASE和核心裸片412_0至412_3中的每一个核心裸片的上ID信号SID_TOP来执行基底裸片414与核心裸片412_0到412_3中的每一个核心裸片之间的穿通电极的OS测试操作。
在这里，根据本发明的实施例，第一测试模式(例如图10的TM-1)和第二测试模式(例如图10的TM-2)可以在每个OS测试操作期间顺序地开始，或者第二测试模式和第一测试模式可以在每个OS测试操作期间顺序地开始。
当第一测试模式开始时，上核心裸片412_0至412_3的上拉驱动器PU00至PU22可以被接通，并且可以利用电压VTEST对上核心裸片412_0至412_3与下基底裸片414之间的目标穿通电极充电。而且，基于下测试信号TM_OSTEST和TM_OSTESTB，可以同时接通基底裸片414的传输门TG00至TG22。因此，故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生故障信号TEST_OUT。外部设备(例如图1的存储器控制器120)可以基于故障信号TEST_OUT来确定穿通电极是否有缺陷。例如，当输出具有逻辑高电平的故障信号TEST_OUT时，外部设备可以判定在用于电源电压VDD的端子与穿通电极之间发生短路故障，或者在沿垂直方向耦接的穿通电极之间发生开路故障。
当第二测试模式开始时，可以利用接地电压VSS来使目标穿通电极放电，并且故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生故障信号TEST_OUT。外部设备可以基于故障信号TEST_OUT来确定穿通电极是否有缺陷。例如，当输出具有逻辑高电平的故障信号TEST_OUT时，外部设备可以判定在用于接地电压VSS的端子与穿通电极之间发生短路故障，或者在沿垂直方向耦接的穿通电极之间发生开路故障。
如上所述，根据本发明的实施例，在每个OS测试操作期间，可以执行一次充电操作，以及可以执行一次放电操作，并且能够基于经由目标穿通电极传输的电压电平来确定穿通电极是否有缺陷。
在图2至图4中所描述的典型OS测试操作的情况下，为了在基底裸片114与每个核心裸片112之间执行OS测试操作，可能需要如下的测试时段，其与移位信号OS1@114至OSN@114的一个脉冲宽度、核心裸片的数量以及TSV的数量的乘积相对应。相比而言，在本发明中描述的OS测试操作的情况下，为了执行基底裸片414与核心裸片412_0至412_3中的每一个之间的OS测试操作，可能需要如下的测试时段，其与移位信号OS1@114至OSN@114的一个脉冲宽度、核心裸片的数量以及2(针对第一测试模式和第二测试模式)的乘积相对应。换句话说，根据本发明的实施例，可以在单个OS测试操作期间一次性测试多个穿通电极，因此与常规技术相比，测试时段减少为2/TSV倍那么多。
另外，根据本发明的实施例，在OS测试操作期间，能够进入第三测试模式至第六测试模式，并检测相邻的穿通电极之间的短路。
当第三测试模式或第五测试模式开始时，可以利用测试电压VTEST来对目标穿通电极的第一穿通电极TSV_G1和第二穿通电极TSV_G2之中的一者充电，而其他穿通电极浮置。而且，基底裸片414的传输门TG00至TG22可以基于下测试信号TM_OSTEST和TM_OSTESTB而同时被接通，并且故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生故障信号TEST_OUT。当故障信号TEST_OUT具有逻辑高电平时(即当第一总和信号SUM1或第二总和信号SUM2具有逻辑高电平时)，外部设备可以判定在相邻的第一穿通电极TSV_G1和第二穿通电极TSV_G2之间发生短路。
可选地，当第四测试模式或第六测试模式开始时，利用接地电压VSS来使目标穿通电极的第一穿通电极TSV_G1和第二穿通电极TSV_G2之中的一者放电，而其他穿通电极浮置。故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生故障信号TEST_OUT。当故障信号TEST_OUT处于逻辑高电平时，外部设备可以确定在相邻的第一穿通电极TSV_G1和第二穿通电极TSV_G2之间发生短路。
在下文中，将参考图5A至图11来描述根据本发明的实施例的层叠存储器件的OS测试操作。
图12是示出根据本发明的实施例的层叠存储器件的开路和短路(OS)测试操作的流程图。在下文中，举例来说，将描述图11的测试第四核心裸片412_3和基底裸片414之间的目标穿通电极的实例作为一个示例。作为参考，目标穿通电极可以包括第一穿通电极TSV_G1和第二穿通电极TSV_G2。
参见图12，第一下拉控制信号TM_NT和第二下拉控制信号TM_NB可以以逻辑高电平“H”或“1”输入，并且每个裸片可以进入第二测试模式(即，图10的TM-2：全部低充电)。第四核心裸片412_3的测试控制电路330可以将第一下拉驱动信号TM_OS_N1和第二下拉驱动信号TM_OS_N2全部以逻辑高电平“H”输出。结果，在步骤S1210处，可以接通第四核心裸片412_3的下拉驱动器PD00至PD22，以便利用接地电压VSS来使目标穿通电极放电。
基于下测试信号TM_OSTEST和TM_OSTESTB，可以同时接通基底裸片414的传输门TG00至TG22。此外，基底裸片414的故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生第一故障信号TEST_OUT。当第一故障信号TEST_OUT具有逻辑高电平“H”时(步骤S1220处为“是”)，在步骤S1230处，外部设备可以判定在垂直耦接的穿通电极中出现缺陷(例如，在电源电压VDD端子和穿通电极之间发生短路故障、或者在沿垂直方向耦接的穿通电极之间发生开路故障)。
当第一故障信号TEST_OUT是逻辑低电平“L”时(步骤S1220处为“否”)，仅第一上拉控制信号TM_PT可以以逻辑高电平“H”输入，并且半导体芯片中的每一个可以进入第三测试模式(即，图10的“TM-3：仅高充电为真”)。第四核心裸片412_3的测试控制电路330可以仅以逻辑高电平“H”输出第一上拉驱动信号TM_OS_P1。结果，在步骤S1240处，可以仅接通第四核心裸片412_3的第一上拉驱动器PU00至PU22，以便利用测试电压VTEST仅对第一穿通电极TSV_G1充电，并且第二穿通电极TSV_G2可以浮置。
基底裸片414的故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生第二故障信号TEST_OUT。当第二故障信号TEST_OUT具有逻辑高电平“H”时(步骤S1250处为“是”)，在步骤S1260处，外部设备可以确定在相邻的穿通电极之间出现缺陷(例如，第一穿通电极TSV_G1与第二穿通电极TSV_G2之间的短路故障)。
当第二故障信号TEST_OUT处于逻辑低电平“L”时(步骤S1250处为“否”)，第一上拉控制信号TM_PT和第二上拉控制信号TM_PB可以以逻辑高电平“H”输入，以使得半导体芯片中的每一个进入第一测试模式。第四核心裸片412_3的测试控制电路330可以输出处于逻辑高电平“H”的第一上拉驱动信号TM_OS_P1和第二上拉驱动信号TM_OS_P2。结果，在步骤S1270处，可以接通第四核心裸片412_3的第一上拉驱动器和第二上拉驱动器PU00至PU22，以便利用测试电压VTEST对目标穿通电极充电。
基底裸片414的故障检测电路310可以基于第一检测信号TOUT00、TOUT02、TOUT11、TOUT20和TOUT22以及第二检测信号TOUT10、TOUT21、TOUT01和TOUT12来产生第三故障信号TEST_OUT。当第三故障信号TEST_OUT具有逻辑高电平“H”时(步骤S1280处为“是”)，在步骤S1290处，外部设备可以确定垂直耦接的穿通电极中出现缺陷(例如，用于接地电压VSS的端子与穿通电极之间的短路故障、或垂直耦接的穿通电极之间的开路故障)。
另外，在上面是通过以顺序地进入第二测试模式→第三测试模式→第一测试模式的情况为例来描述测试操作的。然而，本发明的概念和精神不限于此。可以改变第二测试模式和第一测试模式的顺序，并且可以在第四测试模式中而不是在第三测试模式中执行测试操作。
如上所述，根据本发明的实施例的层叠半导体器件可以容易且准确地确定垂直连接的穿通电极是否被正常连接、以及相邻的穿通电极是否短路。而且，可以通过一次性测试多个穿通电极来减少测试时段。
此外，根据本发明的实施例，层叠半导体器件可以容易且准确地判定垂直耦接的穿通电极是否正常耦接、以及相邻的穿通电极是否短路，从而改善半导体器件的可靠性。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，可以根据输入信号的极性在不同的位置并且以不同的类型来实现上述实施例中示出的逻辑门和晶体管。

Claims (15)

1.一种层叠半导体器件，包括：
沿垂直方向层叠的多个半导体芯片，
其中，每个所述半导体芯片包括：
多个第一穿通电极；
与所述第一穿通电极相邻定位的多个第二穿通电极；
第一电压驱动电路，其用于基于第一驱动控制信号来对所述第一穿通电极充电或放电，而第二穿通电极浮置；
第二电压驱动电路，其用于基于第二驱动控制信号来对所述第二穿通电极充电或放电，而第一穿通电极浮置；以及
故障检测电路，其适用于基于经由所述第一穿通电极接收的多个第一检测信号和经由所述第二穿通电极接收的多个第二检测信号来产生故障信号。
2.如权利要求1所述的层叠半导体器件，
其中，所述第一穿通电极包括位于奇数行和奇数列处的穿通电极，以及位于偶数行和偶数列处的穿通电极，以及
其中，所述第二穿通电极包括位于所述奇数行和所述偶数列中的穿通电极，以及位于所述偶数行和所述奇数列中的穿通电极。
3.如权利要求1所述的层叠半导体器件，其中，每个所述半导体芯片还包括：
测试控制电路，其适用于：当表示对应的半导体芯片为上芯片的上ID信号被激活时，基于第一上拉控制信号和第一下拉控制信号来产生所述第一驱动控制信号，并基于第二上拉控制信号和第二下拉控制信号来产生所述第二驱动控制信号。
4.如权利要求3所述的层叠半导体器件，
其中，当在第一下拉控制信号的电平与第二下拉控制信号的电平相同的状态下所述第一上拉控制信号的电平与所述第二上拉控制信号的电平不同、或者在第一上拉控制信号的电平与第二上拉控制信号的电平相同的状态下所述第一下拉控制信号的电平与所述第二下拉控制信号的电平不同时，所述故障信号包括通知所述第一穿通电极与所述第二穿通电极之间的短路的信号。
5.如权利要求3所述的层叠半导体器件，其中，所述测试控制电路包括：
第一测试信号发生单元，其适用于基于所述第一上拉控制信号和所述第二上拉控制信号或者所述第一下拉控制信号和所述第二下拉控制信号来产生初步测试信号；
第二测试信号发生单元，其适用于基于所述初步测试信号和表示所述对应的半导体芯片为下芯片的下ID信号来产生下测试信号；
使能信号发生单元，其适用于：当所述上ID信号被激活时产生测试使能信号，所述测试使能信号根据所述初步测试信号的上升沿而被激活，并且根据所述初步测试信号的下降沿而被去激活；以及
控制信号发生单元，其适用于：当所述测试使能信号被激活时，基于所述第一上拉控制信号和所述第一下拉控制信号来产生所述第一驱动控制信号，以及基于所述第二上拉控制信号和所述第二下拉控制信号来产生所述第二驱动控制信号。
6.如权利要求5所述的层叠半导体器件，其中，所述使能信号发生单元包括：
设置信号发生器，其适用于：当所述上ID信号被激活时，在所述初步测试信号的激活部分的初始部分中产生设置信号；
复位信号发生器，其适用于在所述初步测试信号的去激活部分的初始部分中产生复位信号；以及
SR锁存器，其适用于产生所述测试使能信号，所述测试使能信号基于所述设置信号而被激活，并且基于所述复位信号而被去激活。
7.如权利要求5所述的层叠半导体器件，
其中，所述第一驱动控制信号包括第一上拉驱动信号和第一下拉驱动信号，以及
其中，所述第二驱动控制信号包括第二上拉驱动信号和第二下拉驱动信号。
8.如权利要求7所述的层叠半导体器件，其中，所述控制信号发生单元包括：
第一输出组件，其适用于：当所述测试使能信号被激活时，输出所述第一上拉控制信号和所述第一下拉控制信号作为所述第一上拉驱动信号和所述第一下拉驱动信号，以及当所述测试使能信号被去激活时，将所述第一上拉驱动信号和所述第一下拉驱动信号固定在预定电平，并输出所述第一上拉驱动信号和所述第一下拉驱动信号；以及
第二输出组件，其适用于：当所述测试使能信号被激活时，输出所述第二上拉控制信号和所述第二下拉控制信号作为所述第二上拉驱动信号和所述第二下拉驱动信号，以及当所述测试使能信号被去激活时，将所述第二上拉驱动信号和所述第二下拉驱动信号固定在预定电平，并输出所述第二上拉驱动信号和所述第二下拉驱动信号。
9.如权利要求7所述的层叠半导体器件，其中，所述第一电压驱动电路包括：
多个第一上拉驱动单元，其耦接在用于电源电压的端子与所述第一穿通电极之间，并经由其栅极来接收所述第一上拉驱动信号；以及
多个第一下拉驱动单元，其耦接在所述第一穿通电极与用于接地电压的端子之间，并经由其栅极来接收所述第一下拉驱动信号。
10.如权利要求7所述的层叠半导体器件，其中，所述第二电压驱动电路包括：
多个第二上拉驱动单元，其耦接在用于电源电压的端子与所述第二穿通电极之间，并经由其栅极来接收所述第二上拉驱动信号；以及
多个第二下拉驱动单元，其耦接在所述第二穿通电极与用于接地电压的端子之间，并经由其栅极来接收所述第二下拉驱动信号。
11.如权利要求5所述的层叠半导体器件，其中，每个所述半导体芯片还包括：
多个传输门，其适用于：当所述下测试信号被激活时，输出所述第一穿通电极的信号作为所述第一检测信号，以及输出所述第二穿通电极的信号作为所述第二检测信号；以及
多个锁存单元，其适用于：当所述下测试信号被去激活时，锁存所述第一检测信号和所述第二检测信号。
12.如权利要求1所述的层叠半导体器件，其中，所述故障检测电路包括：
第一逻辑单元，其适用于对所述第一检测信号执行逻辑异或运算；
第二逻辑单元，其适用于对所述第二检测信号执行逻辑异或运算；以及
第三逻辑单元，其适用于对所述第一逻辑单元的输出和所述第二逻辑单元的输出执行逻辑或运算，以产生所述故障信号。
13.一种层叠半导体器件，包括：
沿垂直方向层叠的多个半导体芯片，
其中，每个所述半导体芯片包括：
多个第一穿通电极；
与所述第一穿通电极相邻定位的多个第二穿通电极；
电压驱动电路，其适用于：在所述第二穿通电极浮置时对所述第一穿通电极充电或放电，以及在所述第一穿通电极浮置时对所述第二穿通电极充电或放电；以及
故障检测电路，其适用于：基于经由所述第一穿通电极接收的第一检测信号和经由所述第二穿通电极接收的第二检测信号，产生指示所述第一穿通电极和所述第二穿通电极之间的短路的故障信号。
14.如权利要求13所述的层叠半导体器件，
其中，所述第一穿通电极包括位于奇数行和奇数列处的穿通电极，以及位于偶数行和偶数列处的穿通电极，以及
其中，所述第二穿通电极包括位于所述奇数行和所述偶数列中的穿通电极，以及位于所述偶数行和所述奇数列中的穿通电极。
15.如权利要求13所述的层叠半导体器件，其中，所述故障检测电路包括：
第一逻辑单元，其适用于通过检测所述第一检测信号是否具有相同的逻辑电平来产生第一总和信号；
第二逻辑单元，其适用于通过检测所述第二检测信号是否具有相同的逻辑电平来产生第二总和信号；以及
第三逻辑单元，其适用于通过对所述第一总和信号和所述第二总和信号执行逻辑或运算来产生所述故障信号。
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