KR102458036B1

KR102458036B1 - 반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템

Info

Publication number: KR102458036B1
Application number: KR1020150181754A
Authority: KR
Inventors: 송성준; 김영민; 김창수; 김한구
Original assignee: 삼성전자주식회사
Priority date: 2015-12-18
Filing date: 2015-12-18
Publication date: 2022-10-21
Also published as: US20170176508A1; US10488452B2; KR20170073172A

Abstract

반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템이 제공된다. 상기 반도체 장치의 테스트 보드는, 기판, 상기 기판 상에 형성되는 실장 패드로, 제1 핀과 제2 핀을 포함하는 반도체 칩이 실장되는 실장 패드, 상기 기판 상에 상기 실장 패드와 이격되어 배치되고, 상기 기판 상에 배치된 패턴에 의하여 상기 반도체 칩과 전기적으로 연결되는 테스트 핀 그룹을 포함하되, 상기 테스트 핀 그룹은 상기 제1 핀과 전기적으로 연결되는 제1 테스트 핀과, 상기 제2 핀과 전기적으로 연결되는 제2 테스트 핀을 포함하고, 상기 제1 핀과 상기 제2 핀은 제1 전압이 인가되고, 상기 제2 테스트 핀에는 스트레스 신호가 인가된다.

Description

반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템{Test board for semiconductor devices and test system including the same}

본 발명은 반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템에 관한 것이다

DDI(Display Driver IC)는 전자 장치에 실장되는 디스플레이 패널을 구동하기 위한 반도체 장치이다. 전자 장치의 성능이 고도화됨에 따라 전자 장치에 실장되는 디스플레이 패널의 해상도가 날로 높아지고 있고, 이를 구동하기 위한 DDI의 복잡도도 증가하고 있다.

DDI가 전자 장치에 장착된 상태에서 ESD(Electro Static Discharge) 또는 EOS(Electrical OverStress)가 발생하여 DDI에 전달되는 경우, 회로에 흐르는 과전류로 인해 DDI 및 전자 장치의 동작 신뢰성이 저하될 수 있다.

이러한 DDI의 ESD 스트레스에 의한 불량 발생은, 동일한 불량 재현이 쉼자 않다는 점에서 DDI의 동작 신뢰성을 감소시킬 수 있다.

본 발명이 해결하고자 하는 기술적 과제는 미리 정한 스트레스 모델을 이용하여 동일한 DDI 불량을 재현할 수 있는 테스트 보드를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 미리 정한 스트레스 모델을 이용하여 동일한 DDI불량을 재현할 수 있는 테스트 시스템을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 테스트 장치는, 기판, 상기 기판 상에 형성되는 실장 패드로, 반도체 칩이 실장되는 실장 패드, 상기 기판 상에 상기 실장 패드와 이격되어 배치되고, 상기 기판 상에 배치된 패턴에 의하여 상기 반도체 칩과 전기적으로 연결되는 테스트 핀 그룹을 포함하되, 상기 반도체 칩은 신호를 입출력하는 제1 핀과 제2 핀을 포함하고, 상기 테스트 핀 그룹은 상기 제1 핀과 전기적으로 연결되는 제1 테스트 핀과, 상기 제2 핀과 전기적으로 연결되는 제2 테스트 핀을 포함하고, 상기 제1 핀과 상기 제2 핀에는 제1 전압이 인가되고, 상기 제1 테스트 핀에는 제2 전압에 의한 스트레스 신호가 인가된다.

본 발명의 몇몇 실시예에서, 상기 스트레스 신호는 제1 피크 전류가 7.5A, 라이징 타임은 0.8ns이고, 20ns 내 제2 피크 전류가 1A 이하로 유지될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 전압은 접지 전압일 수 있다.

본 발명의 몇몇 실시예에서, 제1 테스트 핀과 전기적으로 연결된 제1 스위치와, 제2 테스트 핀과 전기적으로 연결된 제2 스위치, 접지 전압과 연결되는 접지 단자 및 전원 전압과 연결되는 전원 단자를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 스위치는 상기 제1 테스트 핀을 접지 단자 또는 전원 단자와 연결시키고, 상기 제2 스위치는 상기 제2 테스트 핀을 접지 단자 또는 전원 단자와 연결시킬 수 있다.

본 발명의 몇몇 실시예에서, 상기 테스트 핀 그룹은 상기 기판 상에, 상기 실장 패드 주위를 따라 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 칩은 상기 제1 핀과 상기 제2 핀을 연결하는 접지 라인을 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 칩은, 제1 핀과 연결된 제1 인버터와, 상기 제2 핀과 연결되고 상기 제1 인버터로부터 신호를 제공받는 제2 인버터를 더 포함하되, 상기 스트레스 신호는 상기 제1 핀으로 제공되어 상기 제2 인버터로 전달될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 테스트 시스템은 스트레스 신호를 생성하고, RC 등가 회로 모델을 포함하는 ESD 시뮬레이터, 상기 ESD 시뮬레이터로부터 상기 스트레스 신호를 제공받는 테스트 보드 및 상기 테스트 보드를 모니터링하는 분석기를 포함하되, 상기 테스트 보드는, 기판, 제1 핀과 제2 핀을 포함하는 반도체 칩이 실장되는 실장 패드 및 상기 기판 상에 배치되고, 상기 반도체 칩의 상기 제1 핀 및 상기 제2 핀과 각각 연결되는 제1 테스트 핀 및 제2 테스트 핀을 포함하되, 상기 제1 핀과 상기 제2 핀에 접지 전압이 인가되고, 상기 스트레스 신호는 상기 제1 테스트 핀을 통해서 상기 반도체 칩에 인가된다.

본 발명의 몇몇 실시예에서, 상기 RC 등가 회로의 내부 저항은 5~10k ohm, 내부 커패시턴스는 100~150pF일 수 있다.

본 발명의 몇몇 실시예에서, 상기 분석기는 상기 스트레스 신호에 의하여 상기 제2 핀으로 출력되는 전류의 증가 여부를 모니터링할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 칩은 제1 핀과 전기적으로 연결된 제1 인버터와, 상기 제1 인버터의 출력을 제공받는 제2 인버터를 포함하되, 상기 제2 인버터는 전원 전압과 연결된 PMOS 트랜지스터와, 상기 제2 핀과 연결된 NMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 핀으로 출력되는 전류는 상기 스트레스 신호에 의한 상기 NMOS 트랜지스터의 누설 전류일 수 있다.

본 발명의 몇몇 실시예에서, 상기 테스트 보드는, 전원 전압이 인가되는 제1 단자, 상기 접지 전압이 인가되는 제2 단자, 상기 제1 테스트 핀을 상기 제1 단자 또는 제2 단자로 연결하는 제1 스위치 및 상기 제2 테스트 핀을 상기 제1 단자 또는 제2 단자로 연결하는 제2 스위치를 더 포함할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 보드의 도면이다.
도 2a 및 도 2b는 도 1의 반도체 장치의 내부 회로를 설명하기 위한 회로도 및 단면도이다.
도 3는 본 발명의 실시예에 따른 반도체 장치의 테스트 보드를 이용한 테스트를 설명하기 위한 순허도이다.
도 4는 본 발명의 실시예에 따른 테스트 보드의 등가회로모델의 도면이다.
도 5는 본 발명의 실시예에 따른 스트레스 신호의 웨이브폼 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 시스템의 도면이다.
도 7 및 도 8은 본 발명의 실시예에 따른 ESD 시뮬레이터의 파라미터 설정을 다른 설정과 비교한 그래프이다.
도 9 내지 도 11은 본 발명의 몇몇 실시예들에 의해 테스트가 수행된 반도체 칩을 적용할 수 있는 예시적인 반도체 시스템들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 테스트 도면을 도시하는 도면이다.

도 1을 참조하면, 테스트 보드(1)는 기판(10), 실장 패드(12), 테스트 핀 그룹(30), 스위치 그룹(40), 제1 단자(VDD) 및 제2 단자(GND)를 포함할 수 있다.

실장 패드(12) 상에는 반도체 칩(11)이 실장될 수 있다. 본 발명의 몇몇 실시예에서, 반도체 칩(11)은 DDI 칩일 수 있다.

반도체 칩(11)은 예를 들어, COF(Chip On Film)과 같은 연성회로기판 또는 COG(Chip On Glass) 등의 기판에 탑재된 상태에서 실장 패드(12) 상에 실장될 수 있다.

반도체 칩(11)의 내부와 관련하여, 이하 도 2a 및 도 2b를 이용하여 설명한다.

도 2a 및 도 2b는 도 1의 반도체 장치의 내부 회로를 설명하기 위한 회로도 및 단면도이다.

도 2a를 참조하면, 반도체 칩(11)은 제1 핀(VSS_1)과 제2 핀(VSS_1)을 포함할 수 있다. 제1 핀(VSS_1)과 제2 핀(VSS_2)는 동일한 기준 전압이 인가될 수 있다. 제1 핀(VSS_1)과 제2 핀(VSS_2)에 인가되는 전압은 접지 전압일 수 있다.

반도체 칩(11)은 제1 핀(VSS_1)과 연결된 제1 인버터와, 제2 핀(VSS_2)과 연결된 제2 인버터를 포함할 수 있다. 제2 인버터는 제1 인버터가 출력한 신호를 제공받을 수 있다.

제1 인버터(INV1)는 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)를 포함할 수 있다.

제2 인버터(INV2)는 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다.

제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)의 소스 단자는 각각 제1 전원핀(VDD_1)과 제2 전원핀(VDD_2)에 연결될 수 있다. 제1 전원핀(VDD_1)과 제2 전원핀(VDD_2)는 각각 제1 인버터(INV1)와 제2 인버터(INV2)에 전원 전압을 제공할 수 있다.

제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)의 소스 단자는 각각 제1 핀(VSS_1)과 제2 핀(VSS_2)에 연결될 수 있다.

도 2b를 참조하면 제2 NMOS 트랜지스터(NM2)와 제2 PMOS 트랜지스터(PM2)는 기판(100) 상에 형성될 수 있다.

기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 반도체 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 이하 기판(100)은 실리콘 기판인 것으로 설명한다.

제1 NMOS 트랜지스터(NM2)는 제1 게이트 전극(20), 제1 게이트 절연막(21), 제1 게이트 스페이서(22) 및 제1 소오스/드레인(23)을 포함할 수 있다.

제2 PMOS 트랜지스터(PM2)는 제2 게이트 전극(120), 제2 게이트 절연막(121), 제2 게이트 스페이서(122) 및 제2 소오스/드레인(123)을 포함할 수 있다.

제2 PMOS 트랜지스터(PM2)는 기판(100) 상에 형성된 n-웰(105) 상에 형성될 수 있다.

일반적으로, 제1 핀(VSS_1)을 통하여 ESD가 반도체 칩(11)에 입력될 수 있다. 반도체 칩(11)에 입력된 ESD는 동일한 접지 전압으로 연결된 제2 핀(VSS_2)를 통하여 칩 외부로 방출될 수 있다. 그러나, 접지 라인(L2)과 연결 라인(L1)의 임피던스의 불균형으로 인하여 연결 라인(L1) 상의 전압이 스트레스 전압(V1) 이상으로 상승할 수 있다.

스트레스 전압(V1)은 예를 들어, 15kV 이상의 고전압일 수 있다. 따라서 스트레스 전압(V1)에 의하여 발생한 연결 라인(L1)과 제2 핀(VSS_2)의 전압 차이로 인하여, 제2 NMOS 트랜지스터(NM2)로 과전류가 흐를 수 있다.

즉, 제2 NMOS 트랜지스터(NM2)의 제1 게이트 전극(20)과 제1 소오스/드레인(23) 사이에 과도한 전압 차이가 생성된 경우, 제1 게이트 절연막(21)에 FN터널링 현상이 발생하여, 제1 게이트 절연막(21)에 스트레스 전류(I)가 흐를 수 있다.

스트레스 전류(I)가 제2 NMOS 트랜지스터를 통해 제2 핀(VSS_2)으로 흐르는 경우, 제1 게이트 절연막(21)의 온도는 상승할 수 있다. 이러한 높은 온도로 인해, 제1 게이트 절연막(21)에는 게이트 산화막 파괴(gate oxide rupture) 현상이 발생할 수 있다.

본 발명의 실시예에 따른 반도체 장치의 테스트 보드를 이용하여, 이러한 제1 게이트 절연막(21)을 흐르는 스트레스 전류(I)로 인한 게이트 산화막 파괴 현상을 재현하는 테스트를 수행할 수 있다.

즉, 본 발명의 실시예에 따른 반도체 장치의 테스트 보드를 이용하여, 반도체 칩(도 1의 11) 내 연결 라인(L1)과 접지 라인(L2) 사이의 임피던스 불균형의 발생 여부를 테스트할 수 있다.

다시 도 1을 참조하면, 테스트 보드(1)는 기판 상에 형성된 제1 패턴(45)을 통하여 반도체 칩(11)과 연결된 제1 테스트 핀 그룹(30)과 제2 테스트 핀 그룹(130)을 포함할 수 있다.

제1 테스트 핀 그룹(30)은 제1 테스트핀(31)과 제2 테스트 핀(32)를 포함할 수 있다. 반도체 칩(11)의 제1 핀(도 2a의 VSS_1)은 기판 상에 형성된 제1 패턴(45)을 통하여 제1 테스트 핀(31)과 전기적으로 연결될 수 있다. 마찬가지로, 제2 핀(도 2a의 VSS_2)은 제1 패턴(45)을 통하여 제2 테스트 핀(32)과 전기적으로 연결될 수 있다.

도 1에 도시된 것과 같이, 제1 테스트 핀(31)과 제2 테스트 핀(32)는 서로 인접한 테스트 핀일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 제1 테스트 핀(31)과 제2 테스트 핀(32)은 서로 이격된 테스트 핀일 수 있다. 또는 제1 테스트 핀(31)은 제1 테스트 핀 그룹(30)에 속하고, 제2 테스트 핀(32)는 제2 테스트 핀 그룹(130)에 속할 수 있다.

제1 테스트 핀 그룹(30)과 제2 테스트 핀 그룹(130)은, 도 1에 도시된 것과 같이다른 테스트 핀 그룹들과 함께 반도체 칩(11)및 실장 패드(12)를 둘러싸도록 배치될 수 있다.

제1 및 제2 테스트 핀(31, 32)은 외부로부터 신호를 제공받을 수 있다. 즉, 본 발명의 실시예에 따른 반도체 장치의 테스트 방법에서, 제1 또는 제2 테스트 핀(31, 32)을 통하여 반도체 칩(11)에 스트레스 신호를 인가할 수 있다.

스위치 그룹(40)은 제1 및 제2 테스트 핀 그룹(30, 130)에 포함된 각각의 핀들과 제2 패턴(46)을 통하여 전기적으로 연결될 수 있다.

스위치 그룹(40)은 제1 및 제2 스위치(51, 52)를 포함할 수 있다. 제1 및 제2 스위치(51)는 제1 및 제2 핀(31, 32)과 제2 패턴(46)에 의하여 전기적으로 연결될 수 있다. 본 발명의 몇몇 실시예에서, 제1 및 제2 스위치(51, 52)는 도 1에 도시된 것과 같이 인접하여 배치될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1 및 제2 스위치(51, 52) 사이에 다른 스위치가 배치될 수도 있다.

제1 스위치(51)는 제1 핀(31)을 제1 단자(13) 또는 제2 단자(14)로 연결시킬 수 있다. 즉, 제1 스위치(51)가 제1 모드로 설정된 경우, 제1 핀(31)은 제1 단자(13)로 연결될 수 있다. 반대로 제1 스위치(51)가 제2 모드로 설정된 경우, 제2 핀(31)은 제2 단자(14)로 연결될 수 있다.

제1 단자(13)는 전원 전압이 인가될 수 있고, 제2 단자(14)에는 접지 전압이 인가될 수 있다.

따라서 스위치 그룹(40)에 포함된 스위치들의 스위칭 동작에 의하여, 반도체 칩(11)의 각 핀들은 전원 전압 또는 접지 전압이 인가될 수 있다. 본 발명의 실시예에 따른 반도체 장치의 테스트 보드에서, 제1 핀(VSS_1)과 제2 핀(VSS_2)는 접지 전압이 인가되어 테스트 되는 것으로 설명한다.

도 3는 본 발명의 실시예에 따른 반도체 장치의 테스트 보드를 이용한 테스트를 설명하기 위한 순서도이다.

도 1 및 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치의 테스트 보드를 이용한 테스트 방법은, 반도체 칩을 테스트 보드에 실장하고(S100), 반도체 칩의 기준 핀과 스트레스 핀을 설정하고(S110), ESD 시뮬레이터를 이용하여 스트레스 핀에 스트레스 신호를 인가하고(S120), 제2 NMOS 트랜지스터 통해 흐르는 누설 전류를 측정한다(S130).

먼저, 반도체 칩(11)에 대한 ESD 테스트를 수행하기 위하여, 반도체 칩(11)을 테스트 보드(1)에 실장한다(S100). 반도체 칩(11)은 기판(10) 상에 배치된 실장 패드(12) 상에 실장될 수 있다.

다음으로, 반도체 칩(11)의 기준 핀과 스트레스 핀을 설정한다(S110). 반도체 칩(11)의 기준 핀은, 접지 전압이 인가되는 핀이고, 스트레스 핀은, 스트레스 신호가 인가되는 핀이다.

본 발명의 몇몇 실시예에서, 제1 핀(VSS_1)과 제2 핀(VSS_2)를 기준 핀으로 설정하고, 접지 전압을 인가시킬 수 있다.

제1 핀(VSS_1)에 접지 전압을 인가시키는 것은, 제1 테스트 핀(31)과 연결된 제1 스위치(51)을 제2 단자(14)와 연결시키는 것일 수 있다. 마찬가지로, 제2 핀(VSS_2)에 접지 전압을 인가시키는 것은, 제2 테스트 핀(32)과 연결된 제2 스위치(52)를 제2 단자(14)와 연결시키는 것일 수 있다.

즉, 제1 핀(VSS_1)과 제2 핀(VSS_2)를 기준 핀으로 설정하는 것은, 제1 및 제2 스위치(51, 52)를 제2 단자(14)와 연결시키는 것일 수 있다.

이하 설명하는 것과 같이, 제1 테스트 핀(31)을 통하여 스트레스 신호가 반도체 칩(11)에 인가되므로, 제1 테스트 핀(31)과 연결된 제1 핀(VSS_1)는 스트레스 핀으로 설정될 수 있다.

ESD 시뮬레이터를 이용하여 스트레스 핀에 스트레스 신호를 인가한다(S120).

ESD 시뮬레이터로부터 출력된 스트레스 신호는, 제1 테스트 핀(31)을 통하여 테스트 보드(1)에 인가될 수 있다.

도 4는 본 발명의 실시예에 따른 스트레스 신호의 웨이브 폼 그래프이다.

본 발명의 몇몇 실시예에서, 테스트 보드(1)에 인가되는 스트레스 신호는 도 4와 같은 형태를 가질 수 있다.

도 4에서, 스트레스 신호의 제1 피크에서의 전류(Ip1)는 7.5A이고, 라이징 타임(t1)은 0.8ns 및 20ns(t2)에서의 제2 피크 전류(Ip2)는 1A 이하일 수 있다.

스트레스 신호가 반도체 칩(11)에 인가된 경우, 연결 라인(L1)과 접지 라인(L2) 간의 임피던스가 불균형인 경우 제2 NMOS 트랜지스터(NM2)에 과도한 전압차가 인가되면서, 위에서 기술한 게이트 산화막 파괴 불량이 재현될 수 있다.

본 발명의 몇몇 실시예에서, 제1 피크에서의 전류(Ip1) 및 라이징 타임(t1)의 오차는 각각 ±15%와 ±5%일 수 있다.

마지막으로, 제2 NMOS 트랜지스터(NM2)를 통해 흐르는 누설 전류를 측정한다(S130). 제2 NMOS 트랜지스터(NM2)를 흐르는 누설 전류를 측정하는 것은 제2 핀(VSS_2)으로 출력되는 전류를 측정하는 것일 수 있다.

본 발명의 실시예에 따른 테스트 보드를 이용한 반도체 칩의 ESD 테스트는, 반도체 칩(11)이 전자 제품에 실장되기 전 부품 레벨에서 수행할 수 있다.

즉, 반도체 칩(11)을 테스트 보드(1)에 실장하고, 제1 핀(VSS_1) 및 제2 핀(VSS_2)에 접지 전압을 인가함과 동시에, 기준 핀으로 설정한 제1 핀(VSS_1)에 스트레스 신호를 인가한다. 따라서, 본 발명의 실시예에서의 스트레스 신호로 인하여 발생한 불량은 반도체 칩(11)이 전자 제품에 실장되어 동작하는 경우에 발생하는 불량과 강한 상호 연관성을 가질 수 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 시스템의 도면이다.

도 5를 참조하면, 테스트 시스템(2)은 테스트 보드(150), ESD 시뮬레이터(200) 및 분석기(300)를 포함할 수 있다. 테스트 보드(150)의 구성에 대한 설명은 앞서 설명한 실시예와 동일하므로 생략한다.

ESD 시뮬레이터(200)는 테스트 보드(10) 상의 테스트 핀을 통해 반도체 칩(11)에 스트레스 신호를 제공할 수 있다.

ESD 시뮬레이터(200)는 예를 들어, ESD 건을 포함할 수 있다.

도 6은 도 5의 ESD 시뮬레이터와 테스트 보드 간의 RC 등가회로를 도시한 회로도이다.

도 6을 참조하면, ESD 시뮬레이터(200)는 테스트 셋업으로, 스트레스 신호의 웨이브폼 뿐만 아니라 ESD 시뮬레이터(200)와 테스트 보드(10)가 이루는 RC 등가회로 내의 저항(R1)과 커패시터(C1)의 파라미터를 설정할 수 있다.

본 발명의 몇몇 실시예에서, 저항(R1)은 5kΩ~10kΩ으로 설정될 수 있고, 커패시터(C1)는 100pF~150pF로 설정될 수 있다.

도 7 및 도 8은 본 발명의 실시예에 따른 ESD 시뮬레이터의 파라미터 설정을 다른 설정과 비교한 그래프이다.

도 7에서, ESD의 스트레스 신호 출력의 출력 전압은 2kV로 설정되었다. 또한, RC 등가회로의 커패시터(C1)를 100~150pF로 설정하고, 저항(R1)의 파라미터를 각각 세가지(Model1~3)으로 설정하여 테스트 보드(10)에 인가되는 스트레스 신호의 전류를 측정하였다.

여기서, Model1 내지 Model 3의 파라미터 설정값은 다음과 같다.

	R1(Ω)	C1(pF)
Model 1	10k	100~150
Model 2	0	100~150
Model 3	330	100~150

먼저 Model1의 경우, 앞서 기술한 스트레스 신호의 형태, 즉 제1 피크 전류, 라이징 타임(t1) 및 20ns에서의 제2 피크 전류를 만족하는 반면, 반면에, Model 2 및 Model 3의 설정의 경우, 20ns에서의 제2 피크 전류의 요구량을 초과하여 측정되었다. 따라서 Model 1에서의 저항(R1) 및 커패시터(C1)의 파라미터에 의하여 본 발명의 실시예에서 요구되는 스트레스 신호가 테스트 보드(10)에 인가될 수 있음을 알 수 있다.

도 8을 참조하면, 각각의 모델들(MODEL A~F)에 따른 스트레스 신호의 출력 전압의 편차가 도시되었다. 각각의 모델들의 저항(R1)과 커패시터(C1)의 설정은 다음과 같다.

	Model A	Model B	Model C	Model D	Model E	Model F
R1(Ω)	10k	330	330	10k	330	10k
C1(pF)	100	150	100	150	400	400

도시된 것과 같이, Model A 및 D의 설정에서 측정된 출력 전압은 16~17kV의 범위를 갖는다. 반면 기타 Model B, C, E 및 F의 경우, 출력 전압의 범위는 각각 11~16kV, 12~15kV, 14~17kV로 나타난다. 위와 같이, Model A 및 D의 출력 전압의 편차가 Model B, C, E 및 F에 비하여 상대적으로 적은 것을 알 수 있다.

출력 전압의 편차가 적을수록, 본 발명의 실시예에 따른 반도체 장치의 테스트의 재현성이 높아질 수 있다. 즉, 저항(R1)의 값이 10kΩ이고, 커패시터(C1)의 값이 100~150pF로 설정될 때, 본 발명의 실시예에 따른 반도체 장치의 테스트의 재현성이 높아질 수 있다.

본 발명의 실시예에 따른 반도체 장치의 테스트 시스템에 의한 테스트의 결과로, ESD에 의하여 발생할 수 있는 반도체 칩(11) 내 게이트 산화막 파괴 불량을 재현성 높게 검증할 수 있다. 따라서 전자 제품에 실장되어 동작하는 반도체 칩(11)의 동작 신뢰성이 높아질 수 있다.

도 9 내지 도 11은 본 발명의 몇몇 실시예들에 의해 테스트가 수행된 반도체 칩을 적용할 수 있는 예시적인 반도체 시스템들이다.

도 9는 태블릿 PC(1200)을 도시한 도면이고, 도 10는 노트북(1300)을 도시한 도면이며, 도 11은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예에 따른 프로세서 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.

또한, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 소자는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.

즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.

본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 기판 11: 반도체 칩
12: 실장 패드 30: 테스트 핀 그룹
40: 스위치 그룹

Claims

기판;
상기 기판 상에 형성되는 실장 패드로, 신호를 입출력하는 제1 핀과 제2 핀을 포함하는 반도체 칩이 실장되는 실장 패드;
상기 기판 상에 상기 실장 패드와 이격되어 배치되고, 상기 기판 상에 배치된 패턴에 의하여 상기 반도체 칩과 전기적으로 연결되고, 상기 제1 핀과 전기적으로 연결되는 제1 테스트 핀과, 상기 제2 핀과 전기적으로 연결되는 제2 테스트 핀을 포함하는 테스트 핀 그룹;
상기 제1 테스트 핀과 전기적으로 연결된 제1 스위치와, 상기 제2 테스트 핀과 전기적으로 연결된 제2 스위치;
접지 전압과 연결되는 접지 단자; 및
전원 전압과 연결되는 전원 단자를 포함하되,
상기 제1 핀과 상기 제2 핀에는 제1 전압이 인가되고,
상기 제1 핀에 상기 제1 전압이 인가된 후, 상기 제1 테스트 핀에는 제2 전압에 의한 스트레스 신호가 인가되는 반도체 장치의 테스트 보드.
제 1항에 있어서,
상기 스트레스 신호는, 상기 스트레스 신호가 인가된 시점으로부터 제1 시간이 지난 시점에서 제1 피크 전류를 갖고, 상기 제1 시간보다 큰 제2 시간이 지난 시점에서 상기 제1 피크 전류의 크기보다 작은 제2 피크 전류를 갖는 반도체 장치의 테스트 보드.
제 1항에 있어서,
상기 제1 전압은 접지 전압인 반도체 장치의 테스트 보드.
삭제
제 1항에 있어서,
상기 제1 스위치는 상기 제1 테스트 핀을 접지 단자 또는 전원 단자와 연결시키고,
상기 제2 스위치는 상기 제2 테스트 핀을 접지 단자 또는 전원 단자와 연결시키는 반도체 장치의 테스트 보드.
스트레스 신호를 생성하고, RC 등가 회로 모델을 포함하는 ESD 시뮬레이터;
상기 ESD 시뮬레이터로부터 상기 스트레스 신호를 제공받는 테스트 보드; 및
상기 테스트 보드를 모니터링하는 분석기를 포함하되,
상기 테스트 보드는,
기판;
제1 핀과 제2 핀을 포함하는 반도체 칩이 실장되는 실장 패드; 및
상기 기판 상에 배치되고, 상기 반도체 칩의 상기 제1 핀 및 상기 제2 핀과 각각 연결되는 제1 테스트 핀 및 제2 테스트 핀을 포함하되,
상기 제1 핀과 상기 제2 핀에 접지 전압이 인가되고,
상기 제1 핀에 상기 접지 전압이 인가된 후, 상기 스트레스 신호는 상기 제1 테스트 핀을 통해서 상기 반도체 칩에 인가되는 반도체 장치의 테스트 시스템.
제 6항에 있어서,
상기 RC 등가 회로의 내부 저항은 5~10k ohm, 내부 커패시턴스는 100~150pF인 반도체 장치의 테스트 시스템.
제 7항에 있어서,
상기 분석기는 상기 스트레스 신호에 의하여 상기 제2 핀으로 출력되는 전류의 증가 여부를 모니터링하는 반도체 장치의 테스트 시스템.
제 8항에 있어서,
상기 반도체 칩은 제1 핀과 전기적으로 연결된 제1 인버터와, 상기 제1 인버터의 출력을 제공받는 제2 인버터를 포함하되,
상기 제1 인버터는 전원 전압과 연결된 제1 PMOS 트랜지스터와, 상기 제1 핀과 연결된 제1 NMOS 트랜지스터를 포함하고,
상기 제2 인버터는 상기 전원 전압과 연결된 제2 PMOS 트랜지스터와, 상기 제2 핀과 연결된 제2 NMOS 트랜지스터를 포함하는 반도체 장치의 테스트 시스템.
제 6항에 있어서,
상기 제2 핀으로 출력되는 전류는 상기 스트레스 신호에 의한 NMOS 트랜지스터의 누설 전류인 반도체 장치의 테스트 시스템.