JP2010021357A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ＥＳＤ耐圧を向上可能な半導体集積回路装置を提供する。
【解決手段】例えば、半導体チップＣＰ１上で、内部回路ＣＴと電源パッドＣＰＤ＿ＶＣＣの間にＰＭＯＳトランジスタＭＰＥ１を形成し、ＣＴと接地パッドＣＰＤ＿ＶＳＳの間にＮＭＯＳトランジスタＭＮＥ１を形成する。更に、ＥＳＤ制御パッドＣＰＤ＿ＥＣと、これに接続される保護回路ＥＳＤＰ１と、ＣＰＤ＿ＥＣを接地電圧ＶＳＳに固定した場合にＭＰＥ１およびＭＮＥ１をオンに駆動する制御回路ＣＴＬを形成する。ＣＰＤ＿ＥＣは、ワイヤボンディングＷＢを介してパッケージ基板ＰＣＢの外部端子となるＥＳＤ制御端子ＥＣに接続する。ＣＴをテストする際や、ＰＣＢを製品ボード等に実装して実使用する際にのみＣＰＤ＿ＥＣ（ＥＣ）をＶＳＳに固定することで、それ以外の際にＣＰＤ＿ＶＣＣを介したＣＴへのサージの伝達を防止又は低減可能になる。
【選択図】図２

Description

本発明は、半導体集積回路装置に関し、特に各素子が分離して形成されたＲＦＩＣ（Radio Frequency Integrated Circuit）などの半導体集積回路装置に適用して有効な技術に関するものである。

例えば、非特許文献１には、ＥＳＤ保護回路の一般的な構成例として、一端が入力端子に接続され他端が内部回路に接続される抵抗と、この抵抗の他端と電源端子および接地端子との間にそれぞれ接続されるダイオードとを備えた構成が示されている。
「静電気放電（ＥＳＤ）破壊対策ガイド」、［ｏｎｌｉｎｅ］、［平成２０年４月２５日検索］、インターネット＜ＵＲＬ：http://www.necel.com/nesdis/image/C11892JJ2V1IF00.pdf＞

近年、半導体デバイスの微細化に伴い、静電気放電（ＥＳＤ：Electro Static Discharge）に対する耐圧が低下してきている。特に、高周波用の半導体デバイス（ＲＦＩＣ）では、保護回路自体の容量成分などが高周波特性に影響を及ぼすことなどから、十分なＥＳＤ耐圧を備えた保護回路を形成することが容易でない。さらに、高周波用の半導体デバイスでは、その寄生容量低減のためＳＯＩ（Silicon on Insulator）構造等により各素子がそれぞれ絶縁膜によって分離されて形成される場合が多い。このような半導体デバイスでは、各素子にサージが印加された場合の抜け道が限られるため、さらにＥＳＤ耐圧が低下してしまう。

図７は、本発明の前提として検討した半導体集積回路装置において、その静電気破壊メカニズムの一例を示す説明図である。図７の半導体集積回路装置は、電源端子ＶＣＣと接地端子ＶＳＳの間に接続され、信号端子ＳＧからの信号によって所定の動作を行う内部回路ＣＴと、このＣＴの静電気破壊を保護するための保護回路ＥＳＤＰ３および保護ダイオードＤ１を備えている。ＥＳＤＰ３は、一端がＳＧに他端がＣＴに接続された抵抗Ｒ３と、ＶＣＣおよびＶＳＳのそれぞれとＲ３の他端との間に接続された高耐圧のＮＭＯＳトランジスタＭＮＥ３，ＭＮＥ４からなる。ＭＮＥ３，ＭＮＥ４は、ゲートの配線によってそれぞれダイオードと等価の機能を備える。

このような半導体集積回路装置に対して、例えば、人体モデル（ＨＢＭ）やマシンモデル（ＭＭ）として知られているように信号端子ＳＧにプラスのサージが入力された場合、理想的には順方向ダイオードとなるＭＮＥ３を介してＶＣＣにサージが抜け、また、ＶＣＣからＤ１を介してＶＳＳにサージが抜けることになる。しかしながら、前述したようなＲＦＩＣでは、ＳＯＩ構造等に伴い半導体基板（ＶＳＳに該当）の容量が小さく、ＶＳＳにサージが流れ難くなることから、ＶＣＣから内部回路ＣＴに向けても大きなサージが流れてしまい、ＣＴの静電気破壊が生じてしまう。

そこで、本発明の目的の一つは、ＥＳＤ耐圧を向上可能な半導体集積回路装置を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明の代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本発明の一実施の形態による半導体集積回路装置は、内部回路と電源パッド間に第１ＭＩＳトランジスタ、内部回路と接地パッド間に第２ＭＩＳトランジスタをそれぞれ備え、各トランジスタのオン・オフを制御パッドからＥＳＤ保護回路を介した信号によって制御可能な構成となっている。ここで、第１および第２ＭＩＳトランジスタは、制御パッドが第１電位レベルの際にオンに駆動されるように構成されている。したがって、この半導体集積回路装置をテストする際、または製品ボード等に実装して実使用する際にのみ制御パッドに第１電位レベルを印加し、それ以外の際には第１電位レベルを印加せずに第１および第２ＭＩＳトランジスタをオフとすることで、電源パッド等を介して内部回路に伝達されるサージを防止または低減可能となる。なお、特に、各トランジスタが個々に絶縁膜によって囲まれた構造を備えた半導体チップでは、電源パッドおよび接地パッド、ならびにこれらに伴う配線層および半導体領域等の容量では十分にサージを吸収できず、内部回路へのダメージが懸念される。このような場合に、前述したような構成を用いることが有益となり、ＥＳＤ耐圧の向上が実現可能になる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、ＥＳＤ耐圧の向上が実現可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その外形の一例を示すものであり、（ａ）は側面図、（ｂ）は上面図である。本実施の形態の半導体集積回路装置は、特に限定はされないが、例えばＢＧＡ（Ball Grid Array）パッケージからなるＲＦＩＣとなっている。図１（ａ）においては、表面にパッドＰＰＤ、裏面に外部端子ＰＮとなる半田ボールＢＬを備えたパッケージ基板ＰＣＢの表面上に、所定の通信機能等を備えた半導体チップＣＰが搭載されている。また、図１（ｂ）に示すように、半導体チップＣＰの主面上にはパッドＣＰＤが形成されており、このパッドＣＰＤが、ＰＣＢ上のパッドＰＰＤとワイヤボンディングＷＢによって接続されている。

図２は、図１の半導体集積回路装置において、その内部構成の一例を示すブロック図である。図２に示すように、半導体チップＣＰ１は、信号パッドＣＰＤ＿ＳＧからの信号を受けて所定の動作（例えば通信動作）を行う内部回路ＣＴと、ＣＰＤ＿ＳＧとＣＴの間に挿入されたＥＳＤ用の保護回路ＥＳＤＰ２と、電源パッドＣＰＤ＿ＶＣＣをカソード、接地パッドＣＰＤ＿ＶＳＳをアノードとして挿入された保護ダイオードＤ１を含んでいる。更に、ＣＰ１は、これに加えて、ＥＳＤ制御パッドＣＰＤ＿ＥＣと、保護回路ＥＳＤＰ１と、制御回路ＣＴＬと、ＰＭＯＳトランジスタＭＰＥ１およびＮＭＯＳトランジスタＭＮＥ１を備えたことが主要な特徴となっている。

保護回路ＥＳＤＰ１は、例えば、一端がＣＰＤ＿ＥＣ、他端がＣＴＬに接続された抵抗Ｒ１と、Ｒ１の他端をアノード、ＣＰＤ＿ＶＣＣをカソードとする保護ダイオードＤ２と、Ｒ１の他端をカソード、ＣＰＤ＿ＶＳＳをアノードとする保護ダイオードＤ３などによって構成される。ＣＴＬは、ＣＰＤ＿ＥＣの電位レベルに応じて、ＭＰＥ１およびＭＮＥ１のオンまたはオフを制御する。ここでは、ＣＴＬは、Ｒ１の他端をＭＰＥ１のゲートに接続すると共に、ＰＭＯＳトランジスタＭＰＥ２およびＮＭＯＳトランジスタＭＮＥ２からなるＣＭＯＳインバータ回路を介してＲ１の他端をＭＮＥ１のゲートに接続する。ＭＰＥ１は、ＣＰＤ＿ＶＣＣと内部回路ＣＴ間にソース・ドレイン間が接続され、ＭＮＥ１は、ＣＰＤ＿ＶＳＳとＣＴの間にソース・ドレイン間が接続される。ＭＰＥ１およびＭＮＥ１は高耐圧のトランジスタで形成される。

また、パッケージ基板ＰＣＢ上の外部端子ＰＮとなる電源端子（電源電圧）ＶＣＣ、信号端子（信号）ＳＧ、および接地端子（接地電圧）ＶＳＳは、それぞれワイヤボンディングＷＢにより、半導体チップ上のＣＰＤ＿ＶＣＣ、ＣＰＤ＿ＳＧ、およびＣＰＤ＿ＶＳＳに接続される。さらに、ＰＣＢ上には外部端子ＰＮとなるＥＳＤ制御端子（ＥＳＤ制御信号）ＥＣが設けられ、これがＷＢによってＣＰＤ＿ＥＣと接続される。

このような構成を用いると、ＥＳＤ制御端子ＥＣがオープンの状態で、図７で説明したように、仮に、信号端子ＳＧにプラスのサージが入力された場合、ＭＰＥ１およびＭＮＥ１共にオフとなるため、電源端子ＶＣＣ経由で内部回路ＣＴに向かうサージを防止または低減でき、ＣＴの保護が可能となる。また、逆に、信号端子ＳＧにマイナスのサージが入力された場合も同様に、内部回路ＣＴの保護が可能となる。一方、仮に、ＥＳＤ制御端子ＥＣにプラスまたはマイナスのサージが入力された場合、ＥＳＤＰ１によってサージをある程度低減できると共に、ＭＰＥ１，ＭＮＥ１，ＭＰＥ２，ＭＮＥ２がそれぞれ高耐圧トランジスタであるため、これらのトランジスタの破壊は防止できる。したがって、ＥＳＤ耐圧の向上が実現可能となる。

また、ＥＳＤ制御端子ＥＣは、製品ボード等に図１の半導体集積回路装置を実装する際に、接地電圧ＶＳＳに固定することになる。そうすると、半導体集積回路装置を製品ボード等に実装するまでの間で、この半導体集積回路装置を持ち運んでいるような場合には、ＭＰＥ１，ＭＮＥ１のオフに伴い内部回路ＣＴの保護が図れる。一方、半導体集積回路装置を製品ボード等に実装した後は、電源投入時にＭＰＥ１，ＭＮＥ１共にオンとなるため、内部回路ＣＴに通常の動作を行わせることができる。一般的に、半導体集積回路装置を製品ボード等に実施した後は、製品ボード等の電源配線パターンおよび接地配線パターンによってＥＳＤに対する十分な保護が図れる。また、半導体チップＣＰ１の動作テストを行う際、ウエハ検査においてはＣＰＤ＿ＥＣにＶＳＳレベルを印加し、パッケージ品検査においてはＥＣにＶＳＳレベルを印加すればよい。

図３は、図２の半導体チップＣＰ１において、その主要部のデバイス構造例を示す断面図である。図３では、図２におけるＰＭＯＳトランジスタＭＰＥ１、ＮＭＯＳトランジスタＭＮＥ１、ならびに内部回路ＣＴの一部の構成例が示されている。図３に示す半導体チップＣＰ１は、ＳＯＩ構造となっており、支持基板（半導体基板）ＳＵＢ上に絶縁膜ＩＳＳが形成され、ＩＳＳ上に各種トランジスタが形成される。各種トランジスタのそれぞれは、自身の両脇で溝状に形成された絶縁膜ＩＳ１１と前述した絶縁膜ＩＳＳによって囲まれており、絶縁膜によって個々に分離された構造となっている。

ＰＭＯＳトランジスタＭＰＥ１は、ＩＳＳ上に形成されたＮ型ウェル領域ＮＷ１と、ＮＷ１上に形成されたゲート絶縁膜ＩＳＧおよびゲート電極となるゲート層ＧＴと、ＮＷ１内でゲート電極の両脇に形成され、ソース・ドレイン領域となるＰ型半導体領域ＤＰ１などによって構成される。ＮＭＯＳトランジスタＭＮＥ１は、ＩＳＳ上に形成されたＰ型ウェル領域ＰＷ１と、ＰＷ１上に形成されたゲート絶縁膜ＩＳＧおよびゲート電極となるゲート層ＧＴと、ＰＷ１内でゲート電極の両脇に形成され、ソース・ドレイン領域となるＮ型半導体領域ＤＮ１などによって構成される。

内部回路ＣＴは、ここでは、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータ回路の例が示されている。ＭＰは、ＩＳＳ上に形成されたＮ型ウェル領域ＮＷ２と、ＮＷ２上に形成されたゲート絶縁膜ＩＳＧおよびゲート電極となるゲート層ＧＴと、ＮＷ２内でゲート電極の両脇に形成され、ソース・ドレイン領域となるＰ型半導体領域ＤＰ２などによって構成される。ＭＮは、ＩＳＳ上に形成されたＰ型ウェル領域ＰＷ２と、ＰＷ２上に形成されたゲート絶縁膜ＩＳＧおよびゲート電極となるゲート層ＧＴと、ＰＷ２内でゲート電極の両脇に形成され、ソース・ドレイン領域となるＮ型半導体領域ＤＮ２などによって構成される。

そして、これらの各トランジスタ上には、絶縁膜ＩＳ１を介して第１メタル配線層Ｍ１が形成され、更に、絶縁膜ＩＳ２を介して第２メタル配線層Ｍ２が形成される。ＩＳ１内は、各種半導体領域とＭ１を接続するためのコンタクト層ＣＮＴ１が形成され、ＩＳ２内には、Ｍ１とＭ２を接続するためのコンタクト層ＣＮＴ２が形成される。ＭＰＥ１のソース領域となるＤＰ１は、ＣＮＴ１を介してＭ１に接続され、更に、ＣＮＴ２を介してＭ２に接続され、このＭ２に対しては、外部より電源電圧ＶＣＣが供給される。ＭＰＥ１のドレイン領域となるＤＰ１は、同様にしてＣＮＴ１、Ｍ１、ＣＮＴ２を介してＭ２に接続され、このＭ２は、ＣＴ内のＭＰのソース領域となるＤＰ２との間で、ＣＮＴ２、Ｍ１、ＣＮＴ１を介して接続される。

ＭＮＥ１のソース領域となるＤＮ１は、ＣＮＴ１、Ｍ１、ＣＮＴ２を介してＭ２に接続され、このＭ２に対しては、外部より接地電圧ＶＳＳが供給される。ＭＮＥ１のドレイン領域となるＤＮ１も、ＣＮＴ１、Ｍ１、ＣＮＴ２を介してＭ２に接続され、このＭ２は、ＣＴ内のＭＮのソース領域となるＤＮ２との間で、ＣＮＴ２、Ｍ１、ＣＮＴ１を介して接続される。また、ＭＰのドレイン領域となるＤＰ２は、ＭＮのドレイン領域となるＤＮ２とそれぞれのＣＮＴ１を介してＭ１で接続され、このＭ１がＣＴ内のＣＭＯＳインバータ回路の出力ノードとなる。

このようなＳＯＩ構造等を代表に、各トランジスタが絶縁膜によって個々に分離されている半導体チップでは、支持基板ＳＵＢ側にサージが抜けられないため、内部回路ＣＴのＥＳＤ耐圧が低くなってしまう。そこで、電源電圧ＶＣＣ側および接地電圧ＶＳＳ側に内部回路ＣＴ保護用のトランジスタ（ＭＰＥ１，ＭＮＥ１）を設けることで、前述したようにＥＳＤ耐圧を向上させることができる。なお、ＭＰＥ１，ＭＮＥ１は、ＣＴ内のＭＰ，ＭＮと比較して高耐圧仕様のトランジスタとなっており、例えばゲート絶縁膜ＧＴの膜圧が厚く形成されたり、ゲート幅（紙面奥行き方向）Ｗが大きくなるように形成されている。

以上、本実施の形態１の半導体集積回路装置を用いることで、ＥＳＤ耐圧の向上が実現可能となる。また、本実施の形態１の半導体集積回路装置は、特に、ＳＯＩ構造を備えたＲＦＩＣ等のように、各トランジスタ等が絶縁膜によって個々に分離された半導体集積回路装置に適用して有益となる。

（実施の形態２）
図４は、本発明の実施の形態２による半導体集積回路装置において、図１の半導体集積回路装置の内部構成の一例を示すブロック図である。図４に示す半導体集積回路装置の半導体チップＣＰ２は、図２に示した半導体集積回路装置の半導体チップＣＰ１と比較して、ＥＳＤ制御パッドＣＰＤ＿ＥＣと接地パッドＣＰＤ＿ＶＳＳの間に抵抗Ｒ２およびザッピング素子ＺＰが直列に接続された点が異なっている。図４の半導体集積回路装置におけるこれ以外の構成に関しては、図２の半導体集積回路装置と同じであるため詳細な説明は省略する。

ザッピング素子ＺＰは、一般的に知られているように、例えばツェナーダイオードＺＤなどで実現され、逆方向電圧で所定の大きさのパルス信号を印加して破壊することで配線と同様の導通状態となる。この場合、ザッピング素子ＺＰを破壊する前は、ＺＰはオープン状態とみなせるので図２の半導体集積回路装置と同様にＥＳＤ耐圧の向上が図れる。一方、ＥＳＤ制御端子ＥＣに所定の大きさのパルス信号を印加することでＺＰを破壊した後は、ＥＣが接地端子ＶＳＳと接続されることになるため、信号端子ＳＧへのサージに伴いＭＰＥ１およびＭＮＥ１がオンする場合があり、内部回路ＣＴを十分に保護することが困難となる。

したがって、ザッピング素子ＺＰの破壊は、望ましくは、半導体集積回路装置を製品ボード等に実装する直前に行うとよい。また、場合によっては、半導体集積回路装置を梱包して出荷する直前に行ってもよい。この場合、出荷するまでは、内部回路ＣＴを十分に保護することができる。なお、ＺＰを破壊した後は、ＥＳＤ制御端子ＥＣは、オープン状態とするか、または接地電圧ＶＳＳとすることもできる。例えば、半導体集積回路装置を製品ボード上に高密度実装するような場合には、ＥＣはオープン状態でもよいため、製品ボードの配線設計の容易化が図れる。

（実施の形態３）
図５は、本発明の実施の形態３による半導体集積回路装置において、図１の半導体チップＣＰの内部構成の一例を示すブロック図である。図５の半導体チップＣＰ３は、図２および図４に示した半導体チップＣＰ１，ＣＰ２と比較して、内部回路ＣＴが複数の内部回路ＣＴ［１］〜ＣＴ［ｎ］に分割され、それぞれの内部回路毎に、電源端子ＶＣＣ側および接地端子ＶＳＳ側にＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが設けられたことが異なっている。

すなわち、ＣＴ［１］は、ＶＣＣ側にＰＭＯＳトランジスタＭＰＥ１［１］が設けられ、ＶＳＳ側にＮＭＯＳトランジスタＭＮＥ１［１］が設けられ、同様にＣＴ［ｎ］は、ＶＣＣ側にＰＭＯＳトランジスタＭＰＥ１［ｎ］が設けられ、ＶＳＳ側にＮＭＯＳトランジスタＭＮＥ１［ｎ］が設けられる。これらの各トランジスタＭＰＥ１［１］〜［ｎ］，ＭＮＥ１［１］〜［ｎ］のオン・オフは、図２および図４と同様の制御回路ＣＴＬによって一括して制御される。各内部回路ＣＴ［１］〜ＣＴ［ｎ］のそれぞれは、対応するトランジスタ（ＭＰＥ１，ＭＮＥ１）の電流駆動能力に見合った回路規模とし、特に限定はされないが、レイアウト上で近接する回路群毎に分割する方法などが考えられる。

以上のように、複数の内部回路毎に、そのＶＣＣ側およびＶＳＳ側のそれぞれにトランジスタを設けることで、比較的大規模な内部回路にも対応でき、ＶＣＣやＶＳＳを介したサージに対して内部回路全体を保護することが可能となる。

（実施の形態４）
図６は、本発明の実施の形態４による半導体集積回路装置において、その製造方法の一例を示すフロー図である。図６においては、まず、前工程プロセスにて、実施の形態１〜３で述べたようなＥＳＤ制御パッドＣＰＤ＿ＥＣ、内部回路保護用のトランジスタ（ＭＰＥ１，ＭＮＥ１）等を備えた半導体チップＣＰを形成する（Ｓ６０１）。次いで、この半導体チップＣＰのＥＳＤ制御パッドＣＰＤ＿ＥＣに対して固定電位（ここでは接地電圧ＶＳＳレベル）を印加しながら半導体チップＣＰのプローブ検査を行う（Ｓ６０２）。

続いて、組み立て工程にて、半導体チップＣＰを例えば図１に示したようなＢＧＡパッケージに搭載する。この際に、ＥＳＤ制御パッドＣＰＤ＿ＥＣはＥＳＤ制御端子ＥＣに接続される（Ｓ６０３）。次いで、組み立て品検査工程にて、ＥＳＤ制御端子ＥＣに固定電位（ここでは接地電圧ＶＳＳレベル）を印加しながら組み立て品（パッケージ品）の電気的検査を行う（Ｓ６０４）。その後、ザッピング素子無しの半導体チップ（例えば図２のＣＰ１）の場合には、パッケージ品を製品ボード等に実装すると共に、この製品ボード上でＥＳＤ制御端子ＥＣが固定電位（ここでは接地電圧ＶＳＳレベル）となるように配線する（Ｓ６０５）。一方、ザッピング素子有りの半導体チップ（例えば図４のＣＰ２）の場合には、ＥＳＤ制御端子ＥＣに所定のパルス信号を印加してザッピング素子を破壊し、導通させる（Ｓ６０６）。そして、このパッケージ品を製品ボード等に実装する（Ｓ６０７）。この際に、ＥＳＤ制御端子ＥＣの配線はオープンでよいが、接地電圧ＶＳＳレベルとしてもよい。

このような製造方法を用いることで、半導体集積回路装置のＥＳＤ耐圧を向上可能となる。特に、組み立て工程以降から製品ボード等に実装するまでは、パッケージ品のハンドリングに伴い静電気破壊が起こり易いが、この間、前述したような内部回路保護用のトランジスタ（ＭＰＥ１，ＭＮＥ１）によって内部回路ＣＴを保護することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、これまでの実施の形態では、内部回路保護用のトランジスタ等としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いたが、勿論ＭＯＳトランジスタに限定されるものではなく、ＭＩＳ（Metal Insulator Semiconductor）型のトランジスタで同様に代替え可能である。また、パッケージ形態もＢＧＡに限らず、ＱＦＮ（Quad Flat Non-leaded Package）やＰＧＡ（Pin Grid Array）等のように、一般的に知られているパッケージ形態で代替え可能である。

本発明の一実施の形態による半導体集積回路装置は、特に、ＳＯＩ構造等を備えた高周波用の半導体集積回路装置に適用して有益な技術であり、これに限らず、半導体集積回路装置全般に対して広く適用可能である。

本発明の実施の形態１による半導体集積回路装置において、その外形の一例を示すものであり、（ａ）は側面図、（ｂ）は上面図である。 図１の半導体集積回路装置において、その内部構成の一例を示すブロック図である。 図２の半導体チップにおいて、その主要部のデバイス構造例を示す断面図である。 本発明の実施の形態２による半導体集積回路装置において、図１の半導体集積回路装置の内部構成の一例を示すブロック図である。 本発明の実施の形態３による半導体集積回路装置において、図１の半導体チップの内部構成の一例を示すブロック図である。 本発明の実施の形態４による半導体集積回路装置において、その製造方法の一例を示すフロー図である。 本発明の前提として検討した半導体集積回路装置において、その静電気破壊メカニズムの一例を示す説明図である。

符号の説明

ＢＬ 半田ボール
ＰＮ 外部端子
ＣＰ 半導体チップ
ＷＢ ワイヤボンディング
ＰＰＤ，ＣＰＤ パッド
ＰＣＢ パッケージ基板
ＳＧ 信号端子
ＥＣ ＥＳＤ制御端子
ＶＣＣ 電源端子
ＶＳＳ 接地端子
ＣＰＤ＿ＳＧ 信号パッド
ＣＰＤ＿ＥＣ ＥＳＤ制御パッド
ＣＰＤ＿ＶＣＣ 電源パッド
ＣＰＤ＿ＶＳＳ 接地パッド
Ｒ 抵抗
ＥＳＤＰ 保護回路
Ｄ ダイオード
ＭＰＥ，ＭＰ ＰＭＯＳトランジスタ
ＭＮＥ，ＭＮ ＮＭＯＳトランジスタ
ＣＴ 内部回路
ＣＴＬ 制御回路
ＤＮ，ＤＰ 半導体領域
ＰＷ，ＮＷ ウェル領域
ＩＳＧ ゲート絶縁膜
ＩＳＳ，ＩＳ 絶縁膜
ＳＵＢ 支持基板
ＧＴ ゲート層
ＣＮＴ コンタクト層
Ｍ１，Ｍ２ メタル配線層
ＺＤ ツェナーダイオード
ＺＰ ザッピング素子

Claims (5)

1. 一つの半導体基板上に形成され、
   電源パッド、接地パッドおよび制御パッドと、
   前記電源パッドと前記接地パッドの間に供給される電力を用いて所定の動作を行う内部回路と、
   前記制御パッドに結合され、前記制御パッドに入力された外部サージを前記電源パッドまたは前記接地パッドに逃がす保護回路と、
   オンに駆動された際に前記内部回路と前記電源パッドの間を導通させる第１ＭＩＳトランジスタと、
   オンに駆動された際に前記内部回路と前記接地パッドの間を導通させる第２ＭＩＳトランジスタとを備え、
   前記第１および前記第２ＭＩＳトランジスタは、前記制御パッドから前記保護回路を介して入力された信号が第１電位レベルの際にオンに駆動されるように構成されたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   更に、前記制御パッドと前記接地パッドの間に結合され、所定のパルス信号を印加することで定常的に非導通状態から導通状態に変化するザッピング素子を有することを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   更に、前記半導体基板を封止し、複数の外部端子を含むパッケージ部材を備え、
   前記制御パッドは、前記複数の外部端子のいずれかに接続されていることを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記第１ＭＩＳトランジスタは、ＰＭＯＳトランジスタであり、
   前記第２ＭＩＳトランジスタは、ＮＭＯＳトランジスタであり、
   前記制御パッドから前記保護回路を介して入力された信号は、前記第１ＭＩＳトランジスタに結合されると共に、インバータ回路を介して前記第２ＭＩＳトランジスタに結合されるように構成されたことを特徴とする半導体集積回路装置。
5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
   前記第１および前記第２ＭＩＳトランジスタ、ならびに前記内部回路に含まれる各種トランジスタのそれぞれは、前記半導体基板上で絶縁膜によって個々に囲まれた状態で形成されていることを特徴とする半導体集積回路装置。

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