JP2002324842A - 半導体保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 保護ＮＭＯＳ素子のＥＳＤ耐性を向上するこ
と。 【解決手段】 ＳＯＩ半導体回路をＥＳＤやＥＯＳから
保護するための保護素子としてＮＭＯＳ素子４，５を有
する半導体保護回路において、ＥＳＤやＥＯＳによるス
トレスが印加されるときにＰＭＯＳ素子６を導通させ
て、半導体基板に正極性電圧を印加し、基板バイアス効
果によりＮＭＯＳ素子４，５の閾値電圧を低下させ、ス
ナップバック特性のトリガ電圧Ｖt1を低下させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ半導体回路
を静電気放電（ＥＳＤ：electrostatic discharge）お
よび電気的過剰ストレス（ＥＯＳ：electrical over st
ress）から保護するための保護素子としてＮＭＯＳ素子
を有する半導体保護回路に関するものである。

【０００２】

【従来の技術】従来の代表的なＣＭＯＳ（Complementar
y Metal Oxide Semiconductor）保護回路の概略図を図
７に示す。ここでは保護素子としてＮＭＯＳトランジス
タを用いた場合を例示した。静電ストレスから保護しよ
うとする入出力端子（Ｉ／Ｏ）１に対し、この入出力端
子１と接地端子（ＧＮＤ）２との間にＮＭＯＳトランジ
スタ４を保護素子として接続する。また、電圧供給端子
（ＶＤＤ）３と接地端子３との間にもＮＭＯＳトランジ
スタ５を保護素子として接続する。

【０００３】図７において、接地端子２を基準に正極性
電圧のＥＳＤストレスが入出力端子１に印加されたとす
る。このとき働く保護素子はＮＭＯＳトランジスタ４で
あるから、この場合は電流の流れない逆方向のバイアス
となる。しかし、入出力端子１にかかる電圧が高くな
り、ＮＭＯＳトランジスタ４のドレイン端子にかかる電
界がある量を超えると、ＮＭＯＳトランジスタ４はアバ
ランシェ降伏を起こす。これに引き続き、ＮＭＯＳトラ
ンジスタ４は寄生的なｎｐｎ型パイポーラトランジスタ
の動作をはじめ、大電流を通電する。この一連の動作は
一般にスナップバック動作と呼ばれ（図８）、この特性
により、ＬＳＩ内部回路にかかる電圧、すなわち入出力
端子１の電圧が高くなってしまう前に、大電流がＮＭＯ
Ｓトランジスタ４を流れ、入出力回路も含めたＬＳＩの
内部回路の保護が実現される。

【０００４】この特性はバルクデバイスにおいてもＳＯ
Ｉ（Silicon on Insulator）デバイスにおいても基本的
に同様である。図８におけるトリガ電圧Ｖt1、第２スナ
ップバック点の電圧Ｖt2，電流Ｉt2、オン抵抗Ｒonなど
がＮＭＯＳトランジスタの保護能力を決定する主要なパ
ラメータとなる。

【０００５】ここで、図８に示したスナップバック特性
をもう少し詳しく説明する。ドレイン電圧Ｖdsが増加す
るとアバランシェ降伏が起こり、トリガー電圧Ｖt1でＮ
ＭＯＳトランジスタの寄生ｎｐｎパイポーラトランジス
タがターン・オンし、オン抵抗Ｒonで大電流が流れる。
この領域では、ＮＭＯＳトランジスタは故障せず、ドレ
イン電圧はこの電流を流すために必要な、ほぼ一定の電
圧で固定（クランプ）される。これが、ＮＭＯＳトラン
ジスタのスナップバック動作によるＥＳＤ保護の原理で
ある。さらに電流がＮＭＯＳトランジスタに流れると、
第２スナップバック点（Ｖt2、Ｉt2）に達し、デバイス
は熱暴走して破壊に至る。この点は熱暴走点とも呼ば
れ、Ｖt2の値が内部回路にダメージを与えない範囲で電
流Ｉt2の値が大きいほど、優れた保護能力をもったデバ
イスであるといえる。

【０００６】以上のようにして、図７の回路では、接地
端子２を基準に正極性のＥＳＤストレスが入出力端子１
に印加された場合は、その入出力端子１と接地端子２と
の間に接続されたＮＭＯＳトランジスタ４のスナップバ
ック動作による電圧クランプによって内部回路が保護さ
れる。電源端子３を基準に正極性のＥＳＤストレスが入
出力端子１に印加された場合は、ＮＭＯＳトランジスタ
４のスナップバック動作に、電源端子３と接地端子２と
の間に接続されたＮＭＯＳトランジスタ５の順方向保護
機能が加わる。電源端子３を基準に負極性のサージが入
出力端子１に印加された場合は、ＮＭＯＳトランジスタ
５のスナップバック動作と、ＮＭＯＳトランジスタ４の
順方向保護動作により内部回路が保護される。

【０００７】このように、内部回路すべてが共有する電
圧端子３もしくは接地端子２が存在する場合であれば、
ＬＳＩに搭載されているいかなる外部端子間に静電スト
レスが印加されても、静電放電は必ず１つ以上の保護素
子（４、５等）を介して流れるため、端子の保護が可能
である。

【０００８】ところで、近年のＬＳＩにおいては、ＭＯ
Ｓトランジスタのソースやドレイン抵抗を減少させるた
め、サリサイドプロセスによるソースやドレインのシリ
サイド化、あるいはＣＶＤ（Chemical Vapor Depositio
n）によるメタル化（以下、これらの技術を「低抵抗
化」と呼ぶ。）が多く用いられている。

【０００９】ところが、ソースやドレインの低抵抗化
は、バイポーラ動作における有効エミッタ深さを減少さ
せたり、保護ＮＭＯＳトランジスタにおけるＥＳＤ電流
の局部集中をもたらすため、ＥＳＤ耐性の悪化を招く要
因となる。このため、保護ＮＭＯＳトランジスタのゲー
ト近傍のソース、ドレイン領域においては、低抵抗化を
抑制するプロセスを適用するのが一般的である。これは
サリサイド制限工程（blocking process）とよばれ、そ
の際にはサリサイド化を避ける領域をサリサイド制限マ
スクでマスクすることが行われる。

【００１０】図９はサリサイドプロセスにおけるＳＯＩ
−ＮＭＯＳの断面を模式的に説明するための図であり、
(a)はサリサイド制限なしの場合、(b)はサリサイド制限
有りの場合を示す。図９において、２１はゲート、２２
はソース、２３はドレイン、２４はボディ、２５はシリ
サイド層、２６は埋込酸化膜、２７はゲート酸化膜、２
８はシリコン基板、２９はゲート側壁酸化膜、３０はサ
リサイド制限マスク、３１はサリサイド制限幅である。

【００１１】ＳＯＩ素子は埋込酸化膜２６でアクティブ
シリコン層であるソース２２、ドレイン２３、およびボ
ディ２４がシリコン基板２８から電気的に絶縁されてい
る。また、ボディ２４が完全に空乏化しているＦＤ（Fu
lly Depleted：完全空乏型）−ＳＯＩ素子の場合、シリ
コン基板２８に電圧を与えることで、部分空乏型ＳＯＩ
−ＭＯＳに比べ、容易に埋込酸化膜２６とボディ２４の
界面が反転する。したがって、基板バイアス効果は部分
空乏型ＳＯＩ−ＭＯＳでも効果的であるが、ＦＤ−ＳＯ
Ｉ素子においては特に顕著となる。

【００１２】

【発明が解決しようとする課題】従来の半導体保護回路
の問題点について図７〜図９を用いて述べる。ＣＭＯＳ
・ＬＳＩにおけるＥＳＤ保護回路においては、ＮＭＯＳ
トランジスタが優れた保護特性を有するため、図７に示
したように、ゲートを接地したＮＭＯＳ（ＧＧＮＭＯ
Ｓ）トランジスタ４、５がしばしば保護回路として用い
られる。ＧＧＮＭＯＳトランジスタの保護特性は、図８
に示したように、スナップバック特性で評価されること
が多い。

【００１３】この特性において、Ｖt1が大きすぎると、
保護回路が有効に動作する前に内部回路に高い電圧が印
加されるため、好ましくない。また、Ｉt2が小さすぎる
と、充分なＥＳＤ電流が保護回路を流れる前に保護回路
自身が破壊されてしまうため、好ましくない。Ｒonが大
きすぎると、ＥＳＤ電流量の増加に伴って入出力端子１
の電圧も増加してしまうため、充分なＥＳＤ電流が保護
回路を流れる前に内部回路にかかる電圧が増加し、内部
回路の破壊を招くため好ましくない。また、保護用のＮ
ＭＯＳトランジスタ４、５は、ゲート幅数十μｍのトラ
ンジスタを複数本並列接続した櫛状構造で構成するのが
一般的であり（マルチフィンガー構造と呼ばれ、１本１
本のトランジスタはフィンガーと呼ばれる。）、Ｖt2よ
りもＶt1のほうが大きすぎる場合、特定のフィンガーだ
けがスナップバック動作しやすくなり、ＥＳＤ耐性の低
下を招く。したがって、Ｖt1はできるだけ小さく、Ｉt2
はできるだけ大きく、Ｒonはできるだけ小さく、Ｖt1＜
Ｖt2という関係になることが望ましい。

【００１４】ＳＯＩデバイス、とりわけ、ボディが完全
に空乏化しているＦＤ−ＳＯＩ素子では、寄生パイポー
ラ効果により、バルクデバイスに比べてＶt1が小さいも
のの、シリコン活性層が薄いのに加え、埋込酸化膜が断
熱材の働きをするため、Ｉt2は小さく、ＥＳＤ耐量は同
じサイズのバルクデバイスに比べて小さくなる。さら
に、サリサイド技術などによるソースやドレインの低抵
抗化により、Ｒonは小さくなったが、特定のフィンガー
のみがスナップバック動作しやすく、さらに、フィンン
ガー内の特定箇所にＥＳＤ電流が局部集中しやすくなる
など、結果的にサリサイドプロセスはＥＳＤ耐性を低下
せしめるため、低抵抗化プロセスを用いたＳＯＩデバイ
スのＥＳＤ耐性は極めて低い。このため、図９の(b)に
示したように低抵抗化制限工程（サリサイド制限工程）
が必須となっている。

【００１５】しかし、低抵抗化制限技術は追加のマスク
と工程が必要となるため、ディジタル回路ではコスト増
加の要因となっている。また、出力バッファも保護素子
として働く場合が多いが、高速入出力のバッファについ
て低抵抗化制限工程を用いることは回路特性上好ましく
ない。このように、低抵抗化制限工程を用いずに、ＥＳ
Ｄ耐性を確保することが課題となっている。

【００１６】そこで、低抵抗化制限工程を用いないＳＯ
ＩデバイスにおけるＥＳＤ保護の問題点を克服するた
め、たとえばＥＳＤストレス電圧を保護トランジスタの
ボディとゲートに印加して、ＤＴＭＯＳ（Dynamic Thre
shold MOS）として保護回路を動作させ、フィンガーの
スナップバック動作を均一化してＥＳＤ耐性を増加する
方法や、ＥＳＤストレス電圧を抵抗と容量を介して保護
用ＮＭＯＳトランジスタのゲートに印加して、ＤＴＭＯ
Ｓと同様にフィンガーのスナップバックを均一にする手
法（ＧＣＮＭＯＳ：Gate Coupled NMOS）や、保護用Ｎ
ＭＯＳトランジスタのドレイン側に低抵抗化制限工程を
用いないで作成できる抵抗体を配置する方法などが提案
されている。

【００１７】これらの方法は、前者２つが保護用ＮＭＯ
Ｓトランジスタのスナップバック特性を改善する手法で
あり、後者は低抵抗化制限工程を用いずに必要なドレイ
ン抵抗を与えることでＥＳＤ電流の局部集中を回避する
手法であるといえる。

【００１８】しかし、ＤＴＭＯＳ接続は部分空乏型のＳ
ＯＩデバイスには有効であるが、ＦＤ−ＳＯＩデバイス
では効果が乏しい。また、ＧＣＮＭＯＳでは、入出力端
子の寄生容量が大きくなり、入出力の高速動作に問題が
残る。一方、ドレインに抵抗を与える手法では、ＥＳＤ
電流の均質化が図れるものの、低抵抗化プロセスによっ
て得た低いＲonの恩恵を排除する結果となってしまい、
また、保護回路面積の増加の原因となる。

【００１９】このように、ＦＤ−ＳＯＩにおける低抵抗
化制限工程を用いないＳＯＩデバイスに適した安価なＥ
ＳＤ保護回路特性向上技術は従来では無かった。なお、
以下では低抵抗化制限工程を用いないＳＯＩデバイスを
完全被覆ＳＯＩデバイスと呼ぶこともある。

【００２０】本発明の目的は、端子へのＥＳＤストレス
の印加により適切な電圧をＳＯＩデバイスのシリコン基
板に印加する手段を具備させることで、保護ＮＭＯＳ素
子のスナップバック特性を改害し、完全被覆ＳＯＩデバ
イスにおいても高いＥＳＤ耐量が獲得できるようにした
半導体保護回路を提供することである。

【００２１】

【課題を解決するための手段】上記課題を解決するため
に請求項１の発明は、ＳＯＩ半導体回路を静電気放電お
よび電気的過剰ストレスから保護するための保護素子と
してＮＭＯＳ素子を有する半導体保護回路において、前
記静電気放電又は電気的過剰ストレスが印加される過程
で半導体基板に正極性電圧を印加する基板バイアス印加
手段を設けたことを特徴とする半導体保護回路とした。

【００２２】請求項２の発明は、請求項１の発明におい
て、前記基板バイアス印加手段は、ソース端子が保護す
べき入出力端子に接続され、ゲート端子が前記ＳＯＩ半
導体回路内の電源端子に接続され、ドレイン端子が前記
ＳＯＩ半導体回路の基板に接続されるＰＭＯＳ素子から
なることを特徴とする半導体保護回路とした。

【００２３】請求項３の発明は、請求項１の発明におい
て、前記基板バイアス印加手段は、高電位電源端子が保
護すべき入出力端子に接続され、入力端子が前記ＳＯＩ
半導体回路内の電源端子に接続され、出力端子が前記Ｓ
ＯＩ半導体回路の基板に接続され、低電位電源端子が接
地端子に接続されるＣＭＯＳインバータからなることを
特徴とする半導体保護回路とした。

【００２４】請求項４の発明は、請求項２の発明におい
て、前記ＰＭＯＳ素子のドレイン端子と接地端子との間
に第１の抵抗を接続したことを特徴とする半導体保護回
路とした。

【００２５】請求項５の発明は、請求項３の発明におい
て、前記低電位電源端子と前記接地端子との間に第２の
抵抗を接続したことを特徴とする半導体保護回路とし
た。

【００２６】請求項６の発明は、請求項２又は４の発明
において、前記ＰＭＯＳ素子をキャパシタに置換したこ
とを特徴とする半導体保護回路とした。

【００２７】

【発明の実施の形態】本発明の半導体保護回路は、ＥＳ
Ｄストレス電圧を基板電圧印加手段を介してシリコン基
板、すなわち、ＬＳＩチップの裏面に伝え、これによる
基板バイアス効果（バックゲート効果）によって保護Ｎ
ＭＯＳ素子の閾値電圧を低下せしめ、スナップバック特
性のＶt1を低下させるものである。この基板バイアス効
果は、部分空乏化ＳＯＩデバイスでも有効であるが、Ｆ
Ｄ−ＳＯＩデバイスではボディが完全に空乏化している
ため特に顕著に働く。ＥＳＤストレスの印加と連動し
て、ゲート電極やボディに電圧を供給する技術は存在し
たが、シリコン基板に電圧を印加する点が従来と異な
り、基板バイアス効果でＥＳＤ耐性を改善する点が従来
技術と異なる。

【００２８】［第１の実施の形態］図１を用いて本発明
の第１の実施形態を説明する。この図１は、基板バイア
ス印加手段を具備したＳＯＩデバイスの半導体保護回路
を示す図である。図１において、１は入出力端子、２は
接地端子、３は電源端子、４、５は保護ＮＭＯＳ素子と
してのＮＭＯＳトランジスタ、６は基板バイアス印加手
段としてのＰＭＯＳトランジスタ、７は抵抗である。

【００２９】ＰＭＯＳトランジスタ６はそのソースが入
出力端子１に接続され、ゲートがＬＳＩ内部のＶＤＤ端
子８に接続され、ドレインが抵抗７を介して接地端子２
に接続されている。さらに、そのＰＭＯＳトランジスタ
６のドレイン（Ａ点）は保護素子としてのＮＭＯＳトラ
ンジスタ４、５のバックゲート４bg、５bg（つまり共通
のシリコン基板）に接続されている。抵抗７の値は、Ｅ
ＳＤイベント中における入出力端子１の電圧により、Ｐ
ＭＯＳトランジスタ６が破壊されない値が最小限必要で
ある。なお、ＰＭＯＳトランジスタ６のゲート端子は、
独立したＶＤＤ端子８として外部端子とせず、環状電源
線などに接続することが望ましい。

【００３０】接地端子２が実際に接地されている状態
で、入出力端子１に正極性のＥＳＤストレスが印加され
たとする。ストレス印加の過渡過程において、ＶＤＤ端
子８は浮遊状態であるが、ほぼ接地レベルに等しい電位
であるとみなせるため、ＰＭＯＳトランジスタ６はオン
状態になる。ここで、抵抗７とＰＭＯＳトランジスタ６
の接続点Ａの電位は、入出力端子１の電位をＰＭＯＳト
ランジスタ６と抵抗７で分割した値となる。抵抗７の値
が充分大きければ、Ａ点の電位は入出力端子１の電位か
らＰＭＯＳトランジスタ６の閾値電圧だけ降下した値に
ほぼ等しくなる。

【００３１】このＡ点の電圧がＳＯＩチップの裏面、例
えばパッケージのダイに供給されるように結線すれば、
ＥＳＤ保護素子であるＮＭＯＳトランジスタ４、５のバ
ックゲートにそのＡ点の電圧が印加される。埋込酸化膜
は通常１００ｎｍ程度であり、ＮＭＯＳトランジスタ４
のスナップバックトリガ電圧Ｖt1程度の電圧（３〜６
Ｖ）では降伏しない。バックゲートへの電圧印加は、Ｎ
ＭＯＳトランジスタ４ではそのゲート４ｇに弱い電圧
（バックゲートの電界にほぼ相当）を印加した場合と同
等の効果があり、Ｉds−Ｖgs特性（サブスレッショルド
特性）で閾値電圧の低下が観測される。図２はこの関係
を説明するための図である。Ｖsubはバックゲート電圧
であり、これが正方向に増大すると、閾値が低下する。
この閾値の低下は、寄生バイポーラトランジスタがター
ン・オンするためのトリガ電圧Ｖt1を低下させる。この
ように、バックゲートへの電圧印加はスナップバックの
トリガ電圧Ｖt1を低下させるため、マルチフィンガー構
造の保護素子であるＮＭＯＳトランジスタ４、５におけ
る、フィンガーの均一なスナップバックを促進し、低抵
抗化プロセスを用いたＳＯＩデバイスの問題点を克服で
きる。

【００３２】図３はタングステンＣＶＤで低抵抗化した
完全被覆のＦＤ−ＳＯＩのＮＭＯＳトランジスタにおけ
る、スナップバック特性の基板バイアスによる変化を実
測した図である。測定はＴＬＰ（transmission line pu
lsing）法を用いた。基板バイアスＶsubがＶsub＝０Ｖ
における特性（点線で示した）のトリガ電圧Ｖt1に比
べ、Ｖsub＝３Ｖのとき（実線で示した）のトリガ電圧
Ｖt1は約３００ｍＶ低くなっており、基板バイアスの有
効性を示している。

【００３３】ＬＳＩには複数の入出力端子があり、それ
ぞれに保護回路が必要である。したがって、図１のＡ点
も複数存在する。これらの接続点をＬＳＩ配線で結線
し、１箇所もしくは複数箇所の電極パッドから、パッケ
ージのダイにボンデイングすれば、すべての入出力端子
で本発明の効果を共有できる。

【００３４】ＬＳＩが通常動作する実使用時において
は、ＰＭＯＳトランジスタ６のゲート端子に電源電圧Ｖ
ＤＤが供給され、そのＰＭＯＳトランジスタ６はオフ状
態となるため、基板はＧＮＤ電位に固定され、ＮＭＯＳ
トランジスタ４のオフ時のリーク電流を抑制する。ま
た、入出力端子１の信号レベルについても、電源電圧の
範囲で特に制約はない。

【００３５】ＬＳＩでは、入出力端子１に備えた保護回
路（ＮＭＯＳトランジスタ４）の他にも前記したように
電源端子３と接地端子２の間に挿入した保護回路（ＮＭ
ＯＳトランジスタ５）を具備する。ここでは、このＮＭ
ＯＳトランジスタ５を電源線間保護回路と呼ぶ。通常、
電源線は環状にＬＳＩチップの周囲に配置され、入出力
端子１の保護回路も電源線をサージパスとして用いるた
め、入出力端子１から流入したＥＳＤ電流の一部を電源
線間保護回路に分流すれば、保護素子のサイズを大きく
した場合と同等の効果を得ることができ、ＥＳＤ耐量は
増加する。

【００３６】そこで、図１のように、例えば電源端子３
と入出力端子１の間にダイオード９を備えると、接地端
子２基準で入出力端子１に印加した正極性のバイアスに
よるＥＳＤ電流の一部が、そのダイオード９とＮＭＯＳ
トランジスタ５に流れ込む。本発明では、すべての保護
ＮＭＯＳトランジスタのバックゲートに同時に正電圧が
印加されるため、ＮＭＯＳトランジスタ５についてもＮ
ＭＯＳトランジスタ４と同等の効果を得ることができ
る。この効果は、電源線間保護回路の均一なスナップバ
ックを促進するだけでなく、電源線間保護回路へのＥＳ
Ｄ電流の迂回を促進する効果がある。この点について、
従来技術では、ＮＭＯＳトランジスタ５についても、前
記したようなＮＭＯＳトランジスタ４と同様の対策が特
別に必要であった。さもなければ、ＮＭＯＳトランジス
タ５における特定のフィンガーが先行してスナップバッ
ク動作した場合に、このフィンガーで故障する可能性が
あった。

【００３７】以上のように、本実施形態によれば、ＦＤ
−ＳＯＩデバイスのシリコン基板に正電圧を印加するこ
とで、ＮＭＯＳトランジスタの閾値電圧を低下せしめる
ことができ、ＮＭＯＳトランジスタのスナップバック動
作を改善できる。これにより、特定のフィンガーにＥＳ
Ｄ電流が集中してＥＳＤ耐性が低下しやすい完全被覆の
ＳＯＩデバイスにおいてもＥＳＤ耐量を著しく改善でき
る。また、基板バイアス印加手段は、ＰＭＯＳトランジ
スタを用いた簡単で小規模な回路を付加し、パッケージ
のダイへの接続構造を設けることで構成でき、入出力端
子１の寄生容量をほとんど増加させずに実現できる。

【００３８】なお、ダイオード９はＰＭＯＳトランジス
タなどでも代替可能である。また、図１のダイオード９
を省略しても、ＮＭＯＳトランジスタ４に対する本発明
の効果は変わらない。また、抵抗７はＰＭＯＳトランジ
スタ６の特性によっては省略することができる。さら
に、ＰＭＯＳトランジスタ６はこれをキャパシタに置き
換えても、同様な作用効果が得られる。

【００３９】［第２の実施形態］図４を用いて、本発明
の第２の実施形態を説明する。本実施形態は、第１の実
施形態で用いた抵抗７の代わりにＮＭＯＳトランジスタ
１０を用い、このＮＭＯＳトランジスタ１０とＰＭＯＳ
トランジスタ６とにより、基板バイアス印加手段として
のインバータを構成したものである。このインバータの
入力端子はＶＤＤ端子８に接続され、出力端子（Ａ点）
がバックゲート（シリコン基板）に接続されている。本
実施形態での抵抗７’は、ＮＭＯＳトランジスタ１０が
ＰＭＯＳトランジスタ６より先行してスナップバック
し、インバータに大電流が流入するのを避けるために挿
入したものであるが、ＰＭＯＳトランジスタ６の特性に
よっては省略も可能である。

【００４０】本実施形態においても、インバータの入力
端子がＶＤＤ端子８に接続されているため、接地端子２
基準で入出力端子１に正極性のＥＳＤストレスが印加さ
れた場合、インバータの入力レベルは過渡的にLowレベ
ルに相当し、ＥＳＤ電圧が出力端子（Ａ点）に出力され
る。この動作により、第１の実施形態と同様に保護ＮＭ
ＯＳトランジスタ４、５のバックゲートに正の電圧を与
え、第１の実施形態と同じ理由でＥＳＤ耐量を向上せし
める。

【００４１】［実験例］図５、図６を用いて基板バイア
スを与える場合と与えない場合におけるＨＢＭ（Human
Body Model)−ＥＳＤ耐量の違いを説明する。同一の回
路における基板バイアスの効果を調べるため、第１およ
び第２の実施形態で示したような基板バイアス印加手段
を具備しない従来のＬＶ（Low Voltage)ＣＭＯＳ入力回
路を用いた。ＥＳＤストレスと同じ電圧をシリコン基板
に与える場合は、図５に示したように、入力端子１１と
シリコン基板１９を直接結線した。１２は保護用のＰＭ
ＯＳトランジスタ、１３は保護用のＮＭＯＳトランジス
タ、１４，１５は保護用のダイオード、１６は抵抗、１
７はＬＶＣＭＯＳ入力回路、１８は電源線間保護回路
（図１、図４のＮＭＯＳトランジスタ５に相当する。）
である。ＬＶＣＭＯＳ入力回路１７は０．３５μｍのＦ
Ｄ−ＳＯＩプロセスを用い、低抵抗化プロセスとしてチ
タニウムシリサイドを用いた。

【００４２】図６は、サリサイド制限工程を省略した完
全被覆サンプル（Fu11y salicided）と、Fu11y salicid
edサンプルで基板バイアスを印加した場合（Fu11y sali
cided+back bias）について、ＨＢＭ−ＥＳＤ試験を行
った結果である。なお、本発明では、サリサイド制限を
せずに必要なＥＳＤ耐量を確保することを目的としてい
るが、比較のため、図９(b)のサリサイド制限幅３１が
６００ｎｍのサンプル（600nm blocked）についても同
じ条件で試験を実施した。

【００４３】図６の棒グラフの頂点はそれぞれ、ＨＢＭ
−ＥＳＤ試験により故障した時点のＥＳＤストレス電圧
を示している。故障電圧は、各々の水準で３個のサンプ
ルの平均値とした。ＥＳＤ試験はＥＩＡＪおよびＥＳＤ
Ａ規格に準拠した市販の試験装置を用い、図５の接地端
子（ＧＮＤ）を実際に接地した状態で、入力端子１１に
正極性のＨＢＭ−ＥＳＤストレスを印加した。サンプル
は、すべて同一のウェハからダイシングし、セラミック
パッケージに封入した。

【００４４】「Fu11y salicided」サンプルでは、平均
1,570Ｖで故障したのに対し、サリサイドプロセスにお
けるＥＳＤ耐量の向上手法としては最も効果的と考えら
れている６００nmのサリサイド制限を施した「600nm bl
ocked」サンプルは、3,800Ｖと耐量が増加しており、サ
リサイド制限の効果が現れている。一方、同じFu11y sa
licidedサンプルでありながら、入力端子１１の電圧と
同じ電圧がシリコン基板１９に印加されるように結線し
た「Fu11y salicided+back bias」サンプルでは、3,150
Ｖに増加しており、サリサイド制限を用いた保護回路に
匹敵するレベルに耐性が向上している。一般に、ＨＢＭ
−ＥＳＤ保護に必要な耐量は2,000Ｖ以上とされてお
り、基板バイアスを印加した「Fu11y salicided+back b
ias」サンプルは、この要求を大幅にクリアしたと言え
る。このように、基板バイアスの印加によってＥＳＤ耐
性が飛躍的に向上したことは、本発明の有効性を示すも
のである。

【００４５】この実験のように、完全被覆（Fu11y sali
cided）のＦＤ−ＳＯＩデバイスで作成したＬＶＣＭＯ
Ｓ入力回路において、基板バイアスを印加した場合、Ｈ
ＢＭ−ＥＳＤ耐量が約1,500Ｖ増加した。このことは、
内部回路が低抵抗化制限工程を必要としないディジタル
ＬＳＩにおいて、従来必要であったＥＳＤ保護のための
低抵抗化制限工程を省略することができ、製造コストの
削減を実現できることを意味する。

【００４６】

【発明の効果】以上説明したように本発明によれば、Ｓ
ＯＩデバイスに効果的な基板バイアス効果を利用するの
で、マルチフィンガー構造の完全被覆ＳＯＩの保護ＮＭ
ＯＳ素子であってもスナップバック動作のフィンガー間
格差を解消でき、保護ＮＭＯＳ素子のＥＳＤ耐性を最大
限に発揮せしめる効果がある。サリサイド技術やメタル
ＣＶＤなどの低抵抗化プロセスは、ＬＳＩの高速、低消
費電力化には不可欠であり、このような低抵抗化プロセ
スによるＬＳＩに特に適しているＳＯＩデバイスのＥＳ
Ｄ保護耐性強化における回路的手法として、本発明は安
価で有効な手段となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の半導体保護回路の
回路図である。

【図２】 ＦＤ−ＳＯＩデバイスのＮＭＯＳトランジス
タの基板バイアス効果を示す特性図である。

【図３】 ＦＤ−ＳＯＩデバイスのＮＭＯＳトランジス
タの基板バイアスによるスナップバック特性の違いを示
す特性図である。

【図４】 本発明の第２の実施形態の半導体保護回路の
回路図である。

【図５】 ＬＶＣＭＯＳ入力回路についてシリコン基板
に直接ＥＳＤ電圧を印加する構成を示す回路図である。

【図６】 図５の構成において、基板バイアスが無くサ
リサイド制限が無いとき、基板バイアスが無くサリサイ
ド制限があるとき、基板バイアスがありサリサイド制限
が無いときの、各場合のＨＢＭ−ＥＳＤ耐量特性の実験
結果を示す特性図である。

【図７】 従来のＥＳＤ保護回路の回路図である。

【図８】 ＮＭＯＳトランジスタのスナップバック特性
図である。

【図９】 サリサイドプロセスにおけるＳＯＩ−ＮＭＯ
Ｓトランジスタの断面図である。

【符号の説明】

１：入出力端子、２：接地端子、３：電源端子、４，
５：ＮＭＯＳトランジスタ、６：ＰＭＯＳトランジス
タ、７、７’：抵抗、８：電源端子、９：ダイオード、
１０：ＮＭＯＳトランジスタ １１：入出力端子、１２：ＰＭＯＳトランジスタ、１
２：ＮＭＯＳトランジスタ、１４、１５：ダイオード、
１６：抵抗、１７：ＬＶＣＭＯＳ入力回路、１８：電源
線間保護回路、１９：シリコン基板 ２１：ゲート、２２：ソース、２３：ドレイン、２４：
ボディ、２５：シリサイド層、２６：埋込酸化膜、２
７：ゲート酸化膜、２８：シリコン基板、２９：ゲート
側壁酸化膜、３０：サリサイド制限マスク、３１：サリ
サイド制限幅

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BG09 BH02 BH04 BH07 BH13 CD02 EZ06 EZ20 5F110 AA22 BB04 CC02 DD05 DD13 EE30 EE31 GG02 GG12 HK05

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＳＯＩ半導体回路を静電気放電および電気
   的過剰ストレスから保護するための保護素子としてＮＭ
   ＯＳ素子を有する半導体保護回路において、前記静電気
   放電又は電気的過剰ストレスが印加される過程で半導体
   基板に正極性電圧を印加する基板バイアス印加手段を設
   けたことを特徴とする半導体保護回路。
2. 【請求項２】請求項１において、 前記基板バイアス印加手段は、ソース端子が保護すべき
   入出力端子に接続され、ゲート端子が前記ＳＯＩ半導体
   回路内の電源端子に接続され、ドレイン端子が前記ＳＯ
   Ｉ半導体回路の基板に接続されるＰＭＯＳ素子からなる
   ことを特徴とする半導体保護回路。
3. 【請求項３】請求項１において、 前記基板バイアス印加手段は、高電位電源端子が保護す
   べき入出力端子に接続され、入力端子が前記ＳＯＩ半導
   体回路内の電源端子に接続され、出力端子が前記ＳＯＩ
   半導体回路の基板に接続され、低電位電源端子が接地端
   子に接続されるＣＭＯＳインバータからなることを特徴
   とする半導体保護回路。
4. 【請求項４】請求項２において、 前記ＰＭＯＳ素子のドレイン端子と接地端子との間に第
   １の抵抗を接続したことを特徴とする半導体保護回路。
5. 【請求項５】請求項３において、 前記低電位電源端子と前記接地端子との間に第２の抵抗
   を接続したことを特徴とする半導体保護回路。
6. 【請求項６】請求項２又は４において、 前記ＰＭＯＳ素子をキャパシタに置換したことを特徴と
   する半導体保護回路。