TWI719021B - 用於靜電測試之至微電子系統的定向脈衝注入技術 - Google Patents

用於靜電測試之至微電子系統的定向脈衝注入技術 Download PDF

Info

Publication number
TWI719021B
TWI719021B TW105113654A TW105113654A TWI719021B TW I719021 B TWI719021 B TW I719021B TW 105113654 A TW105113654 A TW 105113654A TW 105113654 A TW105113654 A TW 105113654A TW I719021 B TWI719021 B TW I719021B
Authority
TW
Taiwan
Prior art keywords
pulse
test
cancel
coupled
transmission line
Prior art date
Application number
TW105113654A
Other languages
English (en)
Other versions
TW201700982A (zh
Inventor
哈洛德 戈斯納
克席許托夫 多曼斯基
大衛 強森
班傑明Ｊ 歐爾
Original Assignee
美商英特爾Ip公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾Ip公司 filed Critical 美商英特爾Ip公司
Publication of TW201700982A publication Critical patent/TW201700982A/zh
Application granted granted Critical
Publication of TWI719021B publication Critical patent/TWI719021B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
    • G01R31/14—Circuits therefor, e.g. for generating test voltages, sensing circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/001—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing
    • G01R31/002—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing where the device under test is an electronic circuit
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本發明描述一種定向脈衝注入系統及方法，其用於將一脈衝注入至一微電子系統中以用於靜電測試。一個實例具有一變壓器，其經由一傳輸線而耦合至一脈衝源且耦合至一測試板之一導電跡線以將該電脈衝施加至該跡線以作為一測試脈衝。該測試板連接至一受測試微電子裝置。此實例亦具有以下各者：一取消脈衝傳輸線，其耦合至該脈衝源；及一取消脈衝接點，其經由該取消脈衝傳輸線而耦合至該脈衝源且在與該變壓器相對的該跡線之一側上耦合至該跡線，以自該脈衝源接收一取消信號且將該取消信號耦合至該跡線以取消該測試脈衝之一部分。

Description

用於靜電測試之至微電子系統的定向脈衝注入技術 發明領域
本發明係關於將脈衝注入至微電子系統之部分中以執行靜電放電測試，且尤其係關於以選定方向注入脈衝。
發明背景
積體電路易遭受靜電放電(ESD)。來自某一外部裝置或現象之突然放電可造成積體電路(IC)出現故障。對於諸如攜帶型及手持型裝置之未接地裝置而言，風險特別高。可藉由保護某些組件(組件級ESD保護)且藉由保護整個系統(系統級ESD保護)來增加裝置經受得住ESD之能力。系統級ESD保護可考慮包括外部接腳(接腳為直接地可接取的)且亦包括內部整合式組件或接腳之電子裝置的行為，此係因為損害性電流脈衝可到達該電子裝置內之ESD敏感區域或接腳。為了找到及解決ESD故障，使用測試以製成更穩固的組件或系統設計且理解及考慮ESD故障之效應。可使用結果來調整製造及開發。
ESD測試為電子系統檢核之部分。為了通過此等測試，重複地測試電子系統以嘗試及判定ESD故障之源。使用反覆試誤步驟來應用對故障之大量當前補救法，此係因為難以判定系統中之確切故障機制及應力路徑。許多測試故障為所謂的軟故障(soft failure)，其中系統在ESD應力之後進入無效狀態。無效狀態將在大多數狀況下要求使用者對系統斷電及重新開機。此在嘗試在測試期間向系統加應力時為耗時的程序。憑經驗探索及修復ESD問題(尤其是造成軟故障之問題)係耗時的且會增加成本，甚至會延遲產品上市。
依據本發明之一實施例，係特地提出一種設備，其包含：一脈衝源，其用以產生一電脈衝；一測試脈衝傳輸線，其耦合至該脈衝源；一變壓器，其經由該傳輸線而耦合至該脈衝源且耦合至一測試板之一導電跡線以將該電脈衝施加至該跡線以作為一測試脈衝，該測試板被連接至一受測試微電子裝置，其中該跡線具有耦合至該受測試裝置之一接點；一取消脈衝傳輸線，其耦合至該脈衝源；以及一取消脈衝接點，其經由該取消脈衝傳輸線而耦合至該脈衝源且在與該變壓器相對的該跡線之一側上耦合至該跡線，以接收來自該脈衝源之一取消信號且將該取消信號耦合至該跡線以取消該測試脈衝之一部分。
4‧‧‧處理器
6‧‧‧通訊封裝體
8‧‧‧依電性記憶體
9‧‧‧非依電性記憶體
10‧‧‧大容量儲存裝置
12‧‧‧圖形處理器
14‧‧‧晶片組
16‧‧‧天線
18‧‧‧顯示器
20‧‧‧觸控螢幕控制器
22‧‧‧電池
24‧‧‧功率放大器
26‧‧‧全球定位系統(GPS)
28‧‧‧羅盤
30‧‧‧揚聲器
32‧‧‧攝影機
100‧‧‧計算裝置
104‧‧‧通孔
106‧‧‧扇出接觸墊/測試接點
110‧‧‧扇出板
112、114‧‧‧組件
120‧‧‧積體電路/受測試裝置(DUT)
122‧‧‧積體電路接觸墊
130‧‧‧測試板/邏輯板
132‧‧‧接點陣列
134‧‧‧脈衝源
136‧‧‧測試控制器
202‧‧‧電壓源
204‧‧‧負載
206‧‧‧初級繞組
208‧‧‧次級繞組
210‧‧‧脈衝/正擾動
212‧‧‧負擾動
214‧‧‧測試板跡線/傳輸線
216‧‧‧阻抗
302‧‧‧電力供應器/脈衝源
304‧‧‧漏電感
306‧‧‧初級繞組/注入變壓器/耦合變壓器
308‧‧‧次級繞組/注入變壓器/耦合變壓器
310‧‧‧受測試裝置(DUT)連接/受測試裝置(DUT)
312‧‧‧非受測試裝置(DUT)連接
314、316‧‧‧跡線
320‧‧‧電阻器/組件
322‧‧‧電感器/組件
324‧‧‧解耦二極體/組件
326‧‧‧取消信號連接/電流連接
335、337‧‧‧監視器
338‧‧‧第四監視器
340‧‧‧測試脈衝傳輸線
342‧‧‧取消脈衝傳輸線
435‧‧‧最大振幅信號
437‧‧‧合成信號
439‧‧‧取消信號
在隨附圖式之諸圖中作為實例而非作為限制來 說明本發明之實施例，在該等圖式中，類似參考數字係指相似元件。
圖1為根據一實施例之實例測試組配的側視圖。
圖2為根據一實施例之用於將脈衝注入至接觸墊上之電路的圖解。
圖3為根據一實施例之用於將測試脈衝及取消脈衝注入至測試板上之系統的圖解。
圖4為根據一實施例之用於將測試脈衝及取消脈衝注入至測試板上的程序流程圖。
圖5為根據一實施例之針對至DUT之測試脈衝的電流隨著時間推移之圖解。
圖6為根據一實施例之針對至非DUT側之經取消測試脈衝的電流隨著時間推移之圖解。
圖7為根據一實施例之針對DUT處之測試脈衝的電壓隨著時間推移之圖解。
圖8為根據一實施例之針對非DUT側處之同一經取消測試脈衝的電壓隨著時間推移之圖解。
圖9為根據一實施例之在圖3之測試系統上之不同位置處的多個電流振幅隨著時間推移之圖解。
圖10為根據一實施例之用於測試晶粒或併有經測試晶粒之計算裝置的方塊圖。
較佳實施例之詳細說明
如本文中所描述，當IC在操作中時，可針對硬故 障及軟故障來測試IC之每一單一接腳。當系統正在系統板上工作時且當在傳輸器組件與接收器組件之間的主板之經測試線上傳輸信號時，可將傳輸線脈衝(Transmission Line Pulse；TLP)定向地施加至調查中之特定接腳中。如本文中所描述，可將應力脈衝或測試脈衝直接地注入至傳輸信號線或傳輸線上。應力脈衝僅向該線之選定接腳加應力而不干擾該線上之任何高速傳信。應力脈衝測試彼接腳處及彼傳輸線上之條件以幫助隔離可能的錯誤或故障。
如本文中所描述，可藉由將應力脈衝經由變壓器而電感性耦合至信號線中來施加該脈衝。經電感性耦合脈衝產生在信號線上之兩個方向上行進的雙極脈衝。一個方向為至受測試IC之選定接腳的想要脈衝。另一方向處於非想要方向。非想要信號可流動至信號線之不同末端且影響許多不同組件。此會干擾預期測試，此係因為未對選定接腳隔離脈衝之效應。
因而可藉由將補償脈衝注入至信號線上來消除至非想要方向上之脈衝。如本文中所描述，非想要方向上之脈衝可被縮減達100至1000或更大之因數。
本文中所描述之技術可用於軟故障分析及多種其他測試且提供有用得多的結果，此係因為脈衝可被隔離。如本文中所描述，經磁性耦合裝置對網或電線提供極性擾動以將定向電流注入至系統中。在一些實施例中，完美電壓源係與受測試網(net under test；NUT)串聯地置放。與電流源相比較，由完美電壓源添加至NUT之串聯阻抗極 低。此會提供較佳注入及對非想要信號之較佳補償。NUT通常為系統板或另一間隔件或插入件板，其具有線或跡線以提供對待測試IC之特定接腳的接取。
圖1為適合於與如本文中所描述之脈衝注入技術一起使用的測試組配之實例的側視圖。諸如系統驗證板、系統板、主板或邏輯板130之測試板130耦合至測試控制器136。測試控制器可呈具有適當配接器卡之電腦工作站的形式，或呈其他形式。多種不同組件112、114耦合至系統板，諸如電力供應組件、輸入/輸出組件、處理組件、被動電組件、無線電組件、感測器組件，及其他類型之組件。僅展示兩個組件以便簡化圖式。待測試積體電路120(亦被稱作受測試裝置(Device Under Test；DUT))經由扇出板110而連接至測試板。DUT可為任何類型之裸晶粒或已封裝晶粒。若DUT為封裝體，則其可含有一或多個晶粒。DUT亦可配有插槽(插槽未圖示)。
在DUT與測試板之間可存在其他中間插入件、間隔件及其他板。可存在連接至扇出板之額外組件及用於其他組件之額外扇出板。替代地，可將扇出板之功能整合至測試板中，使得不使用扇出板。
測試板可為用於最終產品之實際生產系統板，或其可為出於測試目的而被特定地設計之板。測試板執行生產系統板之功能中之一些或全部，且將DUT連接至其他組件。藉由使用生產原型板作為測試板，亦可量測生產板之ESD特性。另外，可隔離測試板對任何故障之任何貢獻。 使用生產原型板亦會允許以相似於正常操作之方式來操作DUT。測試控制器136驅動測試板上之信號及電力來模擬正常操作且亦模擬受測試裝置之高應力測試條件。可使用離散電力供應系統，或可將該電力供應系統併入至測試控制器中。可存在耦合至測試控制器之更多測試板。
DUT具有積體電路接觸墊122之陣列，諸如球狀柵格陣列、平台柵格陣列、接腳柵格陣列，或任何其他類型之接觸墊或接腳。此等者連接至扇出板110上之對應接觸墊、接腳或球。扇出板具有用作測試墊以用於注入TLP之複數個扇出接觸墊106。亦可出於其他目的而存在探針接觸墊及其他連接器。如所展示，此等者與DUT位於扇出板之同一側上以允許自測試板上方容易地接取。如上文所提及，可替代地將扇出接觸墊併入於測試板上，使得不使用扇出板。扇出接觸墊提供連接至DUT之特定接腳的信號線。測試板可具有用於測試DUT、探測DUT之信號或用於其他目的之額外測試接觸墊，及其他組件。
扇出板亦具有通孔104、重佈層、扇出層或其他結構之陣列以經由扇出板而將DUT 120耦合至測試板130。扇出板亦具有接點陣列132，諸如用以連接至測試板之焊球或接腳陣列。若測試板為生產板或具有用於DUT之生產接點陣列，則扇出板接點陣列模仿DUT之組配。通孔及底部接點允許扇出接點間接地連接至測試板以及DUT。
扇出板或測試板或此兩者之測試接點106經組配以允許將由脈衝源134提供之電壓或電流施加至DUT 120之 一或多個接腳或接觸墊。脈衝源可使用扇出板接點或其他合適接點而將多種不同電壓及電流位準以及不同持續時間及脈衝形狀提供至DUT之任何特定接腳。經注入脈衝可為在短時間(例如，小於約10ms、1ms、100ns、10ns或1ns)內至積體電路220中之高電流(例如，大於約1A、10A或20A)。同時，同一或另一接點可用於探針接點以允許監視DUT之活動，包括對脈衝之任何回應。該等回應可經由測試板或探針接點而耦合至測試控制器或另一裝置以判定量測DUT對脈衝之回應(若有的話)。
圖2為用於將脈衝注入至接觸墊106或測試板跡線上以用於ESD測試之電路的圖解。脈衝210係由切換式電壓源202產生。所產生之電壓脈衝經由負載204而供應至變壓器206之初級繞組。初級繞組耦合至次級繞組208，次級繞組208耦合至接觸墊或測試板跡線214或為接觸墊或測試板跡線214之部分。次級繞組可藉由為測試板或另一板(諸如耦合至測試板或實際生產系統板之扇出板或插入件)之部分而直接地連接至跡線。替代地，其可使用彈簧式接腳或另一類型之暫時連接器而暫時地連接。施加至此類傳輸線214之脈衝可被稱作傳輸線脈衝(TLP)。傳輸線在兩個方向上皆具有固有阻抗216，其與次級繞組相互作用以影響TLP之傳播特性。
為了在DUT之接腳或墊上產生所要電壓源，將變壓器之次級繞組與受測試網路(Network Under Test；NUT)串聯地置放。NUT通常為測試板，但可代替地為扇出板、 插入件或任何其他連接裝置。變壓器具有一匝比，使得脈衝源之阻抗將橫越裝置而被反映為以該匝比之平方計的某一較小阻抗。此會產生具有相對小阻抗之串聯電壓源，其甚至適合用於需要阻抗匹配式驅動器及接收器之高速網中。藉由將單端脈衝注入至變壓器之初級繞組中而至接地(Ground；GND)，橫越變壓器之次級側而感應電位，從而在線中造成定向擾動。
圖2所展示之途徑無更多地提供低阻抗定向注入。然而，其誘發朝向NUT之一個側的正擾動210及朝向NUT之另一側的在次級繞組上之相對方向上之負擾動212兩者。兩個TLP之定向性係由緊接於每一脈衝之箭頭指示。脈衝之極性係由次級繞組208之任一側上之脈衝形狀指示。在經由初級繞組而注入脈衝後，反極性脈衝就在相對方向上出現於變壓器之次級繞組處。
由於次級繞組之此效應，電流將注入至NUT上的或正被測試之積體電路上的兩個點中。為了將特定裝置、墊或接腳與其亦被連接至的其他者隔離，可移除脈衝之一個方向。為了研究注入至彼特定裝置中之電流之效應，可消去一個脈衝。此會防止另一方向將擾動注入至系統之另一部分中。
如本文中所描述，可藉由將相對正脈衝直接地注入至NUT上之適當位置中來執行取消。正脈衝會取消非想要的負向脈衝。圖3中展示包括取消電路之系統之實例，圖3為適合於出於測試目的而將傳輸線脈衝施加至NUT之脈 衝注入系統的電路圖。
單向傳輸線脈衝注入系統具有切換式電力供應器302以產生脈衝。取決於特定實施方案，脈衝源可為傳輸線脈衝器或固態脈衝器，或多種不同切換式電力供應器中之任一者。
脈衝經由具有漏電感304之測試脈衝傳輸線340而施加至電感器之初級繞組306以作為用於DUT之測試脈衝。電感器之次級繞組308耦合至NUT上之跡線314。電感器產生在跡線上雙向地傳播之低阻抗脈衝以模擬ESD。雖然真正的ESD將在多個方向上傳播，但此脈衝正在用以隔離板上之錯誤及弱點，且因此對單一連接隔離該脈衝。在一個方向上，脈衝之想要部分連接至DUT連接310，DUT連接310表示待測試系統板之微電子裝置或部分之墊或接腳。在另一方向上，脈衝朝向將不被測試之另一連接312行進。取決於NUT之組配，可存在一個以上連接。該連接可至不同接腳或墊上之同一或另一微電子裝置，或其可至系統板之另一裝置或另一部分。
系統亦具有取消側以減少正在非想要方向上朝向將不被測試之連接312傳播的脈衝之部分。來自脈衝源302之同一脈衝亦經由具有串聯電阻器320、電感器322及解耦二極體324之取消脈衝傳輸線342而耦合至NUT上之不同位置上的連接326。與測試脈衝之非想要部分相比較，取消脈衝在極性方面反轉，使得當取消脈衝與測試脈衝之非想要部分組合時，兩種信號皆被取消用於淨零電流及電壓。 取決於特定實施方案，同一脈衝源或第二脈衝源可用以產生相似於發送至變壓器之脈衝的脈衝。
取消信號連接326可為直接探針、接點，或電線連接，諸如電流連接。取決於特定實施方案，該連接可為電感性、電容性或直接連接。若使用諸如彈簧式接腳之可移除連接器而將變壓器耦合至跡線，則可使用相似可移除結構來實施取消信號接點。此會允許將系統施加至測試板上之許多不同跡線。
取消脈衝具有與注入至初級繞組中之脈衝之極性相同的極性。在經由初級繞組而注入脈衝後，反極性脈衝就朝向非DUT方向出現於變壓器之次級繞組處。此係直接地由具有正極性之取消脈衝取消。
脈衝源與NUT連接之間的組件320、322、324中之每一者之值可被直接地計算，且取決於注入變壓器306及308之間的電連接之特性以及被注入有脈衝之裝置或DUT 310的行為。此關係可為簡單常數K，其為變壓器之初級側與次級側之間的匝比(K：1)，或可考慮額外因數。該關係在圖3中予以指示，其中電阻器320表示由電路注入有正脈衝之裝置的DC電阻，且電感器322表示將注入變壓器306、308連接至DUT的跡線316之部分的電感。
二極體324用以提供NUT與注入電路之間的某一隔離。此係使得NUT藉由添加補償或脈衝取消電路而不會在正常工作電壓內部顯著地更改。對於許多ESD測試，DUT處於正常或受應力操作模式且連接至系統板以及其他裝 置。在一些狀況下，其他裝置係由測試系統模擬，但DUT正經由測試板之跡線314而發送及接收資料或電力。對於經注入脈衝極性之最大靈活性，此裝置可具有對稱擊穿及傳導特性，其大於峰值傳信電壓(VBR=VF>VDD)。歸因於大多數DUT之非線性行為，此二極體之確切電流電壓(I-V)特性將對經注入脈衝產生小效應。因此，主要關注通常為補償電阻器及電感器值。
電路之取消側可經定尺寸為遍及脈衝及負載條件之寬範圍極有效。在使用固定電阻器及電感器值的情況下，可獲得大約500：1(想要：非想要)之電流注入比率。
圖4為可使用圖1、圖2及圖3之系統而實施之測試程序的程序流程圖。此程序始於脈衝源，其在402處產生測試脈衝且在404處產生取消脈衝。可使用來自脈衝源之電脈衝作為測試脈衝及取消脈衝兩者，或可產生兩種不同脈衝。脈衝可由單一源或多個源產生。在一些實施例中，在多個位置中將多個脈衝施加至DUT，在此狀況下，可將單一測試及取消脈衝同時地或快速連續地分佈至多個位置。
在406處，經由變壓器而將測試脈衝施加至測試板之導電跡線。變壓器經由單獨板上或測試板上之傳輸線而耦合至脈衝源。測試板連接至DUT，使得跡線具有耦合至DUT之接點，諸如墊、焊球、插槽平台或其他連接器。
在408處，將取消脈衝自來自脈衝源之取消脈衝傳輸耦合至取消脈衝接點。取消脈衝與變壓器耦合至同一跡線，但在與變壓器相對的跡線之側上。跡線之此部分自 脈衝源接收取消信號且將取消信號耦合至跡線以取消測試脈衝之部分。
在410處，量測DUT對測試脈衝之回應。此會提供用於測試之結果。DUT通常係在此程序期間操作。DUT可在正常或受應力模式下操作以判定ESD在不同條件下在DUT之特定位置中的影響。
圖3展示可用以展示系統之有效性的若干信號量測點。圖5為在一個實例中隨著時間推移而施加至DUT連接310以模擬ESD之電流的圖解。圖6為針對同一位置處之同一脈衝的電壓隨著時間推移之圖解。此位置與監視器335重合，監視器335係在注入變壓器306、308與DUT連接310之間的跡線316上。脈衝之電流及電壓展示極相似的行為，其中自零開始極陡的上升時間，持續的峰值歷時約100ns，且接著快速減退回至零。在此說明中，電流為約4A且電壓為約4V。此對於典型微電子電路裝置而言為大應力。
如圖3所展示，同一脈衝將在朝向第二非想要DUT或其他連接312之相對方向上傳播。監視器337可置放於非DUT連接312與注入變壓器之間。取消信號連接326位於注入變壓器與連接之間。因此，來自變壓器之脈衝將與取消信號組合。圖7及圖8中展示監視器處之結果。圖7展示非DUT連接處的隨著時間推移之電流，且圖8展示非DUT連接處的隨著時間推移之電壓。
圖7及圖8兩者皆展示極相似的行為，其中自零開始短期上升，緊接著陡降或下沖，其快速地變平回至零。 此快速升降式尖峰及任何振盪係由系統之固有阻抗及電容造成，且其持續時間為大約一奈秒。可進一步藉由調整取消電路之參數來縮減此持續時間。該可縮減至不會顯著地影響典型電路或微電子系統之位準。另外，可看出，初始電流波動為一安培的大約十分之一，而非原始經注入脈衝之數安培。在初始脈衝之後，信號極接近於零，且接著在經注入脈衝於(例如)100ns之後結束時，信號經歷極小的負峰值，其接著在經注入脈衝變平之後快速地變平。在初始脈衝之後的波動係按一安培及伏特之分率計，且其振幅相似於跡線上攜載之雜訊的振幅。
圖9將相同信號中之一些呈現為隨著時間推移之電流振幅，其經疊加以展示其間的關係。DUT連接監視器335處之主要想要ESD信號經展示為最大振幅信號435。如在取消脈衝傳輸線342上所量測之取消信號439亦如此。此為經由RL 320、322組件而自脈衝源302提供至電流連接326(其係至NUT)之信號。因此，當此等者在電流連接326處組合時，非DUT連接上之監視器337處的合成信號437基本上平坦或為零。圖3展示脈衝源301與耦合變壓器306、308之間的測試脈衝傳輸線340上之第四監視器338。與最終ESD脈衝相比較，此電流會經由變壓器匝比而衰減。
雖然僅展示單一電感性耦合306、308及直接耦合326，但圖3之系統可包括多個連接以同時地或快速連續地測試DUT之不同部分。亦可存在多個測試系統，其施加至測試板之不同部分以用於對DUT之不同部分進行快速的並 行或串行測試。扇出板可允許同時地測試不同跡線。雖然此處將DUT稱作諸如晶粒、晶片、系統單晶片或系統級封裝之微電子裝置，但可相似地使用諸如圖3所展示之測試系統的測試系統來測試系統板或主板。
圖10為根據本發明之一個實施方案之計算裝置100的方塊圖。計算裝置可適合於用作測試控制器136，且可併有使用本文中所描述之技術及結構來針對ESD而測試的微電子裝置。計算裝置100收容系統板2。板2可包括數個組件，包括但不限於處理器4及至少一個通訊封裝體6。通訊封裝體耦合至一或多個天線16。處理器4實體地且電耦合至板2。至少一個天線16與通訊封裝體6整合，且經由封裝體而實體地且電耦合至板2。在本發明之一些實施方案中，使用如上文所描述之矽穿孔而將組件、控制器、集線器或介面中之任何一或多者形成於晶粒上。
取決於計算裝置100之應用，計算裝置100可包括可或可不實體地且電耦合至板2之其他組件此等其他組件包括但不限於以下各者：依電性記憶體(例如，DRAM)8，非依電性記憶體(例如，ROM)9，快閃記憶體(未圖示)，圖形處理器12，數位信號處理器(未圖示)，密碼編譯處理器(未圖示)，晶片組14，天線16，諸如觸控螢幕顯示器之顯示器18，觸控螢幕控制器20，電池22，音訊編解碼器(未圖示)，視訊編解碼器(未圖示)，功率放大器24，全球定位系統(GPS)裝置26，羅盤28，加速計(未圖示)，陀螺儀(未圖示)，揚聲器30，攝影機32，及大容量儲存裝置(諸如硬碟機)10，緊 密光碟(CD)(未圖示)，數位多功能光碟(DVD)(未圖示)等等)。此等組件可連接至系統板2，安裝至系統板，或與其他組件中之任一者組合。
此等組件中之任何一或多者可被實施為如本文中所描述之已封裝半導體晶粒。此處所展示之組件可組合成單一積體電路晶粒或可組合成單一封裝體。其他組件可被實施為一或多個封裝體中之多個晶粒。封裝體可彼此直接地連接或經由系統板而連接。
通訊封裝體6實現無線及/或有線通訊以用於將資料傳送至計算裝置100及自計算裝置100傳送資料。術語「無線」及其衍生詞可用以描述可經由非固體媒體而經由使用經調變電磁輻射來傳達資料之電路、裝置、系統、方法、技術、通訊通道等等。該術語並不暗示關聯裝置不含有任何電線，但在一些實施例中，該等裝置可能不含有電線。通訊封裝體6可實施數種無線或有線標準或協定中之任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其乙太網路衍生物，以及被指定為3G、4G、5G及更高之任何其他無線及有線協定。計算裝置100可包括複數個通訊封裝體6。舉例而言，第一通訊封裝體6可專用於諸如Wi-Fi及藍芽的較短範圍無線通訊，且第二通訊封裝體6可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍無線通訊。
計算裝置100之處理器4包括封裝於處理器4內之積體電路晶粒。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將彼電子資料變換成可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之部分。
在各種實施方案中，計算裝置100可為膝上型電腦、迷你筆記型電腦、筆記型電腦、輕量級筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、攜帶型音樂播放器，或數位視訊錄製器。在另外實施方案中，計算裝置100可為可穿戴式裝置，諸如手錶、眼鏡、耳機或健身裝置、用於物聯網之節點，或處理資料之任何其他電子裝置。
實施例可被實施為以下各者之部分：一或多個記憶體晶片、控制器、中央處理單元(Central Processing Unit；CPU)、使用主板而互連之微晶片或積體電路、特殊應用積體電路(ASIC)，及/或場可程式化閘陣列(FPGA)。
對「一個實施例」、「一實施例」、「實例實施例」、「各種實施例」等等之參考指示如此描述的本發明之該(等)實施例可包括特定特徵、結構或特性，但並非每一實施例皆必要地包括該等特定特徵、結構或特性。此外，一些實施例可具有針對其他實施例所描述之特徵中之一些、全部，或不具有該等特徵中之任一者。
在以下描述及申請專利範圍中，可使用術語「耦 合」以及其衍生詞。「耦合」用以指示兩個或兩個以上元件彼此合作或相互作用，但該等元件在其間可或可不具有介入的實體或電組件。
如申請專利範圍中所使用，除非另有指定，否則使用序數形容詞「第一」、「第二」、「第三」等等來描述共同元件僅僅指示類似元件之不同例項正被提及，且並不意欲暗示如此描述之元件必須按給定順序，無論是時間上、空間上、等級上或以任何其他方式。
圖式及前述描述給出實施例之實例。熟習此項技術者將瞭解，所描述元件中之一或多者可很好地組合成單一功能元件。替代地，某些元件可分割成多個功能元件。來自一個實施例之元件可添加至另一實施例。舉例而言，本文中所描述之程序之次序可改變，且並不限於本文中所描述之方式。此外，任何流程圖之動作無需以所展示次序予以實施；所有該等動作亦未必需要被執行。又，並不取決於其他動作之彼等動作可與其他動作並行地執行。實施例之範疇絕不受到此等特定實例限制。無論在本說明書中是否明確地給出，諸如結構、尺寸及材料使用之差異的眾多變化皆係可能的。實施例之範疇係至少與由以下申請專利範圍所給出之範疇一樣寬廣。
以下實例係關於另外實施例。不同實施例之各種特徵可不同地與所包括之一些特徵及所排除之其他特徵組合以適合於多種不同應用。一些實施例係關於一種設備，其包括：一脈衝源，其用以產生一電脈衝；一測試脈衝傳 輸線，其耦合至該脈衝源；一變壓器，其經由該傳輸線而耦合至該脈衝源且耦合至一測試板之一導電跡線以將該電脈衝施加至該跡線以作為一測試脈衝，該測試板連接至一受測試微電子裝置，其中該跡線具有耦合至該受測試裝置之一接點；一取消脈衝傳輸線，其耦合至該脈衝源；及一取消脈衝接點，其經由該取消脈衝傳輸線而耦合至該脈衝源且在與該變壓器相對的該跡線之一側上耦合至該跡線，以自該脈衝源接收一取消信號且將該取消信號耦合至該跡線以取消該測試脈衝之一部分。
在一些實施例中，該脈衝源包含一測試脈衝源及一取消脈衝源。
在一些實施例中，該取消脈衝傳輸線進一步包含一電感器，其經選擇以匹配於該測試脈衝傳輸線及該變壓器之電感。
在一些實施例中，該取消脈衝傳輸線進一步包含一電阻器，其經選擇以匹配於該測試脈衝傳輸線及該變壓器之該電感。
在一些實施例中，該取消脈衝傳輸線進一步包含一二極體，其用以將該跡線自該取消脈衝傳輸線解耦。
在一些實施例中，其中該取消脈衝接點為一電流接點。
在一些實施例中，該變壓器具有直接地連接至該測試板之該導電跡線的一次級繞組。
另外實施例包括位於該變壓器與該跡線之間以 允許該變壓器可移除地接觸該跡線的可移動接腳。
在一些實施例中，該變壓器之該次級繞組由該跡線之一部分組成。
另外實施例包括電耦合至該測試板且具有複數個接觸墊之一第二板，其中該變壓器經由該第二板之接觸墊而耦合至該導電跡線。
一些實施例係關於一種方法，其包括：在一脈衝源處產生一電脈衝；經由一變壓器而將該電脈衝施加至一測試板之一導電跡線以作為一測試脈衝，該變壓器經由一傳輸線而耦合至該脈衝源，該測試板連接至一受測試微電子裝置，其中該跡線具有耦合至該受測試裝置之一接點；及將一取消脈衝自耦合至該脈衝源之一取消脈衝傳輸線施加至一取消脈衝接點，該取消脈衝接點在與該變壓器相對的該跡線之一側上耦合至該跡線，以自該脈衝源接收該取消信號且將該取消信號耦合至該跡線以取消該測試脈衝之一部分。
另外實施例包括在該脈衝源處產生該取消脈衝。
另外實施例包括使用經選擇以匹配於該測試脈衝傳輸線及該變壓器之電感的一電感器來對該測試脈衝傳輸線進行阻抗匹配。
在一些實施例中，施加該取消脈衝包含經由一電流接點而將該取消脈衝施加至該跡線。
在一些實施例中，施加該測試脈衝包含經由直接地連接至該測試板之該導電跡線的該變壓器之一次級繞組 來施加該測試脈衝。
在一些實施例中，施加該測試脈衝包含經由為該跡線之一部分的該變壓器之一次級繞組來施加該測試脈衝。
一些實施例係關於一種設備，其包括：一測試板，其連接至一受測試裝置，該測試板具有耦合至該受測試裝置之接腳的複數個導電跡線；一測試控制器，其耦合至該測試板以驅動該測試板上之信號及電力來模擬該受測試裝置之操作；一脈衝源，其用以產生一電脈衝；一測試脈衝傳輸線，其耦合至該脈衝源；一變壓器，其經由該傳輸線而耦合至該脈衝源且耦合至該測試板之該複數個該等導電跡線中之一選定導電跡線，以將該電脈衝施加至該跡線以作為一測試脈衝；一取消脈衝傳輸線，其耦合至該脈衝源；及一取消脈衝接點，其經由該取消脈衝傳輸線而耦合至該脈衝源且在與該變壓器相對的該選定跡線之一側上耦合至該選定跡線，以自該脈衝源接收一取消信號且將該取消信號耦合至該跡線以取消該測試脈衝之一部分。
在一些實施例中，該取消脈衝傳輸線包括：一電感器，其經選擇以匹配於該測試脈衝傳輸線及該變壓器之電感；一電阻器，其經選擇以匹配於該測試脈衝傳輸線及該變壓器之該電感；及一二極體，其用以將該跡線自該取消脈衝傳輸線解耦。
在一些實施例中，該變壓器具有直接地連接至該測試板之該導電跡線的一次級繞組。
另外實施例包括電耦合至該測試板且具有複數個接觸墊之一第二板，其中該變壓器經由該第二板之接觸墊而耦合至該選定導電跡線。
104‧‧‧通孔
106‧‧‧扇出接觸墊/測試接點
110‧‧‧扇出板
112、114‧‧‧組件
120‧‧‧積體電路/受測試裝置(DUT)
122‧‧‧積體電路接觸墊
130‧‧‧測試板/邏輯板
132‧‧‧接點陣列
134‧‧‧脈衝源
136‧‧‧測試控制器

Claims (20)

  1. 一種脈衝注入設備，其包含：一脈衝源，其用以產生一電脈衝；一測試脈衝傳輸線，其耦合至該脈衝源；一變壓器，其經由該測試脈衝傳輸線而耦合至該脈衝源且耦合至一測試板之一導電跡線以將該電脈衝施加至該導電跡線以作為一測試脈衝，該測試板被連接至一受測試微電子裝置，其中該導電跡線具有耦合至該受測試微電子裝置之一接點；一取消脈衝傳輸線，其耦合至該脈衝源；以及一取消脈衝接點，其經由該取消脈衝傳輸線而耦合至該脈衝源且在與該變壓器相對的該導電跡線之一側上耦合至該導電跡線，以接收來自該脈衝源之一取消信號且將該取消信號耦合至該導電跡線以取消該測試脈衝之一部分。
  2. 如請求項1之設備，其中該脈衝源包含一測試脈衝源及一取消脈衝源。
  3. 如請求項1之設備，其中該取消脈衝傳輸線進一步包含一電感器，其經選擇以匹配於該測試脈衝傳輸線及該變壓器之電感。
  4. 如請求項1之設備，其中該取消脈衝傳輸線進一步包含一電阻器，其經選擇以匹配該測試脈衝傳輸線及該變壓器之該電感。
  5. 如請求項1之設備，其中該取消脈衝傳輸線進一步包含一二極體，其用以將該導電跡線與該取消脈衝傳輸線解耦。
  6. 如請求項1之設備，其中該取消脈衝接點為一電流接點。
  7. 如請求項1之設備，其中該變壓器具有直接地連接至該測試板之該導電跡線的一次級繞組。
  8. 如請求項1之設備，其進一步包含該變壓器與該導電跡線之間的可移動接腳以允許該變壓器可移除地接觸該導電跡線。
  9. 如請求項1之設備，其中該變壓器之該次級繞組由該導電跡線之一部分組成。
  10. 如請求項1之設備，其進一步包含電耦合至該測試板且具有複數個接觸墊之一第二板，其中該變壓器經由該第二板之接觸墊而耦合至該導電跡線。
  11. 一種脈衝注入方法，其包含：在一脈衝源處產生一電脈衝；經由一變壓器而將該電脈衝施加至一測試板之一導電跡線以作為一測試脈衝，該變壓器經由一測試脈衝傳輸線而耦合至該脈衝源，該測試板被連接至一受測試微電子裝置，其中該導電跡線具有耦合至該受測試微電子裝置之一接點；以及將一取消脈衝自耦合至該脈衝源之一取消脈衝傳輸線施加至一取消脈衝接點，該取消脈衝接點在與該變壓器相對的該導電跡線之一側上耦合至該導電跡線，以 接收來自該脈衝源之該取消信號且將該取消信號耦合至該導電跡線以取消該測試脈衝之一部分。
  12. 如請求項11之方法，其進一步包含在該脈衝源處產生該取消脈衝。
  13. 如請求項11之方法，其進一步包含使用經選擇以匹配該測試脈衝傳輸線及該變壓器之電感的一電感器來對該測試脈衝傳輸線進行阻抗匹配。
  14. 如請求項11之方法，其中施加該取消脈衝包含經由一電流接點而將該取消脈衝施加至該導電跡線。
  15. 如請求項11之方法，其中施加該測試脈衝包含經由直接地連接至該測試板之該導電跡線的該變壓器之一次級繞組來施加該測試脈衝。
  16. 如請求項11之方法，其中施加該測試脈衝包含經由為該導電跡線之一部分的該變壓器之一次級繞組來施加該測試脈衝。
  17. 一種脈衝注入設備，其包含：一測試板，其連接至一受測試裝置，該測試板具有耦合至該受測試裝置之接腳的複數個導電跡線；一測試控制器，其耦合至該測試板以驅動該測試板上之信號及電力來模擬該受測試裝置之操作；一脈衝源，其用以產生一電脈衝；一測試脈衝傳輸線，其耦合至該脈衝源；一變壓器，其經由該測試脈衝傳輸線而耦合至該脈衝源且耦合至該測試板之該複數個該等導電跡線中之 一選定導電跡線，以將該電脈衝施加至該導電跡線以作為一測試脈衝；一取消脈衝傳輸線，其耦合至該脈衝源；以及一取消脈衝接點，其經由該取消脈衝傳輸線而耦合至該脈衝源且在與該變壓器相對的該選定導電跡線之一側上耦合至該選定導電跡線，以接收來自該脈衝源之一取消信號且將該取消信號耦合至該導電跡線以取消該測試脈衝之一部分。
  18. 如請求項17之設備，其中該取消脈衝傳輸線進一步包含：一電感器，其經選擇以匹配該測試脈衝傳輸線及該變壓器之電感；一電阻器，其經選擇以匹配該測試脈衝傳輸線及該變壓器之該電感；及一二極體，其用以將該導電跡線與該取消脈衝傳輸線解耦。
  19. 如請求項17之設備，其中該變壓器具有直接地連接至該測試板之該導電跡線的一次級繞組。
  20. 如請求項17之設備，其進一步包含電耦合至該測試板且具有複數個接觸墊之一第二板，其中該變壓器經由該第二板之接觸墊而耦合至該選定導電跡線。
TW105113654A 2015-06-17 2016-05-02 用於靜電測試之至微電子系統的定向脈衝注入技術 TWI719021B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/US15/36265 2015-06-17
PCT/US2015/036265 WO2016204749A1 (en) 2015-06-17 2015-06-17 Directional pulse injection into a microelectronic system for electrostatic test

Publications (2)

Publication Number Publication Date
TW201700982A TW201700982A (zh) 2017-01-01
TWI719021B true TWI719021B (zh) 2021-02-21

Family

ID=57546399

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105113654A TWI719021B (zh) 2015-06-17 2016-05-02 用於靜電測試之至微電子系統的定向脈衝注入技術

Country Status (4)

Country Link
US (1) US10082534B2 (zh)
CN (1) CN107667296B (zh)
TW (1) TWI719021B (zh)
WO (1) WO2016204749A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10082534B2 (en) * 2015-06-17 2018-09-25 Intel IP Corporation Directional pulse injection into a microelectronic system for electrostatic test
TWI676040B (zh) * 2018-08-08 2019-11-01 致茂電子股份有限公司 半導體積體電路測試系統及其半導體積體電路測試裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140333339A1 (en) * 2013-05-13 2014-11-13 Benjamin Orr Board, integrated circuit testing arrangement, and method for operating an integrated circuit

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3510690A (en) * 1967-07-17 1970-05-05 Tektronix Inc Transmission line coupled tunnel diode pulse generator
DE3343563A1 (de) * 1983-12-01 1985-06-13 Metallgesellschaft Ag, 6000 Frankfurt Verfahren zum erfassen von durchschlaegen bei einem elektrofilter
US5519327A (en) * 1994-06-10 1996-05-21 Vlsi Technology, Inc. Pulse circuit using a transmission line
US5804977A (en) * 1997-04-23 1998-09-08 Consiglio; Rosario J. Transmission line pulser discharge circuit
US6429674B1 (en) * 1999-04-28 2002-08-06 Jon E. Barth Pulse circuit
DE10339924B4 (de) * 2003-08-29 2011-05-05 Infineon Technologies Ag ESD-Testanordnung und Verfahren
GB0412717D0 (en) * 2004-06-08 2004-07-07 Sp Electric Ltd A method and a device for determining the location of a partial discharge (PD)
US7274545B2 (en) * 2005-05-17 2007-09-25 Texas Instruments Incorporated ESD clamp with “trailing pulse” suppression
US7545152B2 (en) * 2006-01-11 2009-06-09 Thermo Fisher Scientific, Inc. Transmission line pulse measurement system for measuring the response of a device under test
US7560948B2 (en) * 2006-01-11 2009-07-14 Thermo Keytek LLC Circuit for minimizing or eliminating pulse anomalies in human body model electrostatic discharge tests
US7312617B2 (en) * 2006-03-20 2007-12-25 Microprobe, Inc. Space transformers employing wire bonds for interconnections with fine pitch contacts
WO2008143897A1 (en) * 2007-05-14 2008-11-27 Evan Grund Transmission line pulse testing with reflection control
US7830040B2 (en) * 2007-05-15 2010-11-09 Sci-Eng Solutions, LLC Coiled transmission line pulse generators
CN201108819Y (zh) * 2007-09-26 2008-09-03 中国科学院大连化学物理研究所 精密高压脉冲静电式微胶囊制备仪
US8278936B2 (en) * 2007-11-23 2012-10-02 Evan Grund Test circuits and current pulse generator for simulating an electrostatic discharge
EP2245471A1 (en) * 2008-02-20 2010-11-03 Verigy (Singapore) Pte. Ltd. System, method and computer program for detecting an electrostatic discharge event
US8033012B2 (en) * 2008-03-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor test probe card space transformer
JP5654822B2 (ja) * 2010-09-30 2015-01-14 パナソニック株式会社 静電霧化装置
GB2488515B (en) * 2011-02-11 2015-05-20 Teraview Ltd A test system
US9405035B2 (en) * 2012-01-10 2016-08-02 Halliburton Energy Services, Inc. Enhanced transmitter and method for a nuclear magnetic resonance logging tool
US9829526B2 (en) * 2012-02-21 2017-11-28 Texas Instruments Incorporated Transmission line pulsing
CN102607720B (zh) * 2012-03-02 2014-07-16 北京航空航天大学 一种测量光程的方法和系统
US9250128B2 (en) * 2012-03-02 2016-02-02 Beihang University Method and apparatus for optical asynchronous sampling signal measurements
KR101888983B1 (ko) * 2012-06-08 2018-08-16 삼성전자주식회사 피시험 단말기에 대한 자동화 테스트 장치 및 방법
US9213048B2 (en) * 2012-08-02 2015-12-15 Texas Instruments Incorporated System and method for testing an electronic device
US9274155B2 (en) * 2012-09-25 2016-03-01 International Business Machines Corporation Cancellation of secondary reverse reflections in a very-fast transmission line pulse system
US9671448B2 (en) * 2012-12-28 2017-06-06 Illinois Tool Works Inc. In-tool ESD events monitoring method and apparatus
US9726707B1 (en) * 2013-06-12 2017-08-08 Jon E. Barth Controlled impedance charged device tester
CN103499749B (zh) * 2013-10-15 2015-11-25 中国电子科技集团公司第三十八研究所 一种静电检测装置
CN103580500A (zh) * 2013-11-06 2014-02-12 苏州泰思特电子科技有限公司 一种小功率高压发生装置
CN104201930B (zh) * 2014-08-26 2016-08-24 江苏科技大学 静电除尘用脉冲高压电源系统及高压脉冲电路设计方法
US9684029B2 (en) * 2014-10-06 2017-06-20 International Business Machines Corporation Transmission line pulse and very fast transmission line pulse reflection control
US10082534B2 (en) * 2015-06-17 2018-09-25 Intel IP Corporation Directional pulse injection into a microelectronic system for electrostatic test

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140333339A1 (en) * 2013-05-13 2014-11-13 Benjamin Orr Board, integrated circuit testing arrangement, and method for operating an integrated circuit

Also Published As

Publication number Publication date
US20170168110A1 (en) 2017-06-15
TW201700982A (zh) 2017-01-01
WO2016204749A1 (en) 2016-12-22
CN107667296B (zh) 2021-01-05
US10082534B2 (en) 2018-09-25
CN107667296A (zh) 2018-02-06

Similar Documents

Publication Publication Date Title
US11229109B2 (en) Three dimensional integrated circuit electrostatic discharge protection and prevention test interface
KR20160016840A (ko) 교정 장치
TWI420121B (zh) 經封裝積體電路以及用以測試裝置的方法及設備
TWI719021B (zh) 用於靜電測試之至微電子系統的定向脈衝注入技術
Thomson et al. Custom test chip for system-level ESD investigations
Reiman et al. Practical methodology for the extraction of SEED models
Tsukioka et al. Simulation techniques for EMC compliant design of automotive IC chips and modules
Di Sarro et al. Influence of package trace properties on CDM stress
Shinde et al. ESD to the display inducing currents measured using a substitution PC board
Alliance Electrostatic discharge (esd) in 3d-ic packages
Bèges et al. Practical transient system-level ESD modeling-environment contribution
Jack et al. Comparison of FICDM and wafer-level CDM test methods
zur Nieden et al. Predict the product specific CDM stress using measurement-based models of CDM discharge heads
Ostermann ESD induced EMS problems in digital IOs
Wu et al. Investigations on the EFT immunity of microcontrollers with different architectures
Vora et al. Analysis of system-level ESD-induced soft failures in a CMOS microcontroller
Ting et al. Integration of TLP analysis for ESD troubleshooting
Araga et al. A study on substrate noise coupling among TSVs in 3D chip stack
Thomson Investigation of system-level ESD induced soft failures
Kim et al. Signal integrity design and analysis of a multilayer test interposer for LPDDR4 memory test with silicone rubber-based sheet contact
Sonoda et al. In-place power noise and signal waveform measurements on LVDS channels in fan-out multiple IC chip packaging
Kim et al. Design and analysis of silicone rubber-based TERAPOSER for LPDDR4 memory test
Tsukioka et al. Interaction of RF DPI with ESD protection devices in EMS testing of IC chips
Jack et al. Comparison of wafer-level with package-level CDM stress facilitated by real-time probing
Orr et al. TLP IV characterization of a 40 nm CMOS IO protection concept in the powered state