DE10339924B4

DE10339924B4 - ESD-Testanordnung und Verfahren

Info

Publication number: DE10339924B4
Application number: DE10339924A
Authority: DE
Inventors: Martin Streibl; Wolfgang Stadler; Kai Esmark; Harald Gossner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2011-05-05
Anticipated expiration: 2023-08-30
Also published as: CN1867921A; US20070165344A1; CN100507925C; US7694247B2; DE10339924A1; WO2005024672A1

Abstract

Programmgesteuerte Anordnung zur Identifizierung von ESD- und/oder Latch-up Schwachstellen im Design oder im Konzept einer integrierten Schaltung,
mit einem Vorprozessor (10), der dazu ausgelegt ist, erste Daten (11) mit Informationen über die Beschreibung von Design und Layout der integrierten Schaltung, zweite Daten (12) mit Informationen über bereits ESD-charakterisierte Schaltungsteile der integrierten Schaltung und dritte Daten (13) mit Informationen über ESD-Teststandards zu verarbeiten und daraus Eingabedaten (15, 16), welche eine abstrahierte, datenreduzierte Netzliste beinhalten, zu erzeugen,
mit einer dem Vorprozessor (10) nachgeschalteten Simulatoreinrichtung (3), die einen ESD-Simulator (19, 20) aufweist, der dazu ausgelegt ist, anhand der Eingabedaten (15, 16) eine ESD-Simulation der integrierten Schaltung vorzunehmen und daraus Ausgabedaten (27) zu erzeugen, welche Informationen des Simulationsergebnisses beinhalten, wobei zur Steuerung des ESD-Simulationsablaufs ein mit dem Simulator (19, 20) verbundener Steuercontroller (17) vorgesehen ist,
mit einer der Simulatoreinrichtung (3) nachgeschalteten Analysiereinrichtung (30), die dazu ausgelegt ist, eine Auswertung der erzeugten...

Description

Die Erfindung betrifft eine Programm gesteuerte Anordnung und ein Verfahren zur Identifizierung von ESD- und Latch-up-Schwachstellen im Design oder im Konzept einer integrierten Schaltung.
In einem Halbleiterchip integrierte Halbleiterschaltungen enthalten so genannte ESD-Schutzschaltungen zum Schutz der Ein- oder Ausgänge (I/O-Ports) gegen elektrostatische Überspannungen und dadurch verursachter elektrostatischer Entladung (ESD = Electrostatic Discharge). ESD-Schutzelemente können zum Beispiel als Thyristoren, Bipolartransistoren, Dioden oder einer Mischung daraus ausgebildet sein. ESD-Schutzelemente sind in einer Vielzahl von Ausführungsformen allgemein bekannt, so dass auf deren Aufbau und Funktionsweise nachfolgend nicht näher eingegangen wird.
Diese ESD-Schutzschaltungen sind typischerweise zwischen eifern Eingangspad einer integrierten Schaltung und dem zu schützenden Eingangs- oder Ausgangsanschluss angeschlossen und sorgen dafür, dass bei einer Einkopplung eines parasitären Überspannungsimpulses, der im Extremfall zur Zerstörung der integrierten Schaltung führen könnte, das ESD-Schutzelement durchschaltet und der parasitäre Überspannungsimpuls somit abgeleitet wird.
Wesentlich ist dabei, den zu erwartenden ESD-Störimpuls möglichst genau zu kennen, um damit das Design und die Dimensionierung der entsprechenden ESD-Schutzstruktur möglichst gut darauf anzupassen. Für die Nachbildung einer Störsignaleinkopplung wird sehr häufig das sogenannte Human Body Model (HBM) angewendet, das etwa 100 ns dauernde parasitäre Spitzenströme von einigen Ampère simuliert. Das Ersatzschaltbild des HBM-Modells sieht einen Tiefpass bestehend aus einer Kapazität von etwa 100 pF und einen Widerstand von etwa 1,5 KΩ vor. Das HBM-Modell wird üblicherweise dann herangezogen, wenn der zu erwartende Störimpuls von einem Menschen herrührt. Alternativ wäre auch denkbar, dass der ESD-Impuls von metallischen Objekten herrührt. In diesem Falle wird das so genannte Machine Model (MM) herangezogen. Darüber hinaus existieren auch andere Modelle wie zum Beispiel das so genannte Charged Devise Model (CDM), bei dem davon ausgegangen wird, dass die integrierte Schaltung selbst aufgeladen wird und durch Entladung gegen Masse ein Störimpuls entsteht. Diese Modelle dienen der Nachbildung eines zu erwartenden parasitären Störimpulses und werden verwendet, die entsprechenden ESD-Schutzstrukturen auf den zu erwartenden Störimpuls auszulegen.
Mit der ständig weiter zunehmenden Komplexität von elektronischen Systemen und integrierten Schaltungen, zum Beispiel anwenderspezifischen integrierten Schaltungen (ASICs) oder ”Systems on Chips” (SOCs), kommt dem Test bzw. der Verifikation eben dieser Schaltungen bzw. Systeme eine immer größere Bedeutung zu. Bei dieser Verifizierung werden die relevanten Systemeigenschaften qualifiziert und quantifiziert.
Darüber hinaus steigt die Bedeutung des ESD-Schutzes bei integrierten Schaltungen mit den Anforderungen zu einer immer höheren Betriebsgeschwindigkeit, einer geringeren Betriebsspannung, einer höheren Packungsdichte der einzelnen Bauelemente sowie der besonderen Anforderung, immer günstigere Schaltungen bereitzustellen. Dies führt im Allgemeinen dazu, dass immer dünnere dielektrische Schichten, höhere Dotierungskonzentrationen mit abrupten Dotierungsübergängen und höheren elektrischen Feldern auftreten. Jeder dieser Faktoren führt zu einer gesteigerten Sensibilität der ESD-Effekte.
Hinzu kommt, dass die Systemeigenschaften hoch komplexer integrierter Schaltungen zunehmend durch die Interaktion der integrierten Hardware mit der Applikationssoftware, die zum Beispiel von einem Gerätehersteller bereitgestellt wird, bestimmt wird, so dass bei modernen Systemen die Hardware nicht mehr losgelöst von der Applikationssoftware bewertet werden kann. Da typischerweise der Großteil der Hardware bezogenen Systemeigenschaften bereits in einer sehr frühen Entwicklungsphase festgelegt wird, ist es entscheidend, dass im Zusammenspiel mit der Applikationssoftware die jeweils optimale Architektur bestimmt wird, die insbesondere hinsichtlich des ESD-Schutzes optimiert ist.
Trotz optimaler Auslegung der ESD-Schutzstrukturen auf die zu schützenden integrierte Schaltung kann im Allgemeinen eine Beseitigung einer ESD-Sensibilität nie ganz eliminiert werden. Die Ursache dafür liegt in der zunehmenden Komplexität der integrierten Schaltungen, bei denen sich auch benachbarte Schaltungsblöcke gegenseitig positiv oder auch negativ beeinflussen können. Diese Beeinflussung benachbarter Schaltungsteile wird umso gravierender, je kleiner die jeweiligen Schaltungsteile ausgebildet sind und je dichter die benachbarten Schaltungsteile zueinander angeordnet sind. Diese gegenseitige Beeinflussung einzelner Schaltungsteile der integrierten Schaltung rührt aus dem speziellen Design dieser integrierten Schaltung her. Informationen darüber, wie sich ein spezielles Design einer integrierten Schaltung auf den ESD-Schutz auswirkt, kann heute erst nach der Designphase, zum Beispiel anhand eines Prototyps der integrierten Schaltung, gewonnen werden. Im Ergebnis kann dies im Extremfall zu einem Re-Design der Schaltung führen. Problematisch daran ist allerdings, dass die Entwicklungszyklen für hochintegrierte Schaltkreise in modernen CMOS, BICMOS oder Bipolartechnologien immer kürzer werden. Neben dem Zeitverlust für ein erforderliches Re-Design ist diese Maßnahme auch kostenintensiv, da hier sehr die unterschiedlichen Maskensätze häufig an das neue Design angepasst werden müssen.
Derzeit wird ein ESD-Schutz jeweils für einzelne Bauelemente oder Schaltungsteile einer integrierten Schaltung bereitgestellt. Dabei kann durch geeignete Anpassung der Design-Rules und Dimensionierungen ein optimaler Schutz für eben diese Bauelemente gewonnen werden. Problematisch ist allerdings, dass hier eine gegenseitige Beeinflussung benachbarter Schaltungsblöcke nicht berücksichtigt wird. Benachbarte Schaltungsblöcke können sich hinsichtlich der eingekoppelten ESD-Impulse positiv oder auch negativ beeinflussen. Im Falle einer positiven Beeinflussung bedeutet dies, dass zum Beispiel der ESD-Schutz für ein Schaltungsteil überdimensioniert ist oder gar nicht erforderlich ist. Im Falle einer negativen Beeinflussung kann es allerdings dazu kommen, dass ein ESD-Schutz für einen Schaltungsteil, der für dieses Schaltungsteil typischerweise ausreicht, auf Grund einer negativen Beeinflussung benachbarter Schaltungsteile nun nicht mehr ausreichend ist, was im Extremfall dazu führen könnte, dass die integrierte Schaltung bei Einkopplung eines parasitären Überspannungsimpulses beschädigt oder zerstört wird.
Seit einiger Zeit werden daher große Anstrengungen unternommen, auch das Design für die Bewertung einer ESD-Festigkeit einer integrierten Schaltung mit der Komplexität eines typischen Digital- oder Mixed-Signal-ICs zu ermöglichen. Dabei wird eine integrierte Schaltung bereits in der Designphase mittels eines virtuellen ESD-Tests auf seine ESD-Funktionalität und damit auf seine ESD-Schutzwirkung hin untersucht.
Die besondere Schwierigkeit liegt hier insbesondere in der Komplexität der physikalischen Mechanismen sowie der Notwendigkeit, die integrierte Schaltung in ihrer Gesamtheit zu simulieren, da nur so kritische ESD-Strompfade gefunden werden können. Problematisch daran ist, dass mit den heute vorhandenen Methoden ein so hoher Parametrisierungs- und Extraktionsaufwand verbunden ist, dass eine Simulation des ESD-Schutzes eines gesamten Halbleiterchips kaum produktiv für die Verifikation der integrierten Schaltung in der Pre-Chip Phase eingesetzt werden konnte. Eine kommerzielle Lösung für diese Simulationsaufgabe ist derzeit nicht verfügbar.
1 zeigt den Aufbau eines bekannten ESD-Simulationssystems zur ESD-Verifikation einer integrierten Schaltung, wie es aus der US 6 493 850 B2 bekannt ist. Die 1 ergibt sich dabei aus der Verknüpfung der 1 und 2 der US 6 493 850 B2.
Das dort beschriebene ESD-Simulationssystem 100 weist einen Pre-Prozessor 110 auf, der ausgangsseitig Simulationsdaten 120 erzeugt, die einem Simulator 130 zugeführt werden. Dem Simulator 130 nachgeschaltet ist ein Post-Prozessor 140 sowie ein diesem nachgeschalteter Ausgangsdatengenerator 150. Das Herzstück des ESD-Simulationssystems in der US 6 493 850 B2 ist der Pre-Prozessor 110, der der Gewinnung der Simulationsdaten dient. Der Pre-Prozessor 110 weist vier Informationsgeneratoren 210, 220, 230, 240 auf. Der erste Informationsgenerator 210 erzeugt aus den Layout-Daten 212 (Layout File) und den Daten für die einzelnen Verdrahtungen der verschiedenen Bauelemente 213 (Schematic File) eine Netzliste 211. Der zweite Informationsgenerator 220 erzeugt ein Bauelementenmodell 221. Der dritte Informationsgenerator 230 erzeugt Daten 231 für einen so genannten Safe-Operating-Zustand (Safe Operating File) für die gesamte integrierte Schaltung. Im vierten Informationsgenerator 240 werden die Simulationsbedingungen 241 bereitgestellt. Die Daten 211, 221, 231, 241 werden zusammen in einem Übersetzer 250 eingekoppelt, der daraus die Simulationseingangsdaten 120 für den Simulator 130 erzeugt.
Zur quantitativen Identifizierung der ESD-Sensibilitäten und Latch-up-Effekte in einem Design einer integrierten Schaltung werden noch vor der Herstellung der integrierten Schaltung die Daten 211, 221, 231, 241 kombiniert und ein simuliertes, quantifiziertes ESD-Ereignis auf das Design der integrierten Schaltung angewendet. Die sich daraus ergebenden ESD-Sensivitäten auf die Designelemente werden beobachtet und quantitativ analysiert. Kritische Beanspruchungswerte im Design werden bewertet und Ausfälle von ESD-Schutzelementen werden aufgezeichnet. Nach dem Durchlaufen der gesamten Simulation wird schließlich eine Liste derjenigen ESD-Schutzelemente und Orte, die ordnungsgemäß funktionieren bzw. die ausgefallen sind, ausgegeben. Diese Informationen können zur Optimierung des Designs hinsichtlich eines verbesserten ESD-Schutzes verwendet werden.
Zur Bewertung der ESD-Festigkeit eines Designs ist in der US 6 493 850 B2 allerdings ein sehr hoher Extraktions- und Modellierungsaufwand auf Grund der Anforderung einer sehr hohen und genauen Nachbildung des physikalischen Modells der integrierten Schaltung erforderlich. Der hohe Extraktionsaufwand ergibt sich insbesondere daraus, dass hier die Simulation auf Layout-Ebene der integrierten Schaltung vorgenommen wird. Für die Simulation ist damit eine exorbitant hohe Rechenleistung und damit eine sehr lange Rechenzeit erforderlich, die die Vorentwicklungsphase der integrierten Schal tung insgesamt verlängert.
Die Simulation der ESD-Sensibilitäten ist darüber hinaus stark von der genauen Kenntnis eines physikalischen Modells der integrierten Schaltung abhängig. Dies liegt allerdings nicht immer vor, so dass die Verlässlichkeit der Simulation hier nicht besonders hoch ist.
Ein weiterer Nachteil besteht darin, dass Variationen der Technologieparameter und der Designumgebung bei der Simulation der ESD-Sensitivität hier nicht berücksichtig werden.
Die ESD-Verifikation wird in der US 6 493 850 B2 erst an einem vollständigen Layout der integrierten Schaltung vorgenommen werden. Eine Verifikation vor der Layout-Phase, zum Beispiel während oder unmittelbar nach der Design-Phase oder Produktdefinitions-Phase, ist hier nicht möglich, so dass die ESD-Testdaten erst relativ spät vorliegen, wodurch die Entwicklungszeit der integrierten Schaltung relativ lang dauert.
Die US 2003/0 147 187 A1 beschreibt ebenfalls ein Verfahren zum automatisieren Design elektrostatischer Schutzschaltungen basierend auf einem hierarischen System parametrisierter Zellen.
In dem Artikel von LEE, J., et al.: Chip-level simulation for CDM failures in multi-power ICs, EOS/ESD Symposium Proceedings, Seiten 456–464, ist ein Verfahren zur Simulation integrierter Schaltungen auf Chipebene basierend auf dem so genannten Charged-Device Modell (CDM) beschrieben. Hier wird die integrierte Schaltung in eine Vielzahl von so genannten Macros unterteilt, wobei alle diese Macros insgesamt jeweils die vollständige Chipstruktur beinhalten. Die ESD-Simulation wird aber stets einzeln anhand der einzelnen Macros durchgeführt, was für die Simulation dieser einzelnen Macros und damit für die gesamte integrierte Schaltung einen geringeren Rechenaufwand mit sich bringt. Innerhalb der so genannten Macros sind dabei funktionsähnliche oder identische Schaltungselemente miteinander kombiniert, so dass auch deshalb eine einfachere Simulation dieser Elemente möglich ist.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Anordnung und ein Verfahren zur quantitativen Simulierung eines ESD-Ereignisses für eine integrierte Schaltung in oder unmittelbar nach der Designphase bereitzustellen. Insbesondere sollten die Anordnung und das Verfahren flexibel genug sein, um die verschiedensten integrierten Schaltungen und ein erweitertes Spektrum von Design, Prozess und Technologie variationen abzudecken. Eine weitere Aufgabe besteht darin, die Entwicklungszyklen und insbesondere die Designzyklen bei neu entwickelten integrierten Schaltungen zu verringern.
Die US 6 591 233 B1 beschreibt eine Vorrichtung und ein Verfahren zur Simulation, bei der ein zu simulierender integrierter Schaltkreis durch eine originale Netzliste beschrieben wird. Hier wird eine Feedback-Schleife bereitgestellt, mittels der Prozess- und/oder Technologieparameter variiert werden können, bis ein vorgegebenes ESD-Target erreicht wird. Ferner wird hier eine transiente Simulation anhand von hochkomplexen und damit sowohl speicher- als auch rechenaufwendigen ESD-Modellen vorgenommen.
Erfindungsgemäß wird zumindest eine dieser Aufgaben durch ein System mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren mit den Merkmalen des Patentanspruchs 15 gelöst.
Der Grundgedanke der vorliegenden Erfindung besteht darin, bereits in eine sehr frühen Design- und Konzeptphase Schwachstellen im ESD-Konzept einer integrierten Schaltung sehr hoher Komplexität aufzufinden und gezielt zu korrigieren. Zu diesem Zweck wird erfindungsgemäß ein (Computer-)System sowie eine Simulationsmethode bereitgestellt, mit denen die ESD-Charakteristik eines zu entwickelnden Halbleiterchips mit darauf implementierter integrierter Schaltung bereits in einem sehr frühen Entwicklungsstadium ermittelt und analysiert werden kann, indem auf einem virtuellen ESD-Modell der integrierten Schaltung Software-Applikationen angewendet werden.
Die rechtzeitige Erkennung einer ESD-Schwachstelle, die aus dem Design einer integrierten Schaltung herrührt, durch eine virtuelle ESD-Verifikation während der Designphase, führt dazu, dass integrierte Schaltungen mit optimalem ESD-Schutz bereitgestellt werden können, die insbesondere sehr schnell entwickelt und verifiziert und somit kostengünstiger herstellbar sind.
Das erfindungsgemäße Verfahren bzw. die erfindungsgemäße Anordnung unterscheidet sich vom Gegenstand der US 6 493 850 B2 im Wesentlichen wie folgt aus:

1. Erfindungsgemäß wird eine effiziente, stark abstrahierte Netzliste für die ESD-Simulation erstellt. Die erfindungsgemäße Netzliste enthält nicht die für die Abbildung einer integrierten Schaltung erforderlichen vollständigen Daten. Die Eingabedaten bzw. die Daten der Netzliste sind vielmehr noch nicht entgültig festgelegt und können in Abhängigkeit von der weiteren Simulation noch abgeändert werden. Auch ist der Datenumfang hier deutlich reduziert, da die Eingabedaten in sehr abstrakter Form vorliegen. Diese erfindungsgemäß reduzierte Netzliste bildet den Kern des erfindungsgemäßen Verfahrens und Systems. Die Netzliste sollte aber zumindest Daten der folgenden Schlüsselelemente einer integrierten Schaltung aufweisen:
– Metallische Verbindungen im Gehäuse der integrierten Schaltung (Package Routing, Bond-Out, etc.);
– Buswiderstände;
– ESD-Schutzelemente inklusive deren Verhalten im ESD-Betrieb;
– Schaltungselemente, die signifikante ESD-Strompfade zur Gesamtstromverteilung beitragen;
– kritische parasitäre Bauelemente, die zusätzliche Randbedingungen für maximal zulässige Spannungsdifferenzen oder Stromverteilungen definieren.
2. Die Verfügbarkeit der für die Simulation erforderlichen ESD-Daten zur ESD-Simulation, insbesondere der Daten für die ESD-Netzliste, fließen bereits in der Frühphase des Designs ein. Dadurch können rechtzeitig notwendige ESD-Schutzmaßnahmen bereits in der Designphase bereitgestellt werden. Das endgültige Layout bzw. auch die endgültige Verdrahtung der einzelnen Bauelemente müssen zu diesem Zeitpunkt noch nicht vollständig vorhanden sein. Es reicht daher auch aus, wenn diese noch unvollständig und in Teilstücken vorliegen.
3. Es liegt ein hierarchischer Simulationsansatz vor, um bereits ESD-simulierte oder ESD-getestete Blöcke der integrierten Schaltung durch ein vereinfachtes, abstrahiertes ESD-Modell bei der Simulation des Gesamtsystems ersetzen zu können. Das bedeutet gleichzeitig, dass die Daten derjenigen Schaltungsteile bzw. Schaltungsblöcke, die bereits hinsichtlich des ESD-Schutzes simuliert wurden, für ähnliche Schaltungsblöcke, Schaltungsteile oder Schaltungselemente (Zellen) wieder verwendet werden, so dass dort auf eine zusätzliche Simulation verzichtet werden kann. Auf diese Weise wird eine unnötige, sich ständig wiederholende Bewertung derselben Zellen einer integrierten Schaltung vermieden, wodurch die Stabilität und Geschwindigkeit der Simulation der gesamten integrierten Schaltung erhöht wird.
4. Erfindungsgemäß erfolgt eine simulatorische Beschreibung des ESD-Verhaltens von Schaltungselementen, ESD Schutzelementen und parasitären Elementen. Dabei werden insbesondere die folgenden physikalischen Eigenschaften mit möglichst geringem simulatorischen Aufwand und möglichst gutem Konvergenzverhalten abgebildet:
– die Charakterisierung des Durchbruchs- und Hochstromverhaltens der genannten Elemente;
– die Beschreibung eines eventuell auftretenden Snapback-Verhaltens, wie es bei Thyristoren und Bipolartransistoren auftritt;
– die Charakterisierung der Abhängigkeit des Snapback-Verhaltens und des Durchbruchverhaltens von transienten Effekten, das heißt bei schnellen Spannungs- und Stromtransienten, wie sie für viele ESD-Ereignisse typisch sind;
– Ausfallkriterien für Strom bzw. Spannungsabfall.
5. Erfindungsgemäß findet in der Simulation auch eine Berücksichtigung von Ungenauigkeiten, Streuungen und/oder technologiebedingten Schwankungen in den ESD-kritischen Bauelementparametern statt. Ferner wird auch eine zuverlässige Identifikation von so genannten Worst-Case Konstellationen vorgenommen. Bei dieser Worst-Case Betrachtung werden möglichst alle Bedingungen, Einflüsse und Veränderungen miteinbezogen, so dass hier eine Unabhängigkeit insbesondere im Falle einer Veränderung der äußeren Parameter, wie zum Beispiel der Temperatur, Technologieparameter oder Prozessparameter, stattfindet. Das erfindungsgemäße Verfahren ist damit auch für eine solche Worst-Case-Betrachtung hinsichtlich der ESD-Charakteristik verifiziert.
6. Der besondere Vorteil besteht ferner darin, dass für die Modellierung der ESD-Elemente und der integrierten Schaltung ein sehr viel reduzierter Aufwand betrieben werden muss, als dies bei bekannten Verfahren und Systemen der Fall ist. Bisherige Kompaktsimulationsansätze haben unter anderem bisher nicht zu produktiven Simulationslösungen geführt, da aufgrund des hohen Extraktions- und Charakterisierungsaufwands für die komplexen ESD-Kompaktmodelle die entsprechende Simulationsvorrichtung nicht rechtzeitig und auch nicht mit vertretbaren Ressourcen bereitgestellt werden konnten. Das erfindungsgemäße Simulationssystem, welches mit stark vereinfachten Modellen, jedoch mit ausreichender Sicherheit arbeitet, weist diese Nachteile nicht auf. Der Grund hierfür liegt darin, dass das erfindungsgemäße Simulationssystem im Unterschied zu den bisherigen Losungen eine permutatorischen Analyse der ESD-Charakteristik vornimmt. Dieser permutatorischer Ansatz beruht auf einem von der Monte Carlo-Methode abgeleiteten Verfahren. In mathematischer Hinsicht wird hier eine gezielte Permutation der ESD-Modi von Schaltungselementen oder Schaltungsblöcken vorgenommen, um zuverlässig den Worst-Case Zustand zu extrahieren. Um den Aufwand weiter zu reduzieren, werden nicht alle möglichen Permutationen, sondern nur die vom Vorprozessor als kritisch eingestuften Permutationen durchsimuliert. Der Vorteil liegt hier insbesondere darin, dass nicht das tatsächliche Verhalten mit komplexen, physikalisch exakten Modellen und Detail- beziehungsweise wirklichkeitsgetreuen Netzliste nachgebildet werden muss. Vielmehr reicht es aus, dass zuverlässig die kritischste aller denkbaren Konstellationen gefunden wird. Dies geschieht zum Beispiel durch Ausprobieren der entsprechend relevanten Permutationen und anschließendes Herausfiltern des Worst-Case Falles. Dies ermöglicht eine starke Vereinfachung und Beschleunigung der gesamten ESD-Simulation gegenüber bekannten Verfahren und Anordnungen, wie sie aus der eingangs beschriebenen US 6 493 850 B2 bekannt sind.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung.
Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigt dabei:
1 den Aufbau eines bekannten ESD-Simulationssystems zur ESD-Verifikation einer integrierten Schaltung nach der Designphase, wie es aus der US 6 493 850 B2 bekannt ist;
2 den Aufbau eines erfindungsgemäßen ESD-Simulationssystems zur Darstellung des erfindungsgemäßen ESD-Simulation zur Verifikation einer integrierten Schaltung bereits in der Designphase;
3 eine schematische Darstellung, anhand der die Produktbeschreibung einer integrierten Schaltung auf hoher Abstraktionsebene zur Analyse des ESD-Simulationskonzepts beschrieben wird;
4 eine schematisierte Strom-Spannungs-Kennlinie für ein für ein ESD-Ereignis typisches Snapback-Verhalten, anhand der die erfindungsgemäße Simulationsstrategie erläutert wird;
5 eine vereinfachte ESD-Schaltung zur Darstellung des permutatorischen ESD-Simulationsverfahrens;
6 eine ESD-Schaltung zur Darstellung des so genannten Pre-Run-Selektionsverfahrens.
In den 2–6 sind gleiche bzw. funktionsgleiche Elemente, Merkmale und Signale – sofern nichts anderes angegeben ist – mit gleichen Bezugszeichen versehen worden.
2 zeigt den Aufbau eines erfindungsgemäßen ESD-Simulationssystems zur Darstellung des erfindungsgemäßen ESD-Simulation zur Verifikation einer integrierten Schaltung bereits in der Pre-Chip-Phase bzw. in der Designphase.
In 2 ist mit Bezugszeichen 1 das erfindungsgemäße ESD-Simulationssystem bezeichnet. Das erfindungsgemäße ESD-Simulationssystem 1 lässt sich abstrakt in drei Teile 2, 3, 4 gliedern:

a) ein Dokumentationssystem 2 für das ESD-Konzept;
b) ein ESD-Testsimulator 3;
c) ein Analysesystem 4.

Dabei ist das Analysesystem 4 dem ESD-Testsimulator 3 nachgeschaltet, welches wiederum dem Dokumentationssystem 2 nachgeschaltet ist. Zusätzlich kann dem Analysesystem 4 auch einen Ausgangsgenerator 5 zur Ausgabe der durch das Simulationssystem 1 ermittelten Simulationsdaten enthalten.
Nachfolgend sei der detaillierte Aufbau und die genaue Funktionsweise des ESD-Simulationssystems 1 aus 2 genau beschrieben. Dabei sind mit rechteckigen Blöcken die Hardware-Komponenten des Simulationssystems 1 bezeichnet, wohingegen mit runden Blöcken die entsprechenden Daten, zum Beispiel Eingabedaten, Ausgabedaten, Simulationsdaten, etc., bezeichnet sind.
Das Dokumentationssystem 2 enthält einen Pre-Prozessor 10. Dem Pre-Prozessor 10 werden Daten 11–13 zugeführt. Die Daten 11 enthalten die Daten der Chipbeschreibung der zu entwickelnden integrierten Schaltung. Die Daten 11 enthalten somit eine Beschreibung von Design und Produkt, zum Beispiel Daten über Padring, Gehäuse (Package), Bond-out-Chip, der einzelnen Zellen der integrierten Schaltung und deren Verbindungen, der I/O-Ports, etc. Diese Daten 11 liegen auf sehr hohem Abstraktionsniveau vor. Die Daten 11 beinhalten also Konzept-Daten für die integrierte Schaltung, also eine schematische oder schematisierte Beschreibung der integrierten Schaltung, die zum Beispiel für den Anmelder verständlich ist. Im Unterschied dazu sind die vollständigen Daten für eine vollständige Netzliste einer integrierten Schaltung außerordentlich komplex und für den Anwender nicht mehr verständlich und handhabbar. Die Daten 12 der ESD-Datenbank enthalten bereits ESD-verifizierte und ESD-charakterisierte Schaltungselemente oder Schaltungsteile einer integrierten Schaltung. Die Daten 12 sind in einer ESD-Datenbank (Building Block Data Base) abgelegt. Die Daten 12 enthalten somit so genannte Safe-Operating Zustände, also elektrische Parameter, innerhalb der die integrierte Schaltung funktionsfähig ist. Die Daten 13 enthalten Daten der verschiedenen ESD-Teststandard, zum Beispiel ob nun ein HBM-Modell, ein MM-Modell und/oder ein CDM-Modell herangezogen werden soll.
Die Daten 11–13 werden zusammen in den Pre-Prozessor 10 eingekoppelt und dort verarbeitet. Der Pre-Prozessor 10 erzeugt aus den Daten 11–13 Eingabedaten 15, 16 für die Simulation in dem ESD-Simulator 4. Die Eingabedaten 15 entsprechen etwa den Daten einer Netzliste für die integrierte Schaltung. Allerdings sind diese Daten 15 noch nicht festgelegt, sondern können in Abhängigkeit von der weiteren Simulation noch abgeändert werden. Auch in deren Datenumfang hier deutlich geringer, da insbesondere die Eingabedaten 11 in sehr abstrakter Form vorliegen. Der Pre-Prozessor 10 erzeugt ferner Eingabedaten 16, die einen ESD-Beanspruchungssplan enthalten. Unter einem ESD-Beanspruchungsplan ist eine Liste von ESD-Einzelereignissen zu verstehen, die durch den Simulator abgearbeitet werden. Die Daten der Netzliste 15 sowie die Daten des ESD-Beanspruchungsplans 16 werden in den ESD-Simulator 3 eingekoppelt.
Zusätzlich leitet der Pre-Prozessor 10 auf der Basis der Produktbeschreibung zusätzliche Analysekriterien für die gesamte integrierte Schaltung ab und verarbeitet diese mit den Daten aus der Datenbank. Diese bereits vorhandenen Analysedaten werden vorteilhafterweise nicht in den nachgeschalteten ESD-Testsimulator 3 eingekoppelt, da hier bereits die vollständigen Analysedaten – zum Beispiel aus früheren Simulationsdurchläufen – vorliegen. Vielmehr werden diese Analysedaten über den Pfad 14 direkt in das Analysesystem 4 eingekoppelt. Auf diese Weise können bereits existierende Simulationsergebnisse für die weitere Analyse verwendet werden, ohne dass eine nochmalige, zeitaufwändige ESD-Simulation gestartet werden müsste.
Der ESD-Simulator 3 weist einen Simulationspfad 18 auf, in dem ein Pre-Simulator 19 (Vorsimulator) sowie ein Post-Simulator 20 (Nachsimulator) angeordnet ist. Die Simulationsdaten 15 und ESD-Stressdaten 16 werden hier verknüpft, um die Eingangsdaten 21 für den Simulationspfad 18 bereitzustellen. Diese Eingangsdaten 21 werden zunächst in den Pre-Simulator 19 eingekoppelt. Der Pre-Simußlator 19 erzeugt daraus Eingangsdaten 22, die wiederum die Eingangsdaten für den Post-Simulator 20 bilden.
Die im Pre-Simulator 19 aus den Eingangsdaten 21 gewonnenen Informationen werden zudem in einen Permutationspfad 23 des ESD-Simulators 3 eingekoppelt, wobei nur die Daten 24 der zu permutierenden Schaltungselemente oder Schaltungsteile ausgewählt werden. Die Daten 24 der zu permutierenden Schaltungselemente oder Schaltungsteile werden in den Permutationskontroller 25 eingekoppelt. Eine solche vereinfachte Permutation kann beispielsweise vorsehen, dass nur solche Schaltungselemente oder Schaltungsteile betrachtet werden, die zum Beispiel ESD-kritisch sind. ESD-kritische Schaltungselemente oder Schaltungsteile können solche sein, die beispielsweise ein Snapback-Verhalten aufweisen. Im Post-Simulator 20 werden daher gesteuert über den Permutationskontroller 25 lediglich diejenigen Schaltungsteile oder Schaltungsblöcke hinsichtlich ihrer ESD-Festigkeit in den verschiedenen ESD-Schaltungsmodi, zum Beispiel Durchbruch oder Snapback, simuliert, die kritisch für das Auffinden der Worst-Case Konstellationen sind.
Auf diese Weise ergibt sich ein zweigeteilter Simulationsdurchlauf, wobei im ersten Simulationslauf (Pre-Simulator 19) zum Beispiel festgelegt wird, welche Schaltungsteile oder Schaltungsblöcke überhaupt ESD-kritisch sein können, und im zweiten Simulationslauf (Post-Simulator 20) nur eben diese kritischen Schaltungsteile oder Schaltungsblöcke hinsichtlich ihrer ESD-Charakteristik untersucht werden. Dies wird nachfolgend auch permutatorischer Ansatz bezeichnet.
Der ESD-Simulator 3 weist ferner einen Steuerkontroller 17 (Stressplan-Controller) zur Steuerung der ESD-Simulation auf. Der Steuerkontroller 17 steuert den Ablauf des ESD-Simulators 3, insbesondere des Pre-Simulators 19, des Post-Simulators 20, des Permutationskontrollers 25 sowie Ergebniskollektor 26.
Der Steuerkontroller 17 startet ferner zusammen mit dem Pre-Prozessor 10 eine Voranalyse der Simulationsdaten 15 bzw. der ESD-Netzliste. Dabei werden die jeweiligen Schaltungselemente oder Schaltungsteile einer integrierten Schaltung, die für eine gegebene ESD-Belastung kritisch sein können, erkannt und daraus einerseits eine reduzierte, optimierte Netzliste für die weitere Analyse eines jeweiligen Einzelstressereignisses erstellt. Gleichzeitig werden daraus Permutationsbedingungen für den Permutationskontroller 25 abgeleitet, nach denen die bestehenden Modelle dieser als relevant erkannten Schaltungselemente oder Schaltungsteile systematisch in ihre verschiedenen ESD-Modi geschaltet werden. Dieser Permutationsablauf wird in Form von Permutationsdaten 24 dokumentiert und von einem Permutationskontroller 25 gesteuert. Der Post-Simulator 20 prozessiert dann das ESD-Ergebnis für die verschiedenen Modelleinstellungen.
In einem nachgeschalteten Datenkollektor 26 werden die aus den zwei Simulationsdurchläufen gewonnenen Simulationsergebnisse gesammelt, ggf. noch weiter verarbeitet oder aufbereitet und als Ausgabedaten 27 bereitgestellt.
Der Steuerkontroller 17 steuert somit die gesamte Simulation eines einzelnen ESD-Ereignisses. Der besondere Vorteil des erfindungsgemäßen Verfahrens besteht nun darin, dass hier neben einem einzelnen ESD-Ereignis auch alle übrigen, theoretisch möglichen ESD-Ereignisse gleichfalls abgehandelt und ausgewertet werden können. Es lassen sich damit gleichermaßen sogenannte Worst-Case-Szenarien simulieren und analysieren, bei denen unter Berücksichtigung aller denkbaren, ESD-kritischen Bedingungen eine ESD-Simulation durchgeführt wird. Dabei muss allerdings nicht für jedes dieser Ereignisse der vollständige Simulationsdurchlauf abgearbeitet werden. Vielmehr können bei der Simulation eines neuen ESD-Ereignisses vorteilhafterweise auch Erkenntnisse von bereits früher simulierten ESD-Ereignissen mit einfließen, wodurch vorteilhafterweise der Aufwand für die gesamte Simulation auf ein Mindestmaß reduziert werden kann.
Der Steuerkontroller 17 weist weiterhin den besonderen Vorteil auf, dass die Simulation auch jederzeit unterbrochen werden kann. Dies ist insbesondere dann sinnvoll, wenn der Steuerkontroller 17 bei einer gerade anlaufenden oder bereits laufenden Simulation erkennt, dass ein auf ein ESD-Ereignis zurückzuführender Ausfall eines Schaltungselementes oder Schaltungsteils aufgetreten ist. In diesem Fall kann vorteilhafterweise die Simulation sofort nach erstmaligem Auftreten eines Ausfalls unterbrochen werden und die dabei gewonnenen Erkenntnisse über die Ausfallart und den Ort des ausgefallenen Schaltungselements oder Schaltungsteils gesammelt werden. Diese Daten 28 können dann herangezogen werden, um die entsprechenden Daten 11, 12 geeignet anzupassen. Im Unterschied zu der eingangs genannten US 6 493 850 B2 muss die Simulation nicht erst bis zum Ende durchgeführt werden, was insbesondere bei sehr komplexen integrierten Schaltung sehr lange dauern würde. Auf diese Weise kann der Simulationsaufwand und die Simulationszeit erheblich reduziert werden.
Dem ESD-Simulator 3 ist ferner ein ESD-Analysesystem 4 nachgeschaltet. Das ESD-Analysesystem 4 weist eine Analysiereinrichtung 30 auf. Die Analysiereinrichtung 30 weist typischerweise einen Post-Prozessor 30 auf. Der Analysiereinrichtung 30 werden eingangsseitig die Ausgabedaten 27 zugeführt. Ferner werden dem Postprozessor 30 auch Daten 31 über den Pfad 14 zugeführt. Die Daten 31 enthalten – wie bereits oben erwähnt – Daten für globale Ausfallkriterien. Neben den lokalen Ausfallkriterien (Daten 27) für einzelne Schaltungselemente oder Schaltungsteile, die wie vorstehend beschrieben in dem ESD-Simulator 3 behandelt werden, besteht hier vorteilhafterweise die Möglichkeit, auch globale Ausfallmechanismen für den ESD-Test mit einzubeziehen. Solche globale Ausfallmechanismen können zum Beispiel vorsehen, inwieweit sich beispielsweise benachbarte Schaltungsteile oder Schaltungsblöcke hinsichtlich ihrer ESD-Charakteristik gegenseitig positiv oder auch negativ beeinflussen. Diese Ausfalldaten 31 werden zusammen mit den lokalen Daten 27 in die Analysiereinrichtung 30 eingekoppelt, welche dann eine Simulationsanalyse dieser Daten 27, 31 vornimmt. Die Analysiereinrichtung 30 bewertet diese Daten 27, 31 hinsichtlich ihrer physikalischen Validität und Aussagekraft. Simulationsläufe mit physikalisch relevanten ESD-Ausfallkriterien werden markiert. Die Daten sämtlicher ESD-Stressabläufe und der dazu gehörigen Permutationen werden nach vom Benutzer gewählten Filtermethoden behandelt und in einer entsprechenden Datenstruktur 33 ausgegeben.
Die Analysiereinrichtung 30 setzt also auf die in dem ESD-Simulator 3 erzeugten lokalen Ausfalldaten 27 auf und führt zusammen mit den direkt vom Pre-Prozessor 10 gelieferten globalen Analysekriterien 31 weitere Analysen der ESD-Charakteristik der integrierten Schaltung oder einzelner Schaltungsteile durch. Ausgehend davon können zusätzlich oder alternativ ferner Design-Empfehlungen 32 abgeleitet, die über den Pfad 34 als Verbesserungsmaßnahmen in die Produkt-ESD-Konzeptbeschreibung eingebracht werden und dem gesamten Designzyklus schließen. Insbesondere können diese Design-Empfehlungen 32 zur Optimierung der Daten 11, 12 und damit der Eingabedaten 15, 16 herangezogen.
Zusätzlich oder alternativ werden die im Post-Prozessor 30 gewonnenen Erkenntnisse und Daten 33 auch einem Ausgabegenerator 35 zugeführt, der diese Daten 33 ausgibt.
Pre-Prozessor 10 und Post-Prozessor 30 arbeiten direkt miteinander zusammen, so dass vorteilhafterweise auch ohne nochmalige Simulation verschiedene Analyseaufgaben durchgeführt werden können. Hier spart man sich die Simulation im ESD-Simulator 3, wodurch ein erheblicher Simulationsaufwand eingespart werden kann.
3 zeigt eine schematische Darstellung, anhand der die Produktbeschreibung einer integrierten Schaltung auf hoher Abstraktionsebene zur Analyse des ESD-Simulationskonzepts beschrieben wird.
Mit Bezugszeichen 40 ist hier das Layout einer integrierten Schaltung bezeichnet. Das Layout 40 weist an seiner Peripherie Ausgangsanschlüsse 41 (I/O-Ports) auf. Diese Ausgangsanschlüsse 41 bilden dabei beispielsweise die Bondpads der integrierten Schaltung. Mit Bezugszeichen 42 ist die integrierte Schaltung bezeichnet. Die integrierte Schaltung 42 weist an ihrer Peripherie Eingabe/Ausgabezellen 43 (I/O-Zellen) auf. Über die Eingabe/Ausgabezellen 43 ist die integrierte Schaltung 42 über Bonddrähte 44 mit den Ausgangsanschlüssen 41 verbindbar. Ferner weist das Bauelement 40 an seiner Peripherie Leiterbahnen 45 auf, die zum Beispiel mit einem vorgegebenen Potenzial, beispielsweise einem Bezugspotenzial oder einem Versorgungspotenzial, beaufschlagbar sind.
Die integrierte Schaltung 42 enthält im vorliegenden Ausführungsbeispiel zwei Schaltungsblöcke 46, 47. Die Schaltungsblöcke 46, 47 sind über Verbindungsleitungen 48 mit den Eingabe/Ausgabezellen 43 verbunden. Über weitere Verbindungsleitungen 49 können die Schaltungsblöcke 46, 47 auch untereinander verbunden sein. Die Schaltungsblöcke 46, 47 können als einzelne Schaltungselemente, Gruppen von einzelnen Schaltungselementen, ganze Funktionseinheiten oder dergleichen ausgebildet sein. Typischerweise sind diese Schaltungsblöcke als Bibliothekszellen (Building Blocks) ausgebildet, so dass deren einzelne Elemente, Verdrahtungen und Charakteristik durch die Software der jeweiligen Bibliothekszelle beschrieben sind.
Mit herkömmlichen ESD-Simulationssystemen und Verfahren können lediglich die einzelnen Schaltungsblöcke 46, 47 auf ihre ESD-Festigkeit hin untersucht und simuliert werden. Der besondere Vorteil des erfindungsgemäßen ESD-Simulationssystems bzw. des erfindungsgemäßen ESD-Verfahrens besteht nun darin, dass bei der ESD-Simulation und Analyse nun auch der Einfluss dieser verschiedenen Schaltungsblöcke 46, 47 untereinander miteinbezogen werden kann. Dies war mit herkömmlichen Simulationsverfahren und ESD-Simulationssystemen bislang nicht möglich.
Zusätzlich oder alternativ wird nun auch miteinbezogen, an welcher Stelle dieses Schaltungselement bzw. Schaltungsteil 46, 47 innerhalb des jeweiligen Layouts 40 bzw. der integrierten Schaltung 42 angeordnet ist. Der Erfindung liegt hier die Erkenntnis zugrunde, dass nicht nur die einzelnen Schaltungsteile und Schaltungsblöcke sowie deren gegenseitige Beeinflussung für die ESD-Charakterisierung zu berücksichtigen ist, sondern auch andere Elemente im Layout 40 der integrierten Schaltung 42. Insbesondere können auch die Ausgangsanschlüsse 41, die Eingabe/Ausgabezellen 43, die Bonddrähte 44, die Verbindungsleitungen 48, 49, etc. Einfluss auf das ESD-Verhalten bzw. die ESD-Festigkeit nehmen. Mittels des erfindungsgemäßen Verfahrens werden eben diese Elemente für die ESD-Verifikation miteinbezogen.
Es entsteht hier also ein zusätzlicher Freiheitsgrad, nämlich dahingehend, wo die einzelnen Schaltungsblöcke 46, 47 innerhalb der integrierten Schaltung 42 angeordnet sind und wie diese miteinander verschaltet sind.
4 zeigt eine schematisierte Strom-Spannungs-Kennlinie fur ein fur ein ESD-Ereignis typisches Snapback-Verhalten. Bei einem solchen Snapback-Verhalten steigt der Strom typischerweise mit zunehmender Spannung zunachst kontinuierlich mehr oder weniger linear an und springt dann ab einem bestimmten Spannungswert auf niedrigere Stromwerte zuruck. Dies wird auch als ”Snapback” bezeichnet. Eine derartige, fur ein ESD-Ereignis sehr typische Kennlinie ist allerdings simulatorisch außerordentlich schwer zu beschreiben.
Erfindungsgemaß wird daher nicht versucht, diesen Mechanismus physikalisch korrekt zu beschreiben. Der Erfindung liegt vielmehr die Erkenntnis zugrunde, dass es vollstandig ausreicht, einen Ausschnitt des Durchbruchzweigs 50 sowie einen Ausschnitt des Snapback-Zweigs 51 getrennt voneinander zu betrachten. Dies wird im Folgenden auch als permutatorischer Ansatz zur Beschreibung eines ESD-Ereignisses bezeichnet. Bei einer ESD-Simulation werden daher zunachst nur solche Werte verwendet, die entlang der Durchbruchskennlinie 50 bis zum Rucksprungpunkt 52 angeordnet sind. Ab dem Haltepunkt 53 wird die Snapback-Kennlinie 51 verwendet. Der unmittelbare Rucksprung 54 (”Snapback”) wird hier nicht modelliert, da dies für die ESD-Charakterisierung einerseits sehr aufwandig und komplex und andererseits auch nicht relevant ist.
Die in 4 gepunktet dargestellten Kennlinienpfade der Snapback-Kennlinie werden bei einem ESD-Ereignis mit Snapback typischerweise nicht verwendet. Konsequenterweise konnen diese Bereiche bei der Simulation auch ausgeklammert werden. Dadurch reduziert sich zudem der Simulationsaufwand fur ein Snapback-Ereignis. Eine so gewonnene Zeitersparnis liegt zum großen Teil in der Moglichkeit, die integrierte Schaltung hinsichtlich ihrer ESD-Charakteristik statt mittels einer transienten Analyse nun mehr mit einer reinen DC-Analyse zu bewerten. Dazu kommen naturlich noch die extrem vereinfachten Modelle, Netzlisten, etc.
Fur die Simulation eines ESD-Ereignisses sind. also lediglich die Bereiche der durchgezogenen Bereiche der Kennlinien 50, 51 relevant. Dadurch ergibt sich bereits eine sehr gute Annaherung eines Snapback-Ereignisses.
Anhand der nachfolgenden 5 und 6 soll der erfindungsgemaße Simulationsalgorithmus dargestellt werden.
In 5 ist mit Bezugszeichen 50 eine einfache ESD-Schaltung zur Verdeutlichung des permutatorischen ESD-Simulationsverfahrens dargestellt. Die ESD-Schaltung 60 enthalt einen Eingang 61, in den ein ESD-Signal 62, zum Beispiel ein HBM-Stromimpuls, eingekoppelt wird. Die erste Schaltung 60 weist zwei vorzugsweise identische ESD-Schutzelemente 63, 64 auf, die parallel zueinander angeordnet sind und zwischen dem Eingang 61 und einem Anschluss fur ein Versorgungspotenzial 65, zum Beispiel dem Bezugspotenzial, angeordnet sind. Dabei ist das ESD-Schutzelement 63 direkt mit dem Eingang 61 verbunden, wohingegen das ESD-Element 64 uber einen Widerstand 66 mit dem Eingang 61 verbunden ist. Der Widerstand 66 ist somit zwischen den beiden Knoten 67, 68 angeordnet.
Zur Simulation wird ein ESD-Strom I_HBM = 1,3 Ampere in die ESD-Schaltung 60 eingekoppelt. Um jedes ESD-Element 63, 64, die zum Beispiel als mit einem Bezugspotenzial verbundene NMOS-Transistoren ausgebildet sein konnen, hinsichtlich ihrer ESD-Charakteristik anhand der zwei Durchbruchkennlinien aus 3 zu beschreiben, sind insgesamt vier Simulationsdurchlaufe erforderlich.
Tabelle 1 zeigt die ESD-Parameter und Schaltungsparameter der ESD-Schaltung aus 5. Tabelle 1

Parameter Wert

VBR 10 V

RBR 20 Ohm

ITR 10 mA

VSP 5 V

RSP 2 Ohm

RI 5 Ohm

I_HBM 1,3 AV

Tabelle 2 listet die Simulationsergebnisse für alle möglichen (vier) Permutationen auf, wobei die Nummer in der ersten Spalte, die den Permutationsindex darstellt, in binärer Form darstellt, ob das erste ESD-Schutzelement 63 (erste Ziffer) oder das zweite ESD-Schutzelement 64 (zweite Ziffer) bezeichnet ist. Eine ”0” im Permutationsindex steht für den Durchbruchparameter (VBR, RBR) und eine ”1” für ein Snapback-Parametersatz (VSP, RSP). Tabelle 2

Perm. Index	Knoten 67 Potenzial	Knoten 68 Potenzial	ESD-Strom (Knoten 67)	ESD-Strom (Knoten 68)
(00)	24 V	21 V	0,73 A	0,57 A
(01)	13 V	7,3 V	0,15 A	1,15 A
(10)	7,6 V	7,6 V	1,3 A	0
(11)	7,0 V	5,6 V	1 A	0,3 A

Die zweite und dritte Spalte bezeichnet die Potenziale am Knoten 67 bzw. 68 und die vierte und fünfte Spalte bezeichnen den Strom durch das erste ESD-Element 63 beziehungsweise das zweite ESD-Element 64. Wie erwartet, unterscheiden sich die Potenziale an den Knoten 67, 68 signifikant zwischen den Permutationen.
An dieser Stelle sei anzumerken, dass die dritte Zeile, die einen Permutationsindex ”01” aufweist, einen unrealistischen und physikalisch nicht sinnvollen Simulationsdurchlauf bezeichnet. Diese Permutation mit dem ESD-Element 63 im Durchbruch und mit dem ESD-Element 64 im Snapback-Modus fuhrt zu einem Strom von 0,15 Ampere durch das ESD-Element 63, welches jenseits seines Triggerstrompunktes ist, so dass das ESD-Element 63 eher im Snapback-Modus modelliert werden sollte. Dieser Fall ist jedoch bereits durch den Simulationsdurchlauf mit dem Permutationsindex ”11” abgedeckt. Daher kann der Simulationsdurchlauf ”01” als ungultig markiert werden und muss nicht weiter berucksichtigt werden. Dasselbe gilt fur den Simulationsdurchlauf ”00”, was direkt dazu fuhrt, dass lediglich zwei gultige und physikalisch sinnvolle Simulationsdurchlaufe mit den Permutationsindizes ”10” und ”11” ubrig bleiben. Fur die ESD-Analyse ist allerdings lediglich die Worst-Case-Situation interessant. Diese Worst-Case-Situation tritt bei einem maximalen Spannungsabfall von 7,6 Volt am Knoten 68 auf. Diese Worst-Case-Situation kann fur das permutatorische Simulationsverfahren herangezogen werden, indem lediglich fur den Knoten 68 eine ESD-Simulation durchgefuhrt wird.
Standardmaßige Kompaktsimulationen wurden in lediglich eine der gultigen Permutationen konvergieren, was allerdings nicht notwendigerweise die Worst-Case-Konstellation darstellt. In solchen Fallen musste zusatzlich ein Monte Carlo Verfahren eingesetzt werden, um verlasslich kritische ESD-Pfade herauszufinden. An dieser Stelle sei nochmals betont, dass mit dem erfindungsgemaßen permutatorischen Ansatz vorteilhafterweise lediglich eine DC-Analyse ausreichend ist, um alle kritischen ESD-Strompfade und Spannungsverteilungen aufzufinden, wahrend konventionelle kompakte Simulationen transiente Analysen benotigen, um die Elemente zu bestimmen, die in einen Snapback-Modus fuhren, zu bestimmen. Dies erfordert allerdings einen sehr viel hoheren Simulationsaufwand. Die Anzahl der erforderlichen Simulationsdurchlaufe fur N Snapback-Elemente betragt 2^N und wurde fur sehr komplexe große Schaltungsanordnungen sehr schnell nicht mehr handhabbar sein. Aus diesem Grunde wird bei der erfindungsgemaßen Simulation zunachst eine so genannte Pre-Run-Prozedur verwendet, die vor dem Permutationsverfahren eingesetzt wird, um aus allen Schaltungselementen und Schaltungsteilen, die moglicherweise ein Snapback-Verhalten aufweisen, jene zu bestimmen, die fur eine gegebene Stressbedingung beziehungsweise einen gegebenen Storimpuls tatsachlich in den Snapback-Modus gelangen konnten.
In einem einzelnen Simulationsdurchlauf wird ein maximal moglicher Strom I_max auf dem Durchbruchpfad der Kennlinie jedes Snapback-Elementes extrahiert. Ist I_max kleiner als ITR, muss eben dieses Schaltungsteil oder Schaltungselement nicht weiter berucksichtigt werden, da es nicht in den Snapback gelangen kann. Umgekehrt konnen daraus auch alle Schaltungselemente gewonnen werden, bei denen I_max großer als ITR sind und bei denen gleichzeitig ein hochstes Verhaltnis I_max/ITR vorhanden ist. Dieser Ansatz wird anhand der 6 nachfolgend erlautert.
6 zeigt eine Darstellung einer ESD-Schaltung 70, anhand der eine vorstehend erwahnte Pre-Run-Selektion vorgenommen werden kann, um kritische Snapback-Elemente innerhalb des Permutationsverfahrens bestimmen zu konnen. Hier sind verschiedene Pfade, die parallel zueinander angeordnet sind und die verschiedene ESD-Schutzelemente aufweisen, dargestellt. Im ersten Pfad ist ein einzelnes ESD-Schutzelement 71 angeordnet. Dieses einzelne ESD-Schutzelement 71 weist eine niedrige Durchbruchspannung auf und ist somit als kritisch zu betrachten. Im Unterschied dazu sind im zweiten Pfad eine Reihenschaltung aus zwei ESD-Schutzelementen 72, 73 angeordnet, die somit eine hohe Durchbruchspannung aufweisen und die somit eher nicht durchbrechen. Im dritten Pfad ist eine Reihenschaltung aus einem Widerstand 75 und einem ESD-Schutzelement 74 vorgesehen, wobei auch hier das ESD-Schutzelement 74 kritisch ist. Dasselbe gilt fur den vierten Pfad, bei dem ein ESD-Schutzelement 76 in Reihe zu einer Diode 77 angeordnet ist. Im letzten Pfad ist ein einzelnes ESD-Schutzelement 78 angeordnet, welches nicht kritisch ist. Mit allen Snapback-Elementen, die in einen Durchbruchmodus gebracht werden und die Schaltungsparameter entsprechend dem Beispiel in Tabelle 1 aufweisen, weisen die mit einem Kreuz gekennzeichneten ESD-Schutzelemente einen Strom I >> ITR auf, der durch diese fließt und der als ESD-kritisch angesehen werden kann. In diesem vereinfachten Beispiel kann die Anzahl der ESD-Elemente mit Snapback-Verhalten von sechs Snapback-Elementen auf drei reduziert werden. Fur hoch komplexe integrierte Schaltungen kann damit die Anzahl der Snapback-Elemente, die fur die Simulation zu berucksichtigen waren, ganz erheblich reduziert werden, was unmittelbar zu einer Reduzierung des Simulationsaufwandes fuhrt.
Zusammenfassend kann also festgestellt werden, dass das erfindungsgemaße Simulationssystem bzw. das erfindungsgemaße Verfahren die folgenden Anforderungen fur ein ESD-Design-System erfullt:
A) Erstellung einer Netzliste fur die ESD-Simulation:
Zellen einer integrierten Schaltung, insbesondere deren I/O-Zellen, werden zunachst in einem eigenen Qualifikationsablauf ESD-getestet, simuliert und/oder von ESD-Experten zum Beispiel uberpruft. Dies ist zu diesem Zeitpunkt auch moglich, da die Datenmenge noch uberschaubar ist. Fur diese bereits evaluierten Zellen werden dann abstrahierte ESD-Netzlisten erzeugt. Diese Netzlisten bestehen aus Widerstanden, aus Durchbruchselementen oder Snapback-Elementen, die die Durchbruchs- bzw. Hochstromeigenschaften von ESD-Schutzelementen oder Schaltungselementen beschreiben, und aus Spannungssensoren, welche kritische Spannungsabfälle oder kritischen parasitären Elemente überwachen.
Mit Hilfe einer Zuordnungstabelle werden nach ESD-Gesichtspunkten gleiche oder gleichartige I/O-Zellen jeweils einer selben ESD-Netzliste zugeordnet. Gleich oder gleichartig bedeutet in diesem Zusammenhang, dass die jeweiligen Schaltungselemente oder Schaltungsteile im Falle eines vorgegebenen ESD-Ereignisses eine gleiche ESD-Charakteristik zeigen. Durch diese Maßnahme kann die Gesamtzahl der zu erzeugenden ESD-Netzlisten für I/O-Zellen drastisch reduziert werden. So ist beispielsweise eine auf diese Weise gewonnene Anzahl von 15–20 ESD-Netzlisten bereits ausreichend, um eine Zellbibliothek bestehend aus etwa 100–150 Einzelzellen hinsichtlich derer ESD-Charakteristik ausreichend gut zu beschreiben.
Basierend auf einer Liste, die die Anordnung der einzelnen Zellen im Halbleiterchip (I/O-Zellen im Pad-Kranz) beschreiben, werden die einzelnen Netzlisten zu einer Gesamtnetzliste zusammengefügt.
Basierend auf einer Liste von stromtragenden Verbindungen im Chip-Core werden die Strompfade der so gewonnenen (Pad-Kranz-)Netzliste hinzugefügt. Die daraus resultierende Netzliste wird schließlich um die Verbindungen im Gehäuse des Halbleiterchips inklusive des Bondouts ergänzt.
Das Zusammenfügen des Baustein-ESD-Konzepts aus Einzelbausteinen wurde vorstehend anhand der schematischen Darstellung in 3 beschrieben.
B) Verfügbarkeit der ESD-Netzliste bereits in der Frühphase des Designs:
Da die Zellbibliotheken bereits zum Startpunkt des Chipde-signs zur Verfügen stehen, kann die Gesamtnetzliste bereits mit der textuellen Beschreibung des Pad-Kranzes, der Package-Pfade, des Bondouts und der stromführenden Pfade im Chip-Core erstellt werden. Das bedeutet gleichsam, dass bereits in einer sehr frühen Konzept-Phase, also noch vor Erstellung des Verdrahtungslayouts und des Schaltungsentwurfs(Gesamt-Schematic), die Gesamt-Netzliste erzeugt werden kann und eine erste simulatorische ESD-Analyse des Chips vorgenommen werden kann. Entsprechende Ergebnisse können auf diese Weise ohne Mehraufwand bereits in der Konzeptphase berücksichtigt werden, was vorteilhafterweise eine sehr großen Einsparung an Rechenaufwand und Rechenleistung für die ESD-Simulation und damit an Rechenzeit zur Folge hat.
C) Hierarchischer Simulationsansatz:
Mit dem oben unter A) beschriebenen Verfahren zur Erstellung der ESD-Netzliste werden die Vorzüge eines hierarchischen Simulationssystems bereits ausgeschöpft. Die einzelnen Zellen bestehen ihrerseits aber wiederum aus einigen hundert Schaltungselementen und parasitären Schaltungsteilen. Diese können in einer ESD-Simulation zum Beispiel mittels eines unter D) geschilderten Verfahrens untersucht und entsprechend optimiert werden. Als Ergebnis dieser simulatorischen Analyse oder eines Testverfahrens an einer entsprechenden in Halbleitermaterial umgesetzten integrierten Schaltung wird ein vereinfachtes ESD-Modell, das heißt eine vereinfachte ESD-Netzliste, erstellt. Diese vereinfachte Netzliste enthält aber alle wesentlich zum ESD-Strompfad beitragenden Elemente. Durch Ausstattung des vereinfachten Modells mit Strom- und Spannungssensoren, gemäß der vorherigen Analyse der Ausfallbedingungen im ESD-Beanspruchung, können alle wesentlichen Ausfallmechanismen der jeweiligen Zelle uberpruft und dargestellt werden.
Auf diese Weise tragt die einzelne Zelle zur Gesamtnetzliste nur noch etwa 10–20 Einzelelemente anstatt einiger 100 Einzelelemente bei. Mittels dieser Vereinfachung wird haufig erst eine Simulation des gesamten Halbleiterchips moglich. Zumindest aber fuhrt diese Vereinfachung zu einer signifikanten Steigerung der gesamten Simulationsgeschwindigkeit und der Stabilitat der Simulation.
D) Simulatorische Beschreibung des ESD-Verhaltens:
Ein wesentlicher Aspekt des erfindungsgemaßen Verfahrens ergibt sich aus dem permutatorischen Simulationsverfahren zur Beschreibung des Snapback-Verhaltens. Bisherige Simulations ansatze versuchten das ESD-Verhalten der Schaltungs- oder Schutztransistoren durch ein sehr kompaktes, wenig abstraktes Modell bestehend aus vielen Einzelkomponenten wiederzugeben. Die hohe Komplexitat der dort eingesetzten Kompaktmodelle fuhrte aber zu einem hohen Aufwand bei der Parameterextraktion und damit zu exorbitant langen Rechenzeiten. Schließlich fuhrte die hohe Komplexitat der Simulation haufig auch zu numerischen Instabilitaten auf der Simulationsseite.
Die Berucksichtigung des Durchbruchsverhaltens bzw. des Snapback-Mechanismus ist allerdings notwendig, um kritische Strompfade auf der Ebene des Halbleiterchips vorhersagen zu konnen. Dieses Problem wird erfindungsgemaß durch eine deutliche Vereinfachung des Modells, welches fur eine Nachbildung eines ESD-Ereignis erforderlich ist, erreicht. Dieses vereinfachte Modell wurde vorstehend bereits anhand von 4 beschrieben.
Zu betonen ist hier noch, dass dieses Verfahren bereits technologische und Design-bedingte Parameterstreuungen mit berücksichtigt. Das Verfahren kann vorteilhafterweise mit einer reinen DC-Analyse durchgeführt werden, was einen signifikanten Vorteil gegenüber bisherigen AC-Analysen unter Berücksichtigung transienter Effekte darstellt.
E) Berücksichtigung von Schwankungen in den ESD-Parametern der Einzelelemente:
Mit dem unter D) beschriebenen permutatorischen Ansatz zur Durchführung des Simulationsverfahren werden zusätzlich auch Streuungen in den ESD-Parameter, die zu einem Öffnen unterschiedlicher ESD-Pfade bei einem ESD-Ereignis am Halbleiterchip führen können, bereits berücksichtigt. Dies ist ein großer Vorzug des erfindungsgemäßen Verfahrens gegenüber bekannten Verfahren.
Ein weiterer Vorzug besteht darin, dass die Simulation mit reiner DC-Analyse durchführbar ist und damit das transiente Verhalten der Schaltung zur Auffindung kritischer ESD-Pfade nicht untersucht werden muss. Dies ermöglicht zum Einen einen deutlich verringerten Charakterisierungsaufwand von Schaltungselementen und Schaltungsteilen bezüglich ihres transienten Verhaltens. Zum Anderen ermöglicht es eine drastische Beschleunigung der Simulation des gesamten Halbleiterchip selbst.
F) Reduzierter, vertretbarer Modeling-Aufwand für die ESD-Elemente:
Der hier vorgestellte Ansatz verwendet zwar stark vereinfachten Modelle, basiert dafür aber auf einer Monte-Carlo ähnlichen Analyse. Die Modelle lassen sich durch eine Bestimmung der grundlegenden ESD-Parameter ableiten, so dass bereits parallel zur Technologieentwicklung eine Simulationsumgebung erstellt und sogar für Prototypen der zu entwickelnden Schaltung einsetzbar wird. Der Rechenaufwand für eine dafür erforderliche Parametrisierung der Modelle wird erfindungsgemäß drastisch reduziert.
Bezugszeichenliste

1: ESD-Simulationssystem
2: Dokumentationssystem für das ESD-Konzept
3: ESD-Simulator, ESD-Testsimulationssystem
4: Analysesystem
10: Pre-Prozessor
11: (Eingabe-)Daten
12: (Eingabe-)Daten
13: (Eingabe-)Daten
14: Pfad
15: (Ausgabe-)Daten
16: (Ausgabe-)Daten
17: Simulationscontroller
18: Simulationspfad
19: Pre-Simulator
20: Post-Simulator
21: Eingabedaten (für den Pre-Simulator)
22: Eingabedaten (für den Post-Simulator)
23: Permutationspfad
24: Eingabedaten (für den Permutationskontroller)
25: Permutationskontroller
26: Ergebniskollektor
27: Ausgabedaten, globale Ausfalldaten
30: Analysiereinrichtung, Postprozessor
31: globale Ausfalldaten
32: Design-Empfehlungen
33: (Ausgabe-)Daten
34: Pfad
35: Ausgabegenerator
40: Halbleiterbauelement
41: Ausgangsanschlüsse
42: integrierte Schaltung
43: Eingabe-/Ausgabezellen, I/O-Zellen
44: Bonddrähte
45: Leiterbahnen
46: Schaltungsblock, Bibliothekszelle
47: Schaltungsblock, Bibliothekszelle
48: Verbindungsleitung
49: Verbindungsleitung
50: Durchbruch-Kennlinie
51: Snapback-Kennlinie
52: Rucksprungpunkt
53: Haltepunkt
54: Snapback
60: ESD-Schaltung
61: Eingang
62: HBM-Stromimpuls
63, 64: ESD-Schutzelemente
65: Bezugspotenzial
66: Widerstand
67, 68: Knoten
70: ESD-Schaltung
71–74: ESD-Schutzelemente
75: Widerstand
76: ESD-Schutzelement
77: Diode
78: ESD-Schutzelement

Claims

Programmgesteuerte Anordnung zur Identifizierung von ESD- und/oder Latch-up Schwachstellen im Design oder im Konzept einer integrierten Schaltung, mit einem Vorprozessor (10), der dazu ausgelegt ist, erste Daten (11) mit Informationen über die Beschreibung von Design und Layout der integrierten Schaltung, zweite Daten (12) mit Informationen über bereits ESD-charakterisierte Schaltungsteile der integrierten Schaltung und dritte Daten (13) mit Informationen über ESD-Teststandards zu verarbeiten und daraus Eingabedaten (15, 16), welche eine abstrahierte, datenreduzierte Netzliste beinhalten, zu erzeugen, mit einer dem Vorprozessor (10) nachgeschalteten Simulatoreinrichtung (3), die einen ESD-Simulator (19, 20) aufweist, der dazu ausgelegt ist, anhand der Eingabedaten (15, 16) eine ESD-Simulation der integrierten Schaltung vorzunehmen und daraus Ausgabedaten (27) zu erzeugen, welche Informationen des Simulationsergebnisses beinhalten, wobei zur Steuerung des ESD-Simulationsablaufs ein mit dem Simulator (19, 20) verbundener Steuercontroller (17) vorgesehen ist, mit einer der Simulatoreinrichtung (3) nachgeschalteten Analysiereinrichtung (30), die dazu ausgelegt ist, eine Auswertung der erzeugten Ausgabedaten (27) hinsichtlich ihrer physikalischen Validität und Aussagekraft unter Anwendung einer permutatorischen Analyse der ESD-Charakteristik vorzunehmen und daraus gewonnene Simulationsläufe mit physikalisch relevanten ESD-Ausfallereignissen zu markieren.
Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Daten (11) Daten über Padring, Gehäuse, Bond-out-Chip, einzelner Zellen der integrierten Schaltung, deren Verbindungsleitungen und/oder I/O-Ports enthalten.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine ESD-Datenbank vorgesehen ist, in der die zweiten Daten (12) über bereits ESD-verifizierte und ESD-charakterisierte Schaltungsteile der integrierten Schaltung abgelegt sind.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine Ausfallschaltung zur Erzeugung der dritten Daten (13) vorgesehen ist, wobei die Ausfallschaltung dem HBM-Modell, dem MM-Modell und/oder dem CDM-Modell entspricht.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Eingabedaten (15, 16) eine Netzliste mit datenreduzierten und unvollständigen Chipbeschreibungen der integrierten Schaltung beinhalten, welche in Abhängigkeit des Verlaufs der weiteren Simulation noch abänderbar sind.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Eingabedaten (15, 16) eine abstrahierte Netzliste für die integrierte Schaltung aufweist, die einen gegenüber einer vollständigen Netzliste, die die integrierte Schaltung vollständig beschreibt, geringeren Datenumfang aufweist und wobei die Eingabedaten (15, 16) in Abhängigkeit des Verlaufs der weiteren Simulation noch veränderbar sind.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Eingabedaten (15, 16) Informationeneines ESD-Beanspruchungsplan enthalten.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Eingabedaten Safe-Operating Zustände enthalten.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Analysiereinrichtung (30) Daten (32) mit Designempfehlungen zur Optimierung der ersten und/oder der zweiten Daten (11, 12) erzeugt und über einen Rückkopplungspfad (34) in den Vorprozessor (10) rückkoppelt.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der ESD-Simulator (19, 20) einen Simulationspfad (18) aufweist, in dem ein erster Simulator (19) sowie ein dem ersten Simulator (19) nachgeschalteter zweiter Simulator (20) angeordnet ist, wobei zur Steuerung des ersten und des zweiten Simulators (19, 20) diese mit dem Steuercontroller (17) verbunden sind.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zwischen einem Ausgang des ersten Simulators (19) und einem Eingang des zweiten Simulators (20) ein Permutationspfad (23) vorgesehen ist, in dem ein Permutationskontroller (25) angeordnet ist, wobei in den Permutationskontroller (25) Daten (24) einkoppelbar sind, die Informationen enthalten, welche der Schaltungsteile ESD-kritisch sind.
Anordnung nach Anspruch 11, dadurch gekennzeichnet, dass der Permutationscontroller (25) den zweiten Simulator (20) derart ansteuert, dass zwischen Permutationen lediglich solche Schaltungsteile einer integrierten Schaltung in ihren ESD-Modus geschaltet werden, die vom Vorprozessor (10) für die Auffindung einer Worst-Case Konstellation als kritisch eingestuft sind.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Vorprozessor (10) über einen ersten Pfad (14) direkt mit der Analysiereinrichtung (30) verbunden ist, wobei der Analysiereinrichtung (30) über den ersten Pfad (14) Daten (31), die globale ESD-Ausfallereignisse über eine gegenseitige Beeinflussung von Schaltungsteilen der integrierten Schaltung enthalten, zuführbar sind.
Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Programm gesteuerte Anordnung ein Computersystem aufweist oder Bestandteil eines Computersystems ist.
Verfahren zur Identifizierung von ESD- und/oder Latch-up Schwachstellen im Design oder im Konzept einer integrierten Schaltung durch Ermittlung einer ESD-Ausfallanalyse auf der Basis eines permutatorischen Analyseansatzes der ESD-Charakteristik unter Verwendung einer Anordnung nach einem der Ansprüche 1 bis 14, bei der eine abstrahierte Netzliste für die ESD-Simulation erstellt wird, wobei die abstrahierte Netzliste Daten mit einem geringeren Datenumfang aufweist, als für die Abbildung der integrierten Schaltung erforderlich sind.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Eingabedaten (15, 16) mit der darin enthaltenen abstrahierten Netzliste in Abhängigkeit von der weiteren Simulation noch abänderbar sind.
Verfahren nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, dass bei der ESD-Simulation und ESD-Analyse auch der gegenseitige Einfluss verschiedener Schaltungsteile derselben integrierten Schaltung für die ESD-Ausfallanalyse miteinbezogen wird.
Verfahren nach einem der Anspruche 15 bis 17, dadurch gekennzeichnet, dass fur die ESD-Modellierung eines Snapback-Ereignisses lediglich solche Werte der Snapback-Kennlinie herangezogen werden, bei denen der Strom mit zunehmender Spannung kontinuierlich ansteigt.
Verfahren nach einem der Anspruche 15 bis 18, dadurch gekennzeichnet, dass zumindest einige oder alle theoretisch moglichen ESD-Modi einer integrierten Schaltung simuliert und ausgewertet werden.
Verfahren nach einem der Anspruche 15 bis 19, dadurch gekennzeichnet, dass Worst-Case-Szenarien fur zumindest ein Schaltungsteil der integrierten Schaltung, bei denen Ungenauigkeiten, Streuungen und/oder technologiebedingten Schwankungen in den ESD-kritischen Bauelementparametern in der Simulation berucksichtigt werden, simuliert und ausgewertet werden.
Verfahren nach einem der Anspruche 15 bis 20, dadurch gekennzeichnet, dass bei einem Simulationsdurchlauf eines neuen ESD-Ereignisses Erkenntnisse und Daten von bereits vorherigen Simulationsdurchlaufen miteinbezogen werden.
Verfahren nach einem der Anspruche 15 bis 21, dadurch gekennzeichnet, dass eine ESD-Simulation noch wahrend eines laufenden Simulationsdurchlaufs, insbesondere nach einem erstmaligen oder mehrmaligen Auftreten eines auf ein ESD-Ereignis zuruckzufuhrenden Ausfalls eines Schaltungsteils der integrierten Schaltung, unterbrochen wird.
Verfahren nach einem der Anspruche 15 bis 22, dadurch gekennzeichnet, dass eine ESD-Optimierung von zumindest einem Schaltungsteil der integrierten Schaltung bereits in der Designphase anhand der durch aus der ESD-Simulation gewonnenen ESD-Daten vorgenommen wird.
Verfahren nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, dass eine ESD-Simulation unter Verwendung eines hierarchischen Simulationsansatz vorgenommen wird, bei dem fur die Simulation der gesamten integrierten Schaltung bereits ESD-simulierte und/oder ESD-getestete Schaltungsteile der integrierten Schaltung durch ein vereinfachtes und/oder abstrahiertes ESD-Modell ersetzt werden.