KR20110132073A - 칩 및 칩 테스트 시스템 - Google Patents

칩 및 칩 테스트 시스템 Download PDF

Info

Publication number
KR20110132073A
KR20110132073A KR1020100051887A KR20100051887A KR20110132073A KR 20110132073 A KR20110132073 A KR 20110132073A KR 1020100051887 A KR1020100051887 A KR 1020100051887A KR 20100051887 A KR20100051887 A KR 20100051887A KR 20110132073 A KR20110132073 A KR 20110132073A
Authority
KR
South Korea
Prior art keywords
chip
control signal
blocks
power
power switch
Prior art date
Application number
KR1020100051887A
Other languages
English (en)
Inventor
조성훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100051887A priority Critical patent/KR20110132073A/ko
Priority to US13/097,477 priority patent/US20110291691A1/en
Publication of KR20110132073A publication Critical patent/KR20110132073A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명에 따른 칩은 복수의 블록들, 복수의 블록들로 전원을 공급하도록 구성된 전원 스위치부, 외부 제어 신호에 응답하여 전원 스위치부를 제어하도록 구성된 전원 스위치 제어부를 포함한다. 외부 제어 신호는 상기 전원을 복수의 블록들 중 일부를 선택적으로 차단하기 위한 신호이다.

Description

칩 및 칩 테스트 시스템{CHIP AND CHIP TEST SYSTEM}
본 발명은 칩 테스트 시스템에 관한 것으로서, 특히 대기 전류를 측정하기 위한 칩 및 칩 테스트 시스템에 관한 것이다.
고집적 반도체 기술의 발전에 따라 칩에 다양한 기능이 융합되고 있다. 개인 컴퓨터뿐만 아니라 이동 통신 및 정보 가전으로 칩, 일예로, 단일 칩 시스템(System on Chip, 이하 'SoC'라 칭하기로 함)의 적용 영역은 점차 확대되고 있다. 현재, SoC는 점차 다양한 기능이 내부에 융합되고 있다.
이와 같이, SoC가 집적화 될수록 테스트 기능이 중요해지고 있으며, 제품의 적용 영역이 다양해짐에 따라 제품 동작에 대한 품질 보증이 요구되고 있다. 이를 위해 제조 단계에서 SoC는 테스트된다.
SoC를 테스트하기 위해 테스트 장치가 사용된다. 테스트 장치는 해당 SoC에 대해서 전류 테스트(current test), 온도 테스트(temperature test), 고전압 스트레스 테스트(HVS test: High Voltage Stress test), 기능 동작 테스트(function operation test), 스피드 테스트(speed test)를 수행할 수 있다. 테스트 장치는 테스트 칩으로부터 검출된 테스트 값이 허용 오차 범위 내에 포함되는지를 판단한다. 이를 통해 테스트 장치는 SoC 칩의 불량 여부를 판단할 수 있다.
본 발명의 목적은 대기 전류 테스트를 위해 칩의 동작을 외부에서 직접 제어할 수 있는 칩 및 칩 테스트 시스템을 제공하는데 있다.
본 발명의 칩은 복수의 블록들, 상기 복수의 블록들로 전원을 공급하도록 구성된 전원 스위치부, 및 외부 제어 신호에 응답하여 상기 전원 스위치부를 제어하도록 구성된 전원 스위치 제어부를 포함하고, 상기 외부 제어 신호는 상기 복수의 블록들 중 일부에 공급되는 상기 전원을 선택적으로 차단하기 위한 신호이다.
이 실시예에 있어서, 상기 전원 스위치부는 상기 복수의 블록들 각각에 대응되고, 상기 복수의 블록들 각각으로 공급되는 전원을 차단하기 위한 복수의 스위치들을 포함한다.
이 실시예에 있어서, 상기 외부 제어 신호는 상기 복수의 스위치들 각각을 온 또는 오프 동작시키는 신호이다.
이 실시예에 있어서, 상기 외부 제어 신호에 의해 상기 복수의 블록들 중 일부에 공급되는 상기 전원이 선택적으로 차단되는 동안 입력 핀에 의해 발생된 누설 전류를 방지하는 플로팅 방지 제어부를 더 포함하는 칩.
이 실시예에 있어서, 상기 플로팅 방지 제어부는 데이터 신호를 수신하는 플립 플롭, 및 상기 입력 핀과 상기 플립 플롭에 연결되고, 상기 데이터 신호를 상기 칩 내부의 코어로 제공하여 상기 누설 전류를 방지하는 다중화기를 포함한다.
본 발명의 칩 테스트 시스템은 테스트 장치, 및 상기 테스트 장치에 의해 테스트 되는 칩을 포함하고, 상기 칩은 복수의 블록들, 상기 복수의 블록들로 전원을 공급하도록 구성된 전원 스위치부, 및 외부 제어 신호에 응답하여 상기 전원 스위치부를 제어하도록 구성된 전원 스위치 제어부를 포함하고, 상기 외부 제어 신호는 상기 복수의 블록들 중 일부에 공급되는 상기 전원을 선택적으로 차단하기 위한 신호이다.
이 실시예에 있어서, 상기 테스트 장치는 상기 칩에 전원을 공급하는 전원 공급부, 및 상기 외부 제어 신호에 의해 상기 칩에서 상기 복수의 블록들로의 전원 공급이 차단되는 동안 상기 칩으로 제공되는 대기 전류를 측정하는 전류 측정부를 포함한다.
이 실시예에 있어서, 상기 전류 측정부는 상기 칩에 공급되는 전원으로부터 상기 대기 전류를 측정한다.
이 실시예에 있어서, 상기 외부 제어 신호에 의해 상기 복수의 블록들 중 일부에 공급되는 전원이 선택적으로 차단되는 동안 입력 핀에 의해 발생된 누설 전류를 방지하는 플로팅 방지 제어부를 더 포함한다.
이 실시예에 있어서, 상기 플로팅 방지 제어부는 데이터 신호를 수신하는 플립 플롭, 및 상기 입력 핀과 상기 플립 플롭에 연결되고, 상기 데이터 신호를 상기 칩 내부의 코어로 제공하여 상기 누설 전류를 방지하는 다중화기를 포함한다.
본 발명에 의하면, 외부 제어 신호에 의해 직접 제어되는 칩 구조를 제안함으로서 대기 전류 측정 시 칩 외부로부터의 직접 제어에 의해 대기 전류를 측정할 수 있다.
도 1은 본 발명의 칩 테스트 시스템을 예시적으로 도시한 도면,
도 2는 도 1에 도시된 테스트 장치를 예시적으로 도시한 도면,
도 3은 도 1에 도시된 칩을 예시적으로 도시한 도면,
도 4는 도 3에 도시된 전원 스위치 제어기를 예시적으로 도시한 도면,
도 5는 도 3에 도시된 전원 스위치부를 예시적으로 도시한 도면,
도 6은 본 발명의 다른 실시예에 따른 칩을 예시적으로 도시한 도면,
도 7은 도 6에 도시된 전원 스위치 제어부를 예시적으로 도시한 도면, 및
도 8은 도 6에 도시된 플로팅 방지 제어부를 예시적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
본 발명은 대기 전류 테스트를 외부에서 직접 제어할 수 있는 칩 및 칩 테스트 시스템(chip test system)을 제공한다.
도 1은 본 발명의 칩 테스트 시스템을 예시적으로 도시한 도면이다.
도 1을 참조하면, 칩 테스트 시스템은 테스트 장치(test device)(100)와 칩(200)을 포함한다.
테스트 장치(100)는 칩(200)의 기능을 테스트한다. 테스트는 칩(200)을 사용하기 전에 칩(200)의 이상 유무 확인을 의미한다.
또한, 칩(200)은 칩(200)을 적용한 기기에서 수행되는 동작을 위한 복수개의 블록들로 구성될 수 있다. 이러한 블록들은 일예로, 아날로그/디지털 컨버터(ADC: Analog to Digital Converter) 블록, 디지털 신호 처리(DSP: Digital Signal Processor) 블록, 오디오(Audio) 블록, 비디오(Video) 블록, 모뎀(MODEM) 블록, 주변 장치 제어(PCI: Peripheral Component Interconnect) 블록, 메모리(memory) 블록, 마이크로 프로세서(micro processor) 블록 등을 포함할 수 있다.
테스트 장치(100)는 칩(200)의 대기 전류를 테스트할 수 있다. 일예로, 대기 전류 테스트는 칩(200)을 제품에 적용할 경우, 배터리 사용 시간의 예상에 사용될 수 있다.
대기 전류 테스트 동작 시 칩(200)의 내부에 포함된 각 블록들에 제공되는 전원이 선택적으로 차단되어야 한다.
이를 위해 테스트 장치(100)는 칩(200)으로 대기 전류 테스트 동작을 수행하도록 하기 위한 테스트 패턴을 제공한다. 테스트 패턴을 수신한 칩(200)은 각 블록들로 공급되는 전원을 차단하기 위해 칩 내부에서 전원 차단을 위한 제어 신호를 생성할 수 있다. 하지만, 본 발명에서는 대기 전류 테스트를 위해 칩 외부에서 제공되는 제어 신호에 의해 복수의 블록들에 공급되는 전원을 선택적으로 차단하는 칩(200)을 제안한다. 그러므로, 본 발명에서 칩(200)은 대기 전류 테스트를 위해 칩(200) 외부의 테스트 장치(100) 등의 직접 제어에 의해 동작할 수 있다.
하기에서는, 테스트 장치(100)가 칩(200)의 대기 전류를 직접 테스트하는 것을 일예로 설명하기로 한다. 하지만, 본 발명에서 제안된 칩(200)은 대기 전류를 포함한 다른 전류의 테스트에 사용될 수도 있다.
도 2는 도 1에 도시된 테스트 장치를 예시적으로 도시한 도면이다.
도 2를 참조하면, 테스트 장치(100)는 테스트 제어부(test controller)(110), 전원 공급부(power supplier)(120), 입/출력부(Input/Output unit)(130), 및 전류 검출부(current detector)(140)를 포함한다.
테스트 제어부(110)는 테스트 장치(100)의 전반적인 동작을 제어한다.
전원 공급부(120)는 칩의 동작을 위한 동작 전원을 공급한다. 전원 공급부(120)에서 공급된 전압은 칩(200) 내부의 각 블록들의 동작을 위한 동작 전압으로 사용된다.
입/출력부(130)는 테스트 동작을 위해 칩(200)과의 인터페이스 기능을 수행한다. 이를 위해 입/출력부(130)는 탐색침(prober)을 포함할 수 있다. 또한, 입/출력부(130)는 테스트 장치(100)의 동작을 위해 사용자와의 인터페이스를 수행할 수도 있다.
전류 검출부(140)는 테스트 제어부(110)의 제어 하에 칩의 대기 전류를 측정할 수 있다. 일예로, 전류 검출부(140)는 칩으로 제공되는 전원 전압(VDDi)의 변화에 따라 칩의 대기 전류를 측정할 수 있다.
본 발명에서 테스트 장치(100)는 외부 제어 모드로 칩(200)을 동작시킬 수 있다. 외부 제어 모드는 테스트 제어부(100)에서 칩(200)의 동작을 직접 제어하는 동작 모드이다. 한편, 내부 제어 모드는 테스트 패턴 등에 의해 칩(200) 내부에서 칩(200)을 직접 제어하는 동작 모드이다.
우선, 테스트 제어부(110)는 칩(200)을 외부 제어 모드로 동작시킨다. 테스트 제어부(110)는 칩(200)을 외부 제어 모드로 동작시키기 위한 외부 제어 모드 동작 신호를 제공할 수 있다.
테스트 제어부(110)는 외부 제어 모드로 동작하는 칩(200)을 직접 제어할 수 있다. 테스트 제어부(110)는 외부 제어 모드에서 칩(200) 내 블록들 각각으로 공급되는 전원 공급 동작을 제어할 수 있다. 테스트 제어부(110)는 외부 제어 모드에서 외부 제어 신호(EXT_CTRL)를 칩(200)으로 제공한다. 여기서, 외부 제어 신호(EXT_CTRL)는 칩(200) 내부의 각 블록들로 제공되는 전원을 선택적으로 차단시키기 위한 제어 신호이다.
도 3은 도 1에 도시된 칩을 예시적으로 도시한 도면이다.
도 3을 참조하면, 칩(200)은 칩 제어부(chip controller)(210), 전원 스위치 제어부(power switch controller)(220), 전원 스위치부(power switch unit)(230), 및 복수의 블록들(241, 242, 243)을 포함한다.
칩 제어부(210)는 칩(200)의 전반적인 동작을 제어한다. 칩 제어부(210)는 외부 제어 모드로 동작할 수 있다. 칩 제어부(210)는 외부 제어 모드로의 동작을 위한 신호를 테스트 장치(100) 등으로부터 수신하면 외부 제어 모드로 동작할 수 있다. 이때, 칩 제어부(210)는 칩(200)을 외부에서 제공되는 신호에 의해 동작하도록 제어한다. 이를 위해 칩 제어부(210)는 활성화된 외부 모드 신호(EXT_MODE)를 생성한다.
전원 스위치 제어부(220)는 전원 스위치부(230)의 제어를 통해 복수의 블록들(241, 242, 243)로 전원의 공급을 제어한다. 전원 스위치 제어부(220)는 활성화된 외부 모드 신호(EXT_MODE)를 수신하면, 외부에서 제공된 외부 제어 신호(EXT_CTRL)를 전원 스위치부로 출력한다.
전원 스위치부(230)는 전원을 복수의 블록들(241, 242, 243) 각각으로 공급한다. 전원 스위치부(230)는 전원 스위치 제어부(220)로부터 수신된 외부 제어 신호(EXT_CTRL)의 제어에 따라 복수의 블록들(241, 242, 243) 각각에 공급되는 전원을 선택적으로 차단 및/또는 공급할 수 있다.
복수의 블록들(241, 242, 243) 각각은 칩 내부를 구성하는 기능 블록들이다. 복수의 블록들(241, 242, 243) 각각은 공급된 전원에 의해 동작한다. 복수의 블록들(241, 242, 243)은 일예로, 아날로그/디지털 컨버터 블록, 디지털 신호 처리 블록, 오디오 블록, 비디오 블록, 모뎀 블록, 주변 장치 제어 블록, 메모리 블록 등을 포함한다. 복수의 블록들(241, 242, 243) 각각은 칩의 적용 분야(field)에 따라 다양한 기능을 가질 수 있다. 한편, 칩 제어부(210)는 내부 제어 모드로 동작할 수 있다. 칩 제어부(241)는 내부 동작 모드로의 동작을 위한 제어 신호를 테스트 장치(100) 등으로부터 수신하면 내부 제어 모드로 동작할 수 있다. 이때, 칩 제어부(210)는 칩(200) 내부에서 제공되는 신호, 즉 내부 제어 신호(INT_CTRL)에 의해 동작하도록 제어한다. 이를 위해 칩 제어부(210)는 비활성화된 외부 모드 신호(EXT_MODE)를 생성한다.
전원 스위치 제어부(220)는 비활성화된 외부 모드 신호(EXT_MODE)를 수신하면, 칩 내부에서 제공된 내부 제어 신호(INT_CTRL)를 전원 스위치부로 출력한다.
전원 스위치부(230)는 전원을 복수의 블록들(241, 242, 243) 각각으로 공급한다. 전원 스위치부(230)는 전원 스위치 제어부(220)로부터 수신된 외부 제어 신호(EXT_CTRL)의 비활성화에 따라 복수의 블록들(241, 242, 243) 각각에 공급되는 전원을 선택적으로 차단 및/또는 공급할 수 있다.
여기서, 외부 제어 신호(EXT_CTRL)와 내부 제어 신호(INT_CTRL)는 대기 상태의 전원 소모를 측정하기 위해 적어도 하나의 선택된 블록에 대해서 전원을 공급하고, 나머지 선택되지 않은 블록들로 전원을 차단하는 신호들이다.
도 4는 도 3에 도시된 전원 스위치 제어부를 예시적으로 도시한 도면이다.
도 4를 참조하면, 전원 스위치 제어부(220)는 제 1 다중화기(MUX: Multiplexer)(221), 제 2 다중화기(222), 및 제 3 다중화기(223)를 포함한다.
전원 스위치 제어부(220)는 외부 제어 신호(EXT_CTRL)에 따라 동작할 수 있다.
외부 제어 신호(EXT_CTRL)는 제 1 외부 스위치 제어 신호(EXT_SW CTRL1), 제 2 외부 스위치 제어 신호(EXT_SW CTRL2), 및 제 3 외부 스위치 제어 신호(EXT_SW CTRL3)를 포함한다.
전원 스위치 제어부(220)는 외부 모드 신호(EXT_MODE)의 활성화에 따라 외부 제어 모드로 동작할 수 있다. 외부 모드 신호(EXT_MODE)는 칩 제어부(210)에 의해 활성화될 수 있다.
한편, 전원 스위치 제어부(220)는 내부 제어 신호(INT_CTRL)에 따라 동작할 수도 있다. 내부 제어 신호(INT_CTRL)는 칩 제어부(210)에 의해 생성될 수 있다. 내부 제어 신호(INT_CTRL)는 제 1 내부 스위치 제어 신호(INT_SW_CTRL1), 제 2 내부 스위치 제어 신호(INT_SW_CTRL2), 및 제 3 내부 스위치 제어 신호(INT_SW_CTRL3)를 포함한다. 제 1 다중화기(221) 내지 제 3 다중화기(223)는 외부 모드 신호(EXT_MODE)에 의해 외부 제어 신호(EXT_CTRL)와 내부 제어 신호(INT_CTRL) 중 하나의 신호를 선택한다.
외부 모드 신호(EXT_MODE)가 활성화된 경우, 제 1 다중화기(221)는 제 1 외부 스위치 제어 신호(EXT_SW_CTRL1)를 선택한다. 외부 모드 신호(EXT_MODE)가 비활성화된 경우, 제 1 다중화기(221)는 제 1 내부 스위치 제어 신호(INT_SW_CTRL1)를 선택한다.
제 1 다중화기(221)는 선택된 신호(하기에서는 '제 1 스위치 제어 신호(SW_CTRL1)'라 칭하기로 함)를 전원 스위치부(230)로 제공한다. 여기서 제 1 스위치 제어 신호(SW_CTRL1)는 일예로, 제 1 블록(241)으로 공급되는 전원의 공급 또는 차단을 설정하기 위한 신호이다.
외부 모드 신호(EXT_MODE)가 활성화된 경우, 제 2 다중화기(222)는 제 2 외부 스위치 제어 신호(EXT_SW_CTRL2)를 선택한다. 외부 모드 신호(EXT_MODE)가 비활성화된 경우, 제 2 다중화기(222)는 제 2 내부 스위치 제어 신호(INT_SW_CTRL2)를 선택한다.
제 2 다중화기(222)는 외부 모드 신호(EXT_MODE)에 따라 선택된 신호(하기에서는 '제 2 스위치 제어 신호(SW_CTRL2)'라 칭하기로 함)를 전원 스위치부(230)로 제공한다. 여기서 제 2 스위치 제어 신호(SW_CTRL2)는 일예로, 제 2 블록(242)으로 공급되는 전원의 공급 또는 차단을 설정하기 위한 신호이다.
또한, 외부 모드 신호(EXT_MODE)가 활성화된 경우, 제 3 다중화기(223)는 제 3 외부 스위치 제어 신호(EXT_SW_CTRL3)를 선택한다. 그리고, 외부 모드 신호(EXT_MODE)가 비활성화된 경우, 제 3 다중화기(223)는 제 3 내부 스위치 제어 신호(INT_SW_CTRL3)를 선택한다.
제 3 다중화기(223)는 외부 모드 신호(EXT_MODE)에 따라 선택된 신호(하기에서는 '제 3 스위치 제어 신호(SW_CTRL3)'라 칭하기로 함)를 전원 스위치부(230)로 제공한다. 여기서 제 3 스위치 제어 신호(SW_CTRL3)는 일예로, 제 3 블록(243)으로 공급되는 전원의 공급 또는 차단을 설정하기 위한 신호이다.
여기서는 세 개의 블록을 포함한 칩(200)의 전원 스위치 제어부(220)가 일예로 도시되었으며, 세 개 이상의 블록을 포함한 칩(200)에 대해서 각 블록에 대응되는 다중화기가 추가로 포함될 수도 있다.
도 5는 도 3에 도시된 전원 스위치부를 예시적으로 도시한 도면이다.
도 5를 참조하면, 전원 스위치부(230)는 제 1 스위치(SW1), 제 2 스위치(SW2), 및 제 3 스위치(SW3)를 포함한다.
전원 스위치부(240)는 복수의 블록들(241, 242, 243) 각각으로 전원을 공급한다. 이때, 전원은 테스트 장치에서 제공될 수 있다. 복수의 블록들(241, 242, 243)로 제공되는 전원은 전원 전압(VDDi)과 접지 전압(VSSi)을 포함한다. 전원 스위치부(230)는 외부 모드로 동작 시 외부 제어에 의해 블록들(241, 242, 243)로 공급되는 전원을 선택적으로 차단할 수 있다.
제 1 스위치(SW1)는 제 1 스위치 제어 신호(SW_CTRL1)에 응답하여 전원 전압(VDDi)을 제 1 블록(241)으로 스위칭한다. 제 1 스위치(SW1)는 일예로, 엔모스(NMOS) 트랜지스터로 구현될 수 있다.
제 2 스위치(SW2)는 제 2 스위치 제어 신호(SW_CTRL2)에 응답하여 전원 전압(VDDi)을 제 2 블록(242)으로 스위칭한다. 제 2 스위치(SW2)는 일예로, NMOS 트랜지스터로 구현될 수 있다.
제 3 스위치(SW3)는 제 3 스위치 제어 신호(SW_CTRL3)에 응답하여 접지 전압(VSSi)을 제 3 블록(243)으로 스위칭한다. 제 3 스위치(SW3)는 일예로, 피모스(PMOS) 트랜지스터로 구현될 수 있다.
또한, 전원 스위치부(230)는 칩(200)의 내부에 포함된 블록들의 개수에 따라서 스위치를 추가로 포함할 수 있다.
전원 스위치부(230)는 대기 전류 측정을 위해 각 블록으로 공급되는 전원 전압 또는 접지 전압을 선택적으로 제공함으로서, 칩(200)의 내부에 포함된 블록들(241, 242, 243) 각각의 동작 상태를 제어할 수 있다.
외부 제어 신호(EXT_CTRL)에 의해 선택된 제 1 스위치 제어 신호(SW_CTRL1) 내지 제 3 스위치 제어 신호(SW_CTRL3)는 대기 전류 측정을 위한 전원 공급 동작을 칩 외부에서 직접 제어할 수 있게 한다.
도 6은 본 발명의 다른 실시예에 따른 칩을 예시적으로 도시한 도면이다.
도 6을 참조하면, 칩(200)은 칩 제어부(210), 전원 스위치 제어부(220), 복수의 블록들(241, 242, 243) 및 플로팅 방지 제어부(250)를 포함한다. 한편, 코어(201)는 플로팅 방지 제어부(250)를 제외한 칩(200) 내부에 포함된 엘리먼트들(칩 제어부(210), 전원 스위치 제어부(220), 복수의 블록들(241, 242, 243) 등)을 포함한다.
우선, 본 발명에서 제안된 외부 제어 신호에 의해 칩(200)이 동작하는 것을 설명하기로 한다.
칩 제어부(210)는 외부 제어 신호(EXT_CTRL)에 의해 동작하도록 칩을 제어할 수 있다. 칩 제어부(210)는 외부 제어 모드로 동작이 설정되면, 칩 제어부(210)는 외부 모드 신호(EXT_MODE)를 활성화한다. 칩 제어부(210)는 외부에서 제공되는 신호에 의해 칩 내부의 동작이 제어될 수 있다. 대기 전류 테스트 동작을 수행하는 경우, 칩 제어부(210)는 칩 외부로부터 수신된 신호에 의해 칩(200)이 동작하도록 제어한다. 칩 제어부(210)는 전원 스위치 제어부(220)로 활성화된 외부 모드 신호(EXT_MODE)를 출력한다.
전원 스위치 제어부(220)는 외부 제어 모드에서 외부로부터 제공되는 외부 제어 신호(EXT_CTRL)를 전원 스위치부로 제공한다. 전원 스위치 제어부(220)는 외부 제어 신호(EXT_CTRL)를 수신한다. 외부 제어 신호(EXT_CTRL)는 칩 외부, 일예로 테스트 장치(100)로부터 수신된 신호이다. 외부 제어 신호(EXT_CTRL)는 블록들(241, 242, 243) 각각으로 공급되는 전원을 선택적으로 차단하기 위한 제어 신호이다. 외부 제어 신호(EXT_CTRL)는 제 1 외부 스위치 제어 신호(EXT_SW CTRL1), 제 2 외부 스위치 제어 신호(EXT_SW_CTRL2), 및 제 3 외부 스위치 제어 신호(EXT_SW_CTRL3)를 포함한다.
전원 스위치 제어부(220)는 활성화된 외부 모드 신호(EXT_MODE)를 수신한다. 이때, 전원 스위치 제어부(220)는 제 1 외부 스위치 제어 신호(EXT_SW_CTRL1)를 제 1 스위치 제어 신호(SW_CTRL1)로 선택한다. 전원 스위치 제어부(220)는 제 2 외부 스위치 제어 신호(EXT_SW_CTRL2)를 제 2 스위치 제어 신호(SW_CTRL2)로 선택한다. 또한, 전원 스위치 제어부(220)는 제 3 외부 스위치 제어 신호(EXT_SW_CTRL3)를 제 3 스위치 제어 신호(SW_CTRL3)로 선택한다.
전원 스위치부(230)는 복수의 블록들(241, 242, 243) 각각으로 전원을 공급한다. 전원 스위치부(230)는 제 1 전원 스위치(SW1) 내지 제 3 전원 스위치(SW3)을 포함한다. 제 1 전원 스위치(SW1)와 제 2 전원 스위치(SW2)는 NMOS 트랜지스터로 구현될 수 있고, 제 3 전원 스위치(SW3)는 PMOS 트랜지스터로 구현될 수 있다. 일예로, 제 1 전원 스위치(SW1) 내지 제 3 전원 스위치(SW3)는 도 5의 전원 스위치부(230)에 대응될 수 있다.
제 1 전원 스위치(SW1)는 제 1 블록(241)에 연결되어 전원 전압(VDDi)을 공급한다. 제 1 전원 스위치(SW1)는 제 1 스위치 제어 신호(SW_CTRL1)에 응답하여 제 1 블록(241)으로 공급되는 전원을 차단할 수 있다.
제 2 전원 스위치(SW2)는 제 2 블록(242)에 연결되어 전원 전압(VDDi)을 공급한다. 제 2 전원 스위치(SW2)는 제 2 스위치 제어 신호(SW_CTRL2)에 응답하여 제 2 블록(242)으로 공급되는 전원을 차단할 수 있다.
제 3 전원 스위치(SW3)는 제 3 블록(243)에 연결되어 접지 전압(VSSi)을 공급한다. 제 3 전원 스위치(SW3)는 제 3 스위치 제어 신호(SW_CTRL3)에 응답하여 제 3 블록(243)으로 공급되는 전원을 차단할 수 있다.
또한, 제 1 블록(241)과 제 3 블록(243)에는 접지 전압이 공급되고, 제 2 블록(242)에는 전원 전압이 공급되고 있다. 따라서, 제 1 전원 스위치(SW1) 내지 제 3 전원 스위치(SW3) 각각이 전원 공급을 차단하면, 각 전원 스위치에 대응되는 블록들을 동작하지 않는다. 예를 들어, 대기 전류 테스트 시 제 1 블록(241)의 대기 전류를 측정하는 경우, 전원 스위치 제어부(220)는 활성화된 제 1 외부 제어 신호(EXT_SW_CTRL1)를 수신하고, 비활성화된 제 2 외부 제어 신호(EXT_SW_CTRL2)와 제 3 외부 제어 신호(EXT_SW_CTRL3)를 수신할 수 있다. 칩 제어부(210)에 의해 외부 모드 신호(EXT_MODE)가 활성화되면, 제 1 외부 제어 신호(EXT_SW_CTRL1) 제 3 외부 제어 신호(EXT_SW_CTRL3)는 제 1 스위치 제어 신호(SW_CTRL1) 내지 제 3 스위치 제어 신호(SW_CTRL3)로 선택될 수 있다.
제 1 전원 스위치(SW1)는 제 1 스위치 제어 신호(SW_CTRL1)에 의해 턴-온 동작하고, 제 2 전원 스위치(SW2)와 제 3 전원 스위치(SW3)는 제 2 스위치 제어 신호(SW_CTRL2)와 제 3 스위치 제어 신호(SW_CTRL3)에 의해 각각 턴-오프 동작한다. 즉, 제 1 블록(241)에 전원이 공급되며, 제 2 블록(242)과 제 3 블록(243)에는 전원 공급이 차단된다.
이때, 테스트 장치(100)에서 칩(200)에 공급되는 전원을 통해 대기 전류를 측정하면, 제 1 블록(241)의 대기 전류를 측정할 수 있다.
이와 같이, 테스트 장치(100)는 대기 전류 측정을 위해 외부에서 칩(200)의 내부 블록들로의 전원 공급 동작을 선택적으로 수행할 수 있다. 테스트 장치(100)는 제 1 블록(241) 내지 제 3 블록(243) 중 적어도 하나에 대한 대기 전류를 측정할 수 있다.
한편, 내부 제어 신호에 의해 칩(200)이 동작하는 것을 설명하기로 한다.
칩 제어부(210)는 내부 제어 모드로 동작이 설정되면, 칩 제어부(210)는 외부 모드 신호(EXT_MODE)를 비활성화한다. 칩 제어부(210)는 전원 스위치 제어부(220)로 비활성화된 외부 모드 신호(EXT_MODE)를 출력한다.
전원 스위치 제어부(220)는 내부 제어 신호(INT_CTRL)를 수신한다. 내부 제어 신호(INT_CTRL)는 칩 내부, 일예로 칩 제어부(210)로부터 수신된 신호이다. 외부 제어 신호(INT_CTRL)는 블록들(241, 242, 243) 각각으로 공급되는 전원을 선택적으로 차단하기 위한 제어 신호이다. 내부 제어 신호(INT_CTRL)는 제 1 내부 스위치 제어 신호(INT_SW CTRL1), 제 2 내부 스위치 제어 신호(INT_SW_CTRL2), 및 제 3 내부 스위치 제어 신호(INT_SW CTRL3)를 포함한다.
전원 스위치 제어부(220)는 비활성화된 외부 모드 신호(EXT_MODE)를 수신한다. 이때, 전원 스위치 제어부(220)는 제 1 내부 스위치 제어 신호(INT_SW_CTRL1)를 제 1 스위치 제어 신호(SW_CTRL1)로 선택한다. 전원 스위치 제어부(220)는 제 2 내부 스위치 제어 신호(INT_SW_CTRL2)를 제 2 스위치 제어 신호(SW_CTRL2)로 선택한다. 또한, 전원 스위치 제어부(220)는 제 3 내부 스위치 제어 신호(INT_SW_CTRL3)를 제 3 스위치 제어 신호(SW_CTRL3)로 선택한다.
이후의 동작은 상기 외부 제어 모드와 유사하므로 상세한 설명은 생략하기로 한다.
또한, 칩(200)은 신호의 입출력을 위한 복수개의 핀들(P1 내지 P27)을 포함한다. 여기서 복수개의 핀들(P1 내지 P27)은 입력 단자 내지는 출력 단자가 된다. 또한, 복수개의 핀들은 패드(pad)로 구현될 수도 있다.
플로팅 방지 제어부(250)는 대기 전류 테스트 시에 입력 핀에 의해 발생되는 누설 전류를 제거한다. 플로팅 방지 제어부(250)는 입력 핀에 연결된 내부 회로로 데이터를 제공함으로서, 입력 핀에 연결된 인버터 동작에 따른 누설 전류의 발생을 방지할 수 있다.
한편, 플로팅 방지 제어부(250)는 상기 외부 제어 신호(EXT_CTRL)에 의해 상기 복수의 블록들(241, 242, 243) 중 일부에 공급되는 전원이 선택적으로 차단되는 동안 입력 핀에 의해 발생된 누설 전류를 방지한다.
제 6 핀(P6) 내지 제 11 핀(P11)은 외부 제어 신호(EXT_CTRL)가 입력되는 제어 핀(control pin)들이다. 제 6 핀(P6) 내지 제 8 핀(P8)은 외부 스위치 제어 신호들(EXT_SW_CTRL1, EXT_SW_CTRL2, EXT_SW_CTRL3)을 입력받는다. 제 9 핀(P9)은 입/출력 핀들을 제어 하기 위한 외부 입출력 제어 신호(EXT_IO_CTRL)를 입력받는다. 제 11 핀(P11)은 플로팅 방지 제어부로 제공되기 위한 데이터 신호(DATA)를 입력받는다.
제 12 핀(P12) 내지 제 14 핀(P14)과 제 19 핀(P19) 내지 제 27핀(P27)에 플로팅 방지 제어부(250)가 접속된다. 또한, 제 1 핀(P1) 내지 제 5 핀(P5)과 제 15 핀(P15) 내지 제 18핀(P18)에 플로팅 방지 제어부(250)가 접속되지 않는다.
따라서, 플로팅 방지 제어부(250)가 연결된 핀들(P12-P14, P19-P27)은 입력 기능을 갖는 입력 핀들이고, 플로팅 방지 제어부(250)가 연결되지 않은 핀들(P1-P5, P15-P18)은 출력 기능을 갖는 출력 핀들이다.
플로팅 방지 제어부(250)는 외부로부터 데이터 신호(DATA)를 수신한다. 플로팅 방지 제어부(250)는 칩 제어부(210)로부터 외부 모드 신호(EXT_MODE)를 수신하고, 전원 스위치 제어부(220)로부터 입출력 제어 신호(IO_CTRL)를 수신한다.
플로팅 방지 제어부(250)의 구성에 대해서는 하기의 도 8을 참조하여 상세히 설명하기로 한다.
도 7은 도 6에 도시된 전원 스위치 제어부를 예시적으로 도시한 도면이다.
도 7을 참조하면, 전원 스위치 제어부(220)는 제 1 다중화기 (221), 제 2 다중화기(222), 제 3 다중화기(223), 및 제 4 다중화기(224)를 포함한다.
제 1 다중화기(221) 내지 제 3 다중화기(223) 각각은 대기 전류 측정을 위해 내부 제어 신호(INT_ CTRL)와 외부 제어 신호(EXT_CTRL)를 수신한다. 제 1 다중화기(221) 내지 제 3 다중화기(223)의 동작은 도 4의 전원 스위치 제어부(220)의 동작을 참조하기로 한다.
도 7의 전원 스위치 제어부(220)는 입/출력 기능을 갖는 핀들의 입/출력 제어 신호(IO_CTRL)를 발생하는 제 4 다중화기(224)를 추가로 포함할 수 있다.
제 4 다중화기(224)는 외부 모드 신호(EXT_MODE)가 활성화될 때, 외부 입/출력 제어 신호(EXT_IO_CTRL)를 선택한다. 그리고, 제 4 다중화기(224)는 외부 모드 신호(EXT_MODE)가 비활성화 될 때, 내부 입/출력 제어 신호(INT_IO_CTRL)를 선택한다.
제 4 다중화기(224)는 외부 모드 신호(EXT_MODE)에 따라 선택된 신호('입/출력 제어 신호(IO_CTRL)'라 칭하기로 함)를 플로팅 방지 제어부(250)로 제공한다. 여기서 입/출력 제어 신호(IO_CTRL)는 입/출력 핀(PIO)의 기능(또는, 동작)을 설정하기 위한 신호이다. 입/출력 제어 신호(IO_CTRL)는 플로팅 방지 제어부에 접속된 입/출력 핀(PIO)을 입력 기능을 갖도록 설정하거나, 플로팅 방지 제어부에 접속되지 않은 입/출력 핀(PIO)을 출력 기능을 갖도록 설정할 수 있다.
도 8은 도 6에 도시된 플로팅 방지 제어부를 예시적으로 도시한 도면이다.
도 8을 참조하면, 플로팅 방지 제어부(250)는 제 1 버퍼(251), 제 2 버퍼(252), 제 3 버퍼(253)를 포함하고, 제 1 플립 플롭(254), 제 2 플립 플롭(255), 제 5 다중화기(256), 및 제 6 다중화기(257)를 포함한다.
제 1 버퍼(251)는 코어(201)로부터 제공되는 신호를 입/출력핀(PIO)을 통해 출력한다. 제 1 버퍼(251)는 입출력 제어 신호(IO_CTRL)를 수신하고, 입출력 제어 신호(IO_CTRL)의 활성화에 따라 제 1 버퍼(251)의 동작을 비활성화시켜, 입/출력 핀(PIO)를 입력 핀으로 동작하도록 설정한다.
또한, 입출력 제어 신호(IO_CTRL)는 제 1 버퍼(B1)의 동작을 활성화시켜 입/출력핀(PIO)를 출력핀으로 동작하도록 설정할 수도 있다. 이때, 입/출력 핀(PIO)은 플로팅 방지 제어부(250)의 접속을 필요로 하지 않는다.
제 2 버퍼(252)는 입/출력핀(PIO)을 통해 수신되는 칩(200)의 외부 신호를 제 5 다중화기(256)로 출력한다.
제 3 버퍼(253)는 입력핀(PI)을 통해 수신되는 칩(200)의 외부 신호를 제 6 다중화기(257)로 출력한다.
제 2 플립 플롭(255)은 클록 신호(CLK)를 수신한다. 클록 신호(CLK)는 칩 제어부(210) 등으로부터 제공될 수 있다. 제 2 플립 플롭(255)은 수신된 데이터 신호(DATA)를 제 6 다중화기(257)로 출력한다.
제 6 다중화기(257)는 외부 모드 신호(EXT_MODE)를 수신한다. 제 6 다중화기(257)는 외부 모드 신호(EXT_MODE)가 비활성화되면, 제 3 버퍼(253)의 출력 신호를 출력한다. 또한, 제 6 다중화기(257)는 외부 모드 신호(EXT_MODE)가 활성화되면 제 2 플립 플롭(255)의 데이터 신호(DATA)를 코어(201)의 제 2 인버터(I2)로 출력한다.
제 1 플립 플롭(253)은 클록 신호(CLK)를 수신한다. 클록 신호(CLK)는 칩 제어부(210) 등으로부터 제공될 수 있다. 제 1 플립 플롭(254)은 제 2 플립 플롭에서 출력되는 데이터 신호(DATA)를 수신하고, 수신된 데이터 신호(DATA)를 제 5 다중화기(256)로 출력한다.
한편, 제 1 플립 플롭(253)에서 출력되는 데이터 신호는 다음 플립 플롭(미도시)으로 제공된다.
제 5 다중화기(256)는 외부 모드 신호(EXT_MODE)를 수신한다. 제 5 다중화기(256)는 외부 모드 신호(EXT_MODE)가 비활성화되면, 제 2 버퍼(252)의 출력 신호를 출력한다. 또한, 제 5 다중화기(256)는 외부 모드 신호(EXT_MODE)가 활성화되면 제 1 플립 플롭(254)의 데이터 신호(DATA)를 코어(201)의 제 1 인버터(I1)로 출력한다.
한편, 칩(200)에서 제공되는 핀은 세 가지 종류로 구분될 수 있다. 핀은 입력 기능만을 갖는 입력핀(PI), 출력 기능만을 갖는 출력핀(PO), 및 입/출력 기능을 선택적으로 갖는 입/출력핀(PIO)으로 구분될 수 있다.
본 발명에서는 외부 제어 신호(EXT_CTRL), 일예로, 제 1 외부 스위치 제어 신호(EXT_SW_CTRL1), 제 2 외부 스위치 제어 신호(EXT_SW_CTRL2), 제 3 외부 스위치 제어 신호(EXT_SW_CTRL3), 외부 입출력 제어 신호((EXT_IO_CTRL)), 및 데이터 신호(DATA) 등을 수신하는 핀들을 제외한 나머지 핀들에서는 신호가 수신되지 않는다.
따라서, 나머지 핀들 중에서도 입력핀(PI)과 입력 기능을 갖도록 선택된 입/출력핀(PIO)에 대응되는 코어(201)의 인버터들(I1, I2)에서 '1' 또는 '0'으로 결정된 데이터 신호가 수신되지 않는 경우 누설 전류(leakage current)가 발생한다.
일예로, 인버터(I2)는 전원 전압(Vdd)과 접지 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 포함한다. 인버터의 입력 신호는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트들 각각으로 입력된다. 또한, MOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 접점을 통해 인버팅된 입력 신호가 출력된다.
따라서, '1' 또는 '0'과 같이 PMOS 트랜지스터(P1)과 NMOS 트랜지스터(N2)를 턴-온 시킬 수 없는 신호가 존재하면, 인버터 내부에서 누설 전류(leckage current)가 발생된다.
이러한, 누설 전류는 대기 전류 테스트 시에 오차의 요인으로 작용할 수 있다. 즉, 대기 전류를 정확히 측정할 수 없다. 따라서, 입력핀(PI)과 입력 기능을 갖도록 선택된 입/출력핀(PIO)에 대해서는 해당 인버터로 미리 설정된 데이터를 출력하는 플로팅 방지 제어부(250)를 제공함으로서 누설 전류로 인한 플로팅을 방지한다.
또한, 출력핀(PO)와 출력 기능을 갖도록 선택된 입/출력핀(PIO)은 칩(200)의 내부 신호를 외부로 출력하므로 누설 전류가 발생되지 않는다. 따라서, 출력핀(PO)과 출력 기능을 갖도록 선택된 입/출력핀(PIO)는 플로팅 방지 제어부(250)를 필요로 하지 않는다.
따라서, 본 발명에서 제안된 플로팅 방지 제어부(250)를 추가로 사용하면 대기 전류 테스트의 오차를 감소시켜 정확한 대기 전류의 측정을 가능하게 할 수 있다.
본 발명에서 제안된 칩(200)을 사용하면, 전류 측정 동작 시 칩(200) 외부에서 칩의 핀(pin)을 통한 직접 제어를 제공할 수 있다.
100: 테스트 장치 200: 칩
110: 테스트 제어부 120: 전원 공급부
130: 입/출력부 140: 전류 검출부
201: 코어 210: 칩 제어부
220: 전원 스위치 제어부 221, 222, 223, 224: 다중화기들
230: 전원 스위치부 241, 242, 243: 블록들
250: 플로팅 방지 제어부 251, 252, 253: 버퍼들
254, 255: 플립 플롭들 256, 257: 다중화기들

Claims (10)

  1. 복수의 블록들;
    상기 복수의 블록들로 전원을 공급하도록 구성된 전원 스위치부; 및
    외부 제어 신호에 응답하여 상기 전원 스위치부를 제어하도록 구성된 전원 스위치 제어부를 포함하고,
    상기 외부 제어 신호는 상기 복수의 블록들 중 일부에 공급되는 상기 전원을 선택적으로 차단하기 위한 신호인 칩.
  2. 제 1 항에 있어서,
    상기 전원 스위치부는 상기 복수의 블록들 각각에 대응되고, 상기 복수의 블록들 각각으로 공급되는 상기 전원을 차단하기 위한 복수의 스위치들을 포함하는 칩.
  3. 제 2 항에 있어서,
    상기 외부 제어 신호는 상기 복수의 스위치들 각각을 온 또는 오프 동작시키는 신호인 칩.
  4. 제 1 항에 있어서,
    상기 외부 제어 신호에 의해 상기 복수의 블록들 중 일부에 공급되는 전원이 선택적으로 차단되는 동안 입력 핀에 의해 발생된 누설 전류를 방지하는 플로팅 방지 제어부를 더 포함하는 칩.
  5. 제 4 항에 있어서,
    상기 플로팅 방지 제어부는
    데이터 신호를 수신하는 플립 플롭; 및
    상기 입력 핀과 상기 플립 플롭에 연결되고, 상기 데이터 신호를 상기 칩 내부의 코어로 제공하여 상기 누설 전류를 방지하는 다중화기를 포함하는 칩.
  6. 테스트 장치; 및
    상기 테스트 장치에 의해 테스트 되는 칩을 포함하고,
    상기 칩은
    복수의 블록들;
    상기 복수의 블록들로 전원을 공급하도록 구성된 전원 스위치부; 및
    외부 제어 신호에 응답하여 상기 전원 스위치부를 제어하도록 구성된 전원 스위치 제어부를 포함하고,
    상기 외부 제어 신호는 상기 복수의 블록들 중 일부에 공급되는 상기 전원을 선택적으로 차단하기 위한 신호인 칩 테스트 시스템.
  7. 제 6 항에 있어서,
    상기 테스트 장치는
    상기 칩에 전원을 공급하는 전원 공급부; 및
    상기 외부 제어 신호에 의해 상기 칩에서 상기 복수의 블록들로의 전원 공급이 차단되는 동안 상기 칩으로 제공되는 대기 전류를 측정하는 전류 측정부를 포함하는 칩 테스트 시스템.
  8. 제 7 항에 있어서,
    상기 전류 측정부는 상기 칩에 공급되는 전원으로부터 상기 대기 전류를 측정하는 칩 테스트 시스템.
  9. 제 6 항에 있어서,
    상기 외부 제어 신호에 의해 상기 복수의 블록들 중 일부에 공급되는 전원이 선택적으로 차단되는 동안 입력 핀에 의해 발생된 누설 전류를 방지하는 플로팅 방지 제어부를 더 포함하는 칩 테스트 시스템.
  10. 제 9 항에 있어서,
    상기 플로팅 방지 제어부는
    데이터 신호를 수신하는 플립 플롭; 및
    상기 입력 핀과 상기 플립 플롭에 연결되고, 상기 데이터 신호를 상기 칩 내부의 코어로 제공하여 상기 누설 전류를 방지하는 다중화기를 포함하는 칩 테스트 시스템.
KR1020100051887A 2010-06-01 2010-06-01 칩 및 칩 테스트 시스템 KR20110132073A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100051887A KR20110132073A (ko) 2010-06-01 2010-06-01 칩 및 칩 테스트 시스템
US13/097,477 US20110291691A1 (en) 2010-06-01 2011-04-29 Chip and chip test system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100051887A KR20110132073A (ko) 2010-06-01 2010-06-01 칩 및 칩 테스트 시스템

Publications (1)

Publication Number Publication Date
KR20110132073A true KR20110132073A (ko) 2011-12-07

Family

ID=45021570

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100051887A KR20110132073A (ko) 2010-06-01 2010-06-01 칩 및 칩 테스트 시스템

Country Status (2)

Country Link
US (1) US20110291691A1 (ko)
KR (1) KR20110132073A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165686B2 (en) 2012-12-28 2015-10-20 SK Hynix Inc. Test mediation device, system for testing memory device and method for testing memory device
KR20170073172A (ko) * 2015-12-18 2017-06-28 삼성전자주식회사 반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템
US20230124949A1 (en) * 2018-04-11 2023-04-20 Shenzhen Chipuller Chip Technology Co., LTD. True power shedding apparatus and method to reduce power consumption

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5980035B2 (ja) * 2012-07-31 2016-08-31 キヤノン株式会社 情報処理装置およびその制御方法
US9646708B2 (en) * 2015-05-07 2017-05-09 Sandisk Technologies Llc Input/output interface circuits and methods for memory devices
CN108205102A (zh) * 2016-12-20 2018-06-26 成都锐成芯微科技股份有限公司 Dc-dc电源转换芯片自动测试系统及方法
CN107247665B (zh) * 2017-05-18 2020-06-26 北京信安世纪科技股份有限公司 一种c接口函数的测试方法及系统
CN107219432A (zh) * 2017-07-26 2017-09-29 武汉理工大学 船舶电力推进系统电能质量检测方法及检测装置
CN111175636B (zh) * 2020-01-02 2022-09-13 广东科学技术职业学院 邦定检测电路及邦定检测装置
CN111736059B (zh) * 2020-07-02 2022-08-26 深圳比特微电子科技有限公司 芯片测试方法、测试设备和测试系统
CN112269123B (zh) * 2020-10-16 2023-03-14 天津津航计算技术研究所 通用可配置的芯片测试电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4974202B2 (ja) * 2001-09-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
US7134106B2 (en) * 2004-04-09 2006-11-07 Incentia Design Systems Corp. Method and system for providing fast design for testability prototyping in integrated circuit designs
US7282905B2 (en) * 2004-12-10 2007-10-16 Texas Instruments Incorporated System and method for IDDQ measurement in system on a chip (SOC) design
WO2007049172A1 (en) * 2005-10-24 2007-05-03 Nxp B.V. Ic testing methods and apparatus
KR101205323B1 (ko) * 2006-09-28 2012-11-27 삼성전자주식회사 리텐션 입/출력 장치를 이용하여 슬립모드를 구현하는시스템 온 칩
US7979764B2 (en) * 2007-11-01 2011-07-12 Cadence Design Systems, Inc. Distributed test compression for integrated circuits
US7675308B1 (en) * 2008-08-20 2010-03-09 Faraday Technology Corp. Test circuit and test method for power switch

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165686B2 (en) 2012-12-28 2015-10-20 SK Hynix Inc. Test mediation device, system for testing memory device and method for testing memory device
KR20170073172A (ko) * 2015-12-18 2017-06-28 삼성전자주식회사 반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템
US20230124949A1 (en) * 2018-04-11 2023-04-20 Shenzhen Chipuller Chip Technology Co., LTD. True power shedding apparatus and method to reduce power consumption

Also Published As

Publication number Publication date
US20110291691A1 (en) 2011-12-01

Similar Documents

Publication Publication Date Title
KR20110132073A (ko) 칩 및 칩 테스트 시스템
US5929650A (en) Method and apparatus for performing operative testing on an integrated circuit
US9698771B1 (en) Testing of power on reset (POR) and unmaskable voltage monitors
US9213063B2 (en) Reset generation circuit for scan mode exit
US11536767B2 (en) Self-test circuitry
CN109521262B (zh) 用于测试功率管理模块的不可屏蔽电压监视器的电路
US11587634B2 (en) Integrated circuit test apparatus
US7768315B2 (en) Multiplexor with leakage power regulator
US9312850B2 (en) Testable power-on-reset circuit
JP2006292571A (ja) 試験装置及び試験方法
US11119153B1 (en) Isolation enable test coverage for multiple power domains
US20100019774A1 (en) Isolation cell with test mode
US8558566B2 (en) Exclusive-option chips and methods with all-options-active test mode
US10241148B2 (en) Virtual access of input/output (I/O) for test via an on-chip star network
WO2008118717A1 (en) Sharing routing of a test signal with an alternative power supply to combinatorial logic for low power design
US20120166900A1 (en) Testing circuits
US9158319B2 (en) Closed-loop adaptive voltage scaling for integrated circuits
US10996266B2 (en) System and method for testing voltage monitors
US10578671B2 (en) Semiconductor device
US8887017B2 (en) Processor switchable between test and debug modes
US20180172761A1 (en) Integrated circuit on chip instrument controller
US11442108B1 (en) Isolation logic test circuit and associated test method
US9438025B1 (en) Radiation hardened chip level integrated recovery apparatus, methods, and integrated circuits
KR101212723B1 (ko) 반도체 장치
JP4179190B2 (ja) ワンチップマイクロコンピュータ及びワンチップマイクロコンピュータの過電圧印加試験方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid