KR101212723B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 제 1 전력 전달 패드에 연결된 제 1 전력 라인, 제 2 전력 전달 패드에 연결된 제 2 전력 라인 및 상기 제 1 전력 라인 및 상기 제 2 전력 라인에 연결되어 제 1 전력 라인 및 제 2 전력 라인을 연결 또는 차단하는 테스트 옵션부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 전력 공급에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치의 생산 과정에서, 웨이퍼 단계의 반도체 메모리 장치의 셀이 정상적으로 리드, 라이트 동작을 할 수 있는 지 판단하기 위해 프로브 테스트가 실시된다. 프로브 테스트는 웨이퍼 단계의 반도체 메모리 장치에 전력 패드에 프로브 카드 핀을 연결하여 전력을 공급하고 리드 및 라이트 명령을 통해 셀들에 대한 입출력 결과를 판단하게 된다.
반도체 메모리 장치는 생산이 완료되면 외부 어플리케이션에 연결되어 전력을 공급받는다. 하지만 외부 어플리케이션에서 공급 받는 전력의 안정성은 한계가 있으므로, 반도체 메모리 장치는 전력 노이즈 및 안정성이 필요한 회로들에 전력을 별도로 공급 받게 된다. 별도로 전력을 공급받는 회로의 예로, 데이터의 출력을 위한 회로가 있다. 데이터 출력을 위한 회로에는 출력 전원 전압 및 출력 접지 전압을 별도로 공급받아 출력 되는 데이터의 특성을 안정화 한다. 또한 클럭 신호의 타이밍에 관련된 DLL 회로에는 DLL 전원 전압 및 DLL 접지 전압을 별도로 공급받아 DLL 회로를 안정되게 동작시킨다. 또한 전반적인 회로에는 일반 전원 전압 및 일반 접지 전압을 사용한다.
프로브 테스트는 웨이퍼 단계에서 실시하게 되는데, 프로브 카드를 복수 개의 프로브 핀들을 포함하여 구성하여 웨이퍼 상의 칩들에 접촉하여 전력을 공급한다. 프로브 테스트의 공정 시간을 줄이기 위해 웨이퍼 상의 칩들을 동시에 복수 개 테스트하는 방식을 사용한다. 프로브 카드에서, 칩의 패드에 접촉되는 프로브 핀의 수에 따라 동시에 테스트할 수 있는 칩들의 개수가 달라지게 된다. 따라서 한 개의 칩에 연결되어야 하는 프로브 핀 숫자가 적을수록 동시에 테스트할 수 있는 칩의 숫자가 많아지고, 프로브 테스트의 공정 시간이 줄어든다. 또한 반도체 메모리 장치가 집적화 되면서 각 칩들 사이의 거리가 줄어들고 있어 프로브 카드의 프로브 핀들의 간격도 좁아지게 된다. 이에 따라 프로브 카드의 제작이 어려워지게 되어 프로브 테스트의 공정 진행도 어려워지고 있다.
도 1은 종래 기술에 따른 반도체 장치의 회로도이다. 도 1의 반도체 장치는 일반 전원 전압 패드(VDD Pad)에 연결된 일반 전원 전압 라인(VDD Power Line) 및 DLL 전원 전압 패드(VDLL Pad)에 연결된 DLL 전원 전압 라인(VDLL Power Line)을 포함한다. 위에서 설명한 것처럼, DLL 전원 전압 라인(VDLL Power Line)은 DLL 회로들에게 전력을 공급하는 라인이다. 일반 전원 전압 라인(VDD Power Line)은 DLL 회로 및 데이터 출력 회로를 제외한 전반적인 회로들에게 전력을 공급하는 라인이다. DLL 회로들은 전력 노이즈에 특성이 취약해지기 때문에 DLL 전원 전압 라인(VDLL Power Line) 및 DLL 접지 전압 라인(미도시)를 별도로 구성하여 사용하게 된다. 이에 따라 반도체 장치는 일반 전원 전압 라인(VDD Power Line)에 전력을 공급하기 위한 일반 전원 전압 패드(VDD Pad) 및 DLL 전원 전압 라인(VDLL Power Line)에 전력을 공급하기 위한 DLL 전원 전압 패드(VDLL Pad)를 포함한다. 도 1에 도시된 반도체 장치는 프로브 테스트 시, 일반 전원 전압 패드(VDD Pad) 및 DLL 전원 전압 패드(VDLL Pad)에 각각의 프로브 핀(Probe pin)을 연결하여 각각의 전력을 공급받게 된다.
본 발명은 상술한 문제점을 해결하기 위해 도출된 것으로, 프로브 핀을 사용하는 테스트 시 보다 적은 프로브 핀으로 테스트가 가능한 반도체 장치를 제공하는데 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제 1 전력 전달 패드에 연결된 제 1 전력 라인, 제 2 전력 전달 패드에 연결된 제 2 전력 라인 및 상기 제 1 전력 라인 및 상기 제 2 전력 라인에 연결되어 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 연결 또는 차단하는 테스트 옵션부를 포함한다.
본 발명은 프로브 핀을 사용하는 테스트에서 보다 적은 프로브 핀으로 테스트를 가능하게 하여 보다 많은 반도체 장치를 동시에 테스트할 수 있도록 하는 효과를 창출한다. 이에 따라 반도체 장치의 테스트 시간 및 테스트 비용 감소 효과를 창출한다.
도 1은 종래 기술에 따른 반도체 장치의 회로도,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도,
도 3은 도 2에 도시된 반도체 장치의 일 실시예에 따른 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
반도체 장치, 특히 반도체 메모리 장치가 전력을 일반 전력, DLL 전력 및 출력 전력 등으로 전원 종류를 따로 나누어 사용하는 이유는 반도체 메모리 장치가 생산 완료 이후, 한정된 전력 안정성을 가진 외부 어플리케이션에서 전력을 공급받기 때문이다. 하지만 프로브 테스트 시의 반도체 메모리 장치는 프로브 테스트 장비에서 전력을 공급 받는다. 상기 프로브 테스트 장비에서 공급하는 전력은 상기 외부 어플리케이션에서 공급하는 전력보다 안정적이다.
또한 프로브 테스트는 웨이퍼 단계에서 반도체 메모리 장치의 셀들이 정상적으로 리드 및 라이트 동작을 수행할 수 있는가를 확인하는 테스트이고 비교적 간단한 데이터 패턴의 입출력으로 진행된다. 이에 따라 프로브 테스트 시, 반도체 메모리 장치에 공급되는 전력이 생산 완료 이후 외부 어플리케이션으로부터 공급되는 전력보다 불안정하더라도 테스트가 가능하다.
본 발명은 위에서 설명한 프로브 테스트 장비에서 공급하는 전력이 상기 외부 어플리케이션에서 공급하는 전력보다 안정적인 점 및 프로브 테스트 시 반도체 메모리 장치가 외부 어플리케이션에서 공급되는 전력보다 다소 불안정한 전력을 공급받더라도 테스트가 가능한 점을 감안하여 도출되었다.
도 2에 도시된 상기 반도체 장치는 제 1 전력 전달 패드에 연결된 제 1 전력 라인, 제 2 전력 전달 패드에 연결된 제 2 전력 라인 및 상기 제 1 전력 라인 및 상기 제 2 전력 라인에 연결되어 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 연결 또는 차단하는 테스트 옵션부(100)를 포함한다.
상기 테스트 옵션부(100)가 제 1 전력 라인 및 제 2 전력 라인을 연결 또는 차단할 수 있으므로, 본 발명의 일 실시예에 따른 반도체 장치는 상기 제 1 전력 패드를 통해 공급 받는 전력을 상기 제 2 전력 라인에 전달할 수 있다. 이러한 점은 반도체 장치의 프로브 테스트에서 장점으로 적용된다. 도 1에 도시된 반도체 메모리 장치는 상기 일반 전원 전압 라인(VDD Power Line) 및 상기 DLL 전원 전압 라인(VDLL Power Line)에 전력을 공급하기 위해 각각 상기 DLL 전원 전압 패드(VDLL Pad) 및 상기 일반 전원 전압 패드(VDD Pad)에 프로브 핀이 연결되어야 한다. 이와 달리 도 2에 도시된 본 발명의 일 실시예에 따른 반도체 장치는 상기 제 1 전력 전달 패드에만 프로브 핀이 연결되어 전력이 공급되면 상기 제 2 전력 전달 패드에 프로브 핀이 연결되지 않더라도 상기 제 2 전력 라인에 전력을 공급할 수 있다. 위에서 설명한 것처럼 각각의 반도체 메모리 칩에 연결되는 프로브 핀(Probe pin)의 수에 따라 동시에 프로브 테스트를 할 수 있는 칩들의 숫자가 결정되므로 본 발명의 일 실시예에 따른 반도체 장치는 프로브 테스트의 테스트 시간, 및 비용을 감소 시킬 수 있어 원가 경쟁력을 높일 수 있다.
일반적으로 전력 패드는 전원의 종류에 따라 각각 하나씩 존재한다. 좀 더 설명하면, 일반 전원/접지 전압, 출력 전원/접지 전압, DLL 전원/접지 전압에 각각 하나의 전력 패드가 존재한다. 하지만 동일한 전원 종류에 전력 패드가 복수 개 존재하는 경우도 있을 수 있다. 이러한 경우에도, 본 발명은 동일하게 적용될 수 있다.
도 3은 도 2에 도시된 상기 반도체 장치의 일 실시예에 따른 회로도이다.
도 3에 도시된 상기 반도체 장치는 상기 제 1 전력 라인으로서 상기 DLL 전원 전압 라인(VDLL Power Line)을 사용하고, 상기 제 1 전력 전달 패드로서 상기 DLL 전원 전압 패드(VDLL Pad)를 사용하여 구성하였다. 또한 상기 제 2 전력 라인으로서 상기 일반 전원 전압 라인(VDD Power Line)을 사용하고, 상기 제 2 전력 전달 패드로서 상기 일반 전원 전압 패드(VDD Pad)를 사용하여 구성하였다.
도 3에 도시된 상기 테스트 옵션부(100)는 프로브 테스트 신호(ptest)에 응답하여 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 연결 또는 차단하도록 구성하였다. 상기 테스트 옵션부(100)는 패스 게이트(PG), 인버터(IV)를 포함한다. 상기 인버터(IV)는 상기 프로브 테스트 신호(ptest)를 입력받아 반전하여 출력한다. 상기 패스 게이트(PG)는 상기 제 1 전력 라인 및 상기 제 2 전력 라인 사이에 연결되어 상기 프로브 테스트 신호(ptest) 및 상기 프로브 테스트 신호(ptest)의 반전된 신호를 각각 엔모스 단자 및 피모스 단자로 입력받는다. 이에 따라 상기 테스트 옵션부(100)는 상기 프로브 테스트 신호(ptest)가 활성화되면 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 연결하고 상기 프로브 테스트 신호(ptest)가 비활성화되면 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 차단한다. 상기 프로브 신호(ptest)는 테스트 모드 신호를 사용하여 구성될 수 있다. 도 3에 도시된 상기 반도체 장치는 프로브 테스트 시 상기 프로브 테스트 신호(ptest)를 활성화 하여 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 연결한다. 이에 따라 상기 제 1 전력 전달 패드에만 프로브 핀(Probe pin)이 연결되어도 상기 제 1 전력 라인 및 상기 제 2 전력 라인 모두에 전력이 공급될 수 있다. 또한 프로브 테스트 이후 상기 프로브 테스트 신호(ptest)를 비활성화 상태로 고정하여 상기 반도체 장치가 생산 완료 이후 외부 어플리케이션에 연결되면, 상기 제 1 전력 전달 패드 및 상기 제 2 전력 전달 패드로 각각 전력을 공급 받아 노멀 동작을 할 수 있다.
도 3에 도시된 상기 테스트 옵션부(100)는 상기 패스 게이트(PG) 및 상기 인버터(IV)를 포함하여 구성되었다. 상기 테스트 옵션부(100)는 상기 프로브 테스트 신호(ptest)를 입력받는 엔모스 트랜지스터(미도시)를 포함하여 구성될 수 있다. 또한 상기 테스트 옵션부(100)는 상기 프로브 테스트 신호(ptest)의 반전된 신호를 입력받는 피모스 트랜지스터(미도시)를 포함하여 구성될 수도 있다. 또한 상기 테스트 옵션부(100)는 퓨즈 옵션(미도시)을 포함하여 구성될 수 있다. 상기 테스트 옵션부(100)를 상기 퓨즈 옵션을 포함하여 구성하게 되면 상기 프로브 테스트 신호(ptest)가 필요하지 않다는 장점이 있다.
상기 제 1 전력 라인 및 상기 제 2 전력 라인은 상기 반도체 장치의 동작에 문제가 생기지 않는 한도에서 모든 전력 라인에 해당될 수 있다. 본 발명의 일 실시예에 따른 상기 반도체 장치는 상기 제 1 전력 라인 및 상기 제 2 전력 라인으로서 일반 전원 전압 라인, 출력 전원 전압 라인, DLL 전원 전압 라인, 일반 접지 전압 라인, 출력 접지 전압 라인 및 DLL 접지 전압 라인 등을 사용하여 구성될 수 있다.
또한 위의 설명에서 본 발명을 반도체 메모리 장치의 실시예를 통해 설명하였지만, 본 발명은 반도체 장치에도 동일한 기술적 사상 및 특징으로 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 테스트 옵션부

Claims (6)

  1. 제 1 전력 전달 패드에 연결된 제 1 전력 라인;
    제 2 전력 전달 패드에 연결된 제 2 전력 라인; 및
    상기 제 1 전력 라인 및 상기 제 2 전력 라인에 연결되어 프로브 테스트 신호에 응답하여 상기 제 1 전력 라인 및 상기 제 2 전력 라인을 연결 또는 차단하는 테스트 옵션부를 포함하는 반도체 장치
  2. 제 1 항에 있어서,
    상기 제 1 전력 라인으로서 일반 전원 전압 라인, 일반 접지 전압 라인, 출력 전원 전압 라인, 출력 접지 전압 라인, DLL 전원 전압 라인, DLL 접지 전압 라인 중 하나를 사용하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전력 라인으로서 일반 전원 전압 라인, 일반 접지 전압 라인, 출력 전원 전압 라인, 출력 접지 전압 라인, DLL 전원 전압 라인, DLL 접지 전압 라인 중 하나를 사용하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 테스트 옵션부는 상기 프로브 테스트 신호에 따라 활성화되는 패스 게이트를 포함하는 것을 특징으로 하는 반도체 장치
  5. 제 1 항에 있어서, 상기 테스트 옵션부는 상기 프로브 테스트 신호에 따라 활성화되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치
  6. 제 1 항에 있어서, 상기 테스트 옵션부는 퓨즈를 포함하는 것을 특징으로 하는 반도체 장치
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