KR20150033101A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것으로, 특히 반도체 장치의 프로브 테스트시 프로브 카드와의 연결 핀을 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 테스트 모드시 제어신호에 따라 온 다이 터미네이션신호를 활성화시켜 출력하는 테스트 제어부, 및 온 다이 터미네이션신호의 활성화시 데이터 마스크 신호를 풀다운 구동하는 데이터 마스크 패드를 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{Semiconductor device and system including the same}
본 발명은 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것으로, 특히 반도체 장치의 프로브 테스트시 프로브 카드와의 연결 핀을 줄일 수 있도록 하는 기술이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
DDR 동기식 메모리 장치는 내부적으로 멀티-비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터 스트로브 신호에 동기시켜 병렬로 정렬시키고, 이후에, 외부 클럭신호에 동기되어 입력되는 라이트명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리 셀 어레이에 저장하는 방식을 말한다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 이러한 메모리 셀 들의 집합을 메모리 뱅크(memory bank)라 한다.
반도체 메모리 장치는 칩셋(chipset)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 칩셋에서 쓰기 동작을 요구하는 경우 입력 패드를 통해 입력되는 데이터를 메모리 셀에 저장하고, 읽기 동작을 요구하는 경우 출력 패드를 통해 메모리 셀에 저장된 데이터를 외부로 출력한다.
반도체 메모리 장치 내에 구비되는 메모리 뱅크의 개수는 설계에 따라 달라질 수 있다. 요즈음에는 반도체 메모리 장치의 대용량화를 위하여 메모리 뱅크의 개수가 늘어나고 있다.
최근에는 반도체 메모리 장치의 고집적화, 다기능화 및 저전원 전압화가 급속히 진행되고 있다. 이러한 추세에 따라 반도체 메모리 장치의 집적도 및 입출력 기능이 다양해지고 있다. 따라서, 외부의 장치와 연결되는 반도체 메모리 장치의 패드 수가 증가하고 있다.
도 1은 종래의 반도체 시스템에 관한 구성도이다.
종래의 반도체 시스템은 테스터(10)와 칩(20)을 포함한다.
테스터(10)는 접지전압 공급부(11, 12)를 포함한다. 접지전압 공급부(11, 12)는 칩(20)의 데이터 마스크 패드 P1, 데이터 패드 P2에 접지전압을 공급한다.
여기서, 테스터(10)는 칩(20)의 데이터 마스크 패드 P1, 데이터 패드 P2와 연결 핀을 통해 연결되어 칩(20)을 테스트하는 프로브 카드를 포함한다. 그리고, 칩(20)은 데이터 마스크(Data Mask; DM) 패드 P1, 데이터 패드 P2 및 터미네이션부(21)를 포함한다.
터미네이션 인에이블 신호 TEN가 활성화되면 터미네이션부(21)가 동작하게 되어 온 다이 터미네이션 신호 ODTEN가 하이 레벨로 활성화된다. 그러면, 테스터(10)로부터 인가되는 접지전압에 따라 데이터 마스크 패드 P1와 데이터 패드 P2의 연결 핀이 풀다운 된다.
웨이퍼 상의 반도체 메모리 소자에서 터미네이션 테스트를 진행할 때 테스트의 효율성을 향상시키기 위해 데이터 마스크 패드 P1, 데이터 패드 P2는 터미네이션 테스트를 생략한다. 이에 따라, 테스트 모드시 마스크 패드 P1, 데이터 패드 P2는 전원전압(VDD) 또는 접지전압단(VSS)에 접속시키게 된다.
반도체 메모리 장치는 복수의 패드 또는 핀을 구비하고, 복수의 패드를 통해 외부 컨트롤러와 통신한다. 패드는 외부의 컨트롤러와 통신하기 위한 반도체 메모리 장치의 필수적인 구성요소이지만 반도체 메모리 장치의 소형화에 약점으로 작용한다. 반도체 메모리 장치가 대용량화되면서 패드의 개수가 증가하고 있고, 패드가 차지하는 면적은 그만큼 증가하게 된다.
특히, 메모리 장치가 DDR3에서 저전력 DDR4 스펙으로 발전함에 따라 각 뱅크의 입출력 핀의 개수도 증가하게 되었다. 이러한 경우 프로브 테스트 카드의 제작에 부담이 커지게 되고, 반도체 메모리 장치는 테스트를 위한 패드 개수가 증가하게 된다.
본 발명은 프로브 테스트시 반도체 장치와 프로브 카드 간의 연결 핀을 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 테스트 모드시 제어신호에 따라 온 다이 터미네이션신호를 활성화시켜 출력하는 테스트 제어부; 및 온 다이 터미네이션신호의 활성화시 데이터 마스크 신호를 풀다운 구동하는 데이터 마스크 패드를 포함하는 것을 특징으로 한다.
위의 테스트 모드는 프로브 테스트 모드이다.
그리고, 데이터 마스크 패드는 온 다이 터미네이션신호의 활성화시 접지전압 레벨로 풀다운 구동된다.
테스트 제어부는 제어신호와 터미네이션 제어신호 중 적어도 어느 하나가 활성화되는 경우 온 다이 터미네이션신호를 활성화시켜 출력한다.
테스트 제어부는 제어신호와 터미네이션 제어신호를 노아연산하는 노아게이트; 및 노아게이트의 출력을 반전하여 온 다이 터미네이션신호를 출력하는 인버터를 포함한다.
데이터 마스크 패드는 데이터 마스크 신호의 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 온 다이 터미네이션신호가 인가되는 트랜지스터를 하는데, 트랜지스터는 NMOS 트랜지스터를 포함할 수 있다.
또한, 테스트 모드시 터미네이션 제어신호에 따라 동작하여 외부의 테스터로부터 인가되는 접지전압에 따라 풀다운 구동되는 데이터 패드를 더 포함한다.
또한, 터미네이션 인에이블 신호의 활성화시 터미네이션 저항의 기능을 수행하고 테스트 제어부에 터미네이션 제어신호를 제공하는 터미네이션부를 더 포함한다.
또한, 프로브 테스트 모드시 제어신호를 활성화시켜 출력하는 제어신호 생성부를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 시스템은, 데이터 패드와 데이터 마스크 패드를 포함하는 반도체 장치; 및 테스트 모드시 데이터 패드와 접속되어 데이터 패드를 접지전압 레벨로 풀다운시키는 테스터를 포함하고, 데이터 마스크 패드는 온 다이 터미네이션신호에 따라 데이터 마스크 신호를 접지전압 레벨로 풀다운 구동하는 것을 특징으로 한다.
위의 반도체 장치는 테스트 모드시 제어신호에 따라 온 다이 터미네이션신호를 활성화시켜 출력하는 테스트 제어부를 포함한다.
테스트 제어부는 상기 제어신호와 터미네이션 제어신호 중 적어도 어느 하나가 활성화되는 경우 온 다이 터미네이션신호를 활성화시켜 출력한다.
테스트 제어부는 제어신호와 터미네이션 제어신호를 노아연산하는 노아게이트; 및 노아게이트의 출력을 반전하여 온 다이 터미네이션신호를 출력하는 인버터를 포함한다.
반도체 장치는 터미네이션 인에이블 신호의 활성화시 터미네이션 저항의 기능을 수행하고 테스트 제어부에 터미네이션 제어신호를 제공하는 터미네이션부를 더 포함한다.
반도체 장치는 프로브 테스트 모드시 제어신호를 활성화시켜 출력하는 제어신호 생성부를 더 포함한다.
데이터 마스크 패드는 상기 데이터 마스크 신호의 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 온 다이 터미네이션신호가 인가되는 트랜지스터를 포함하고, 트랜지스터는 NMOS 트랜지스터를 포함할 수 있다.
또한, 테스터는 프로브 테스트 모드시 데이터 패드와 프로브가 접속된다.
본 발명은 반도체 장치의 LPDDR4 스펙에서 프로브 테스트시 프로브 카드와 연결되는 데이터 마스크 핀을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 시스템에 관한 구성도.
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성도.
도 3은 도 1의 패드 제어부에 관한 상세 회로도.
도 4는 도 1의 데이터 마스크 패드에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
본 발명의 실시예에 따른 반도체 시스템은 테스터(100)와 칩(200)을 포함한다.
테스터(100)는 접지전압 공급부(110)를 포함한다. 접지전압 공급부(110)는 칩(200)의 데이터 패드 P4에 접지전압을 공급한다. 여기서, 테스터(100)는 칩(200)의 데이터 패드 P4와 연결되어 칩(200)을 테스트하는 프로브 카드를 포함할 수 있다.
그리고, 칩(200)은 데이터 마스크(Data Mask; DM) 패드 P3, 데이터 패드 P4, 터미네이션부(210), 제어신호 생성부(220) 및 테스트 제어부(230)를 포함한다. 여기서, 데이터 패드 P4는 반도체 메모리 칩(200)으로 데이터 DQ가 입력되거나 반도체 메모리 칩(200)으로부터 데이터 DQ를 출력하기 위해 구비된다. 그리고, 데이터 마스크 패드 P3는 데이터 마스크 신호 DM를 수신하는 패드이다. 데이터 마스크 신호 DM는 반도체 메모리 장치의 라이트 동작에서 사용되는 신호이다.
데이터 마스크 신호 DM는 반도체 메모리 장치의 데이터 처리용량 및 데이터 처리속도가 증가하면서 사용되고 있다. 이러한 데이터 마스크 신호 DM는 기입 동작이 수행될 때 특정 타이밍에서 특정 메모리 셀을 마스크 한다. 즉, 데이터의 패턴에 따라 반도체 메모리 장치에 저장된 데이터의 변경이 필요하지 않을 때, 데이터 패드 P4를 통해 칩(200)으로 입력되는 데이터의 일부가 반도체 메모리 장치의 내부 회로로 전달되지 않도록 차단하는 역할을 수행한다.
특히, DDR 동기식 메모리 장치는 기입을 원하지 않는 데이터를 마스크(mask)하기 위한 데이터 마스크 핀(DM Pin ; data mask Pin)을 구비하므로, 데이터 마스크 신호가 활성화될 때 데이터의 입력이 차단될 수 있다.
또한, 데이터 마스크 패드 P3는 터미네이션 데이터 스트로브(Termination data strobe) 또는 리던던트 데이터 스트로브(Redundant data strobe) 용도로 사용될 수도 있으며 이를 위한 터미네이션부(210)가 형성된다. 데이터 입출력핀 수가 서로 다른 반도체 메모리 소자를 이용하여 메모리 시스템을 구성할 때 데이터 스트로브 신호의 부하(Load)가 다르게 되어 발생하는 타이밍 문제 등을 방지하기 위해 데이터 마스크 신호가 데이터 스트로브 신호의 역할을 할 수도 있다. 또한, 부하를 동일하게 하기 위해서 데이터 마스크 패드 P3에 터미네이션을 제공할 수도 있다. 이와 같은 기능은 모드 레지스터 세트(Mode register set, MRS) 설정에 의해 선택될 수 있다.
반도체 장치의 노말 동작시에는 라이트 동작을 위해서 라이트 커맨드가 입력된다. 라이트 커맨드가 인가되면 반도체 메모리 장치는 데이터 패드 P4를 통해 입력 데이터 DQ를 수신하고, 데이터 마스크 패드 P3를 통해 데이터 마스크 신호 DM를 수신한다.
이때, 데이터 마스크 신호 DM가 인에이블 되면 입력되는 데이터가 마스킹 되고 데이터 마스크 신호 DM가 디스에이블 되면 입력되는 데이터가 마스킹 되지 않는다. 따라서, 반도체 메모리 장치는 각각 할당된 패드를 통해 입력 데이터 DQ, 데이터 마스크 신호 DM를 수신하여 입력 데이터 DQ로부터 내부 데이터를 생성하고, 내부 데이터를 데이터 입출력 라인으로 전송함으로써 반도체 메모리 장치에 저장한다. 위와 같이, 상기 데이터 마스크 신호 DM는 반도체 메모리 장치의 리드 동작에서는 사용되지 않는다.
한편, DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 웨이퍼 단계 및 패키지 단계에서 회로의 결함을 검출하기 위한 테스트 단계를 거친다. 웨이퍼 상에 반도체 장치들이 설계된 후에는, 반도체 장치들 중 일부 선택된 반도체 장치들(즉, 테스트용 셀 들)이 웨이퍼의 일부 영역에 형성된 테스트 패턴(Test pattern)을 통하여, 외부의 테스터(100)에 의해 테스트 된다. 이를 웨이퍼 레벨(Wafer level) 테스트라 한다.
반도체 설계 기술과 공정 기술이 발달하여 현재는 저전력 DDR4(Double Data Rate) 스펙 이상의 반도체 장치가 널리 사용되고 있다. 고속 동작 주파수를 가지는 DDR DRAM의 경우, 데이터의 전달과정에서 신호의 왜곡을 방지하기 위해 터미네이션(termination) 부(210)를 사용한다.
터미네이션 기술에는 반도체 메모리 장치 내에 터미네이션부(210)를 장착하는 온 다이 터미네이션(on-die termination; ODT) 기술이 있다. 온 다이 터미네이션 기술은 신호의 충실도(signal integrity)가 높기 때문에 최근에는 온 다이 터미네이션 기술이 널리 사용되고 있다. 이러한 터미네이션부(210)는 온-칩 터미네이션(On-Chip Termination) 이라고도 불리우는 임피던스 매칭 회로이며, 이는 칩(200) 내의 패드 P3, P4 근방에 채용된다.
터미네이션부(210)의 온 다이 터미네이션 회로는 독출 동작시에는 오프되어 동작하지 않는다. 그리고, 기입 동작시에는 터미네이션 인에이블신호 TEN에 따라 온 되어 터미네이션 저항의 기능을 수행한다. 그런데, 반도체 메모리 장치의 동작 속도가 증가함에 따라 온 다이 터미네이션 회로의 동작을 테스트할 필요가 있다.
웨이퍼 레벨 테스트시에는 내부 전압 테스트용 패드들에 테스터(100)의 프로브가 직접 접촉되므로, 반도체 메모리 장치의 내부 전압들에 대한 테스트가 가능하다. 이러한 반도체 장치는 오픈 테스트(open test) 및 단락/누설 테스트(short and leakage test)가 수행될 수 있다.
여기서, 오픈 테스트는 외부의 테스터(100)와 반도체 칩(200) 간의 연결상태가 정상적으로 이루어졌는지 여부를 확인하는 것이 주된 목적이다. 웨이퍼 상태에서는 반도체 칩(200)의 데이터 패드 P4와 테스터(100)의 프로브 카드(probe card)와의 접촉 상태를 확인한다. 오픈 테스트는 반도체 칩(200)의 모든 입출력 패드/핀을 접지시키고, 테스트하고자 하는 패드/핀에 바이어스 전류를 인가한다. 즉, 테스터(100)의 접지전압 공급부(110)로부터 인가되는 접지전압이 반도체 칩(200)의 데이터 패드 P4에 인가된다.
이후에, 외부의 테스터(100)는 입출력 패드/핀의 전압을 측정하여 측정된 전압이 기준 범위 이내에 있는지의 여부를 판단한다. 측정된 전압이 기준범위 이내이면 정상적으로 접촉된 것으로 판단하고, 기준범위를 벗어나면 단락 또는 오픈 되었다고 판단한다.
본 발명의 실시예에서는 테스터(100)로부터 인가되는 접지전압이 칩(200)의 데이터 패드 P4에만 인가되고 데이터 마스크 패드 P3에는 인가되지 않는다. 칩(200)의 프로브 테스트 모드시 온 다이 터미네이션신호 ODT에 따라 데이터 마스크 패드 P3가 내부적으로 접지 상태가 된다.
즉, 데이터 마스크 패드 P3는 테스트 동작시 테스터(100)의 프로브에 물리적으로 접속되지 않으므로 테스터(100)로부터 연결 핀을 통해 접지전압을 인가받는 것이 아니다. 이에 따라, 본 발명의 실시예에 따른 칩(200)은 테스터(100)의 프로브 카드에 할당된 핀을 줄일 수 있도록 한다.
예를 들면, LPDDR4 스펙을 갖는 반도체 장치의 구조상 각 바이트 단위의 데이터가 위치적으로 분리되어 있다. 이에 따라, 각 바이트 단위별로 데이터 마스크 패드 P3가 분리되어 있다. 이러한 경우 프로브 테스트시 각각의 데이터 마스크 핀을 접지전압 레벨로 제어해야 한다. 이를 위해, 테스터(100)의 프로브 카드에 데이터 마스크 핀을 4개 할당해야 한다. 위와 같이, 본 발명의 실시예의 경우 테스터(100)와 칩(200)의 데이터 마스크 핀이 물리적으로 연결되지 않으므로 프로브 카드에 할당된 데이터 마스크 핀 4개를 줄일 수 있다.
더욱 상세하게 설명하면, 터미네이션 인에이블신호 TEN가 활성화되면 터미네이션부(210)가 동작하게 되어 터미네이션 저항의 기능을 수행하고 터미네이션 제어신호 ODTEN를 활성화시킨다. 그리고, 프로브 테스트 모드시 테스트 신호 TEST가 활성화되면 제어신호 생성부(220)는 제어신호 TPARA를 활성화시켜 테스트 제어부(230)에 출력한다. 테스트 신호 TEST는 모드 레지스터 세트(Mode register set, MRS) 코드를 이용하여 생성할 수도 있다. 여기서, 제어신호 TPARA는 프로브 테스트시 내부적으로 프로브 테스트를 인식할 수 있도록 하는 신호이다.
테스트 제어부(230)는 터미네이션 제어신호 ODTEN와 제어신호 TPARA를 조합하여 온 다이 터미네이션신호 ODT를 활성화시킨다. 온 다이 터미네이션신호 ODT가 활성화되는 경우 데이터 마스크 패드 P3는 테스트 모드로 인식하여 데이터 마스크 신호 DM를 접지전압 상태로 제어한다.
그리고, 데이터 패드 P4는 터미네이션 테스트시에 터미네이션 제어신호 ODTEN가 활성화되면 터미네이션 테스트를 생략하기 위해 외부의 테스터(100)로부터 인가되는 접지전압을 인가받는다. 데이터 패드 P4는 테스트 동작시에 테스터(100)의 프로브에 접속되며 터미네이션부(210)의 터미네이션을 제공받는다.
도 3은 도 1의 테스트 제어부(230)에 관한 상세 회로도이다.
테스트 제어부(230)는 노아게이트 NOR1와 인버터 IV1를 포함한다. 여기서, 노아게이트 NOR1는 터미네이션 제어신호 ODTEN와 제어신호 TPARA를 노아연산한다. 그리고, 인버터 IV1는 노아게이트 NOR1의 출력을 반전하여 온 다이 터미네이션신호 ODT를 출력한다.
이러한 구성을 갖는 테스트 제어부(230)는 터미네이션 제어신호 ODTEN와 제어신호 TPARA 중 적어도 어느 하나의 신호가 활성화되는 경우 온 다이 터미네이션신호 ODT를 로직 하이 레벨로 출력한다. 즉, 테스트 모드시 터미네이션 제어신호 ODTEN가 로우 레벨인 경우에도 제어신호 TPARA가 하이 레벨인 경우 온 다이 터미네이션신호 ODT를 하이 레벨로 제어할 수 있다.
도 4는 도 1의 데이터 마스크 패드 P3에 관한 상세 회로도이다.
데이터 마스크 패드 P3는 풀다운 구동소자인 NMOS 트랜지스터 N1를 포함한다. 여기서, NMOS 트랜지스터 N1는 데이터 마스크 신호 DM 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 온 다이 터미네이션신호 ODT가 인가된다.
이러한 구성을 갖는 데이터 마스크 패드 P3는 온 다이 터미네이션신호 ODT가 하이 레벨로 활성화되면 NMOS 트랜지스터 N1가 턴 온 되어 데이터 마스크 신호 DM를 접지전압 레벨로 구동된다. 반면에, 온 다이 터미네이션신호 ODT가 로우 레벨인 경우 데이터 마스크 신호 DM는 플로팅 상태가 된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다.
또한, 신호 및 회로의 인에이블 상태를 나타내기 위한 활성화, 비활성화, 하이 또는 로우의 구성은 실시 예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (19)

  1. 테스트 모드시 제어신호에 따라 온 다이 터미네이션신호를 활성화시켜 출력하는 테스트 제어부; 및
    상기 온 다이 터미네이션신호의 활성화시 데이터 마스크 신호를 풀다운 구동하는 데이터 마스크 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 테스트 모드는 프로브 테스트 모드인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 데이터 마스크 패드는 상기 온 다이 터미네이션신호의 활성화시 접지전압 레벨로 풀다운 구동되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 테스트 제어부는 상기 제어신호와 터미네이션 제어신호 중 적어도 어느 하나가 활성화되는 경우 상기 온 다이 터미네이션신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서, 상기 테스트 제어부는
    상기 제어신호와 상기 터미네이션 제어신호를 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전하여 상기 온 다이 터미네이션신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 데이터 마스크 패드는 상기 데이터 마스크 신호의 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 온 다이 터미네이션신호가 인가되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 트랜지스터는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 테스트 모드시 터미네이션 제어신호에 따라 동작하여 외부의 테스터로부터 인가되는 접지전압에 따라 풀다운 구동되는 데이터 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 터미네이션 인에이블 신호의 활성화시 터미네이션 저항의 기능을 수행하고 상기 테스트 제어부에 터미네이션 제어신호를 제공하는 터미네이션부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 프로브 테스트 모드시 상기 제어신호를 활성화시켜 출력하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 데이터 패드와 데이터 마스크 패드를 포함하는 반도체 장치; 및
    테스트 모드시 상기 데이터 패드와 접속되어 상기 데이터 패드를 접지전압 레벨로 풀다운시키는 테스터를 포함하고,
    상기 데이터 마스크 패드는 온 다이 터미네이션신호에 따라 데이터 마스크 신호를 접지전압 레벨로 풀다운 구동하는 것을 특징으로 하는 반도체 시스템.
  12. 제 11항에 있어서, 상기 반도체 장치는
    상기 테스트 모드시 제어신호에 따라 상기 온 다이 터미네이션신호를 활성화시켜 출력하는 테스트 제어부를 포함하는 것을 특징으로 하는 반도체 시스템.
  13. 제 12항에 있어서, 상기 테스트 제어부는 상기 제어신호와 터미네이션 제어신호 중 적어도 어느 하나가 활성화되는 경우 상기 온 다이 터미네이션신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 시스템.
  14. 제 13항에 있어서, 상기 테스트 제어부는
    상기 제어신호와 상기 터미네이션 제어신호를 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전하여 상기 온 다이 터미네이션신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 시스템.
  15. 제 12항에 있어서, 상기 반도체 장치는 터미네이션 인에이블 신호의 활성화시 터미네이션 저항의 기능을 수행하고 상기 테스트 제어부에 터미네이션 제어신호를 제공하는 터미네이션부를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  16. 제 12항에 있어서, 상기 반도체 장치는 프로브 테스트 모드시 상기 제어신호를 활성화시켜 출력하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  17. 제 11항에 있어서, 상기 데이터 마스크 패드는 상기 데이터 마스크 신호의 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 온 다이 터미네이션신호가 인가되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 시스템.
  18. 제 17항에 있어서, 상기 트랜지스터는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 시스템.
  19. 제 11항에 있어서, 상기 테스터는 프로브 테스트 모드시 상기 데이터 패드와 프로브가 접속되는 것을 특징으로 하는 반도체 시스템.
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