JP2006004585A - 共有ディカップリングキャパシタンス - Google Patents
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Abstract
【解決手段】最小化された面積を用いて、半導体メモリ装置の性能を向上さえるために、少なくとも一つの共有キャパシタを有するディカップリングキャパシタが複数の電圧源の間に分配される。このような電圧の高電圧ノードと低電圧ノードのそれぞれは、この電圧源においてのノイズを低下させるために、少なくとも二つの個別ノードを有する。本発明は、半導体装置のビット構造によって複数の共有キャパシタをデータ充電電圧源に結合する。
【選択図】図7
Description
本発明のまた他の目的は、最小のチップのサイズを有してディカップリングキャパシタでのノイズを低下させることができる電源供給装置を提供することにある。
ここに参照された図面は、説明を明瞭にするためのものであって、必ずしもスケールを正確に示すものではない。図1乃至29の同一又は類似の構成要素には、同一の番号が付されている。
図24は、第1電圧源(VBB1/VSS)と第2電圧源(VBB2/VSS)との間に結合されたスイッチングネットワーク208を有するまた他の装置460の回路図を示す。図7と図24とで同一参照番号を有する構成要素は類似の構造と機能とを有する。
同一参照番号を有する構成要素は、類似の構造と機能とを有する。
30 キャパシタンス調節部
102 DRAM
104 セルアレイ
106 メモリセル
108 ワードライン
110 ビットライン
112 アドレス入力バッファ
114 カラムデコーダ
116 ローデコーダ
118、422 感知増幅器
120 I/Oバッファ
124、244 コマンドデコーダ
126 電圧発生器
132 第1ディカップリングキャパシタ
134 第2ディカップリングキャパシタ
136 第3ディカップリングキャパシタ
138 第4ディカップリングキャパシタ
140 第5ディカップリングキャパシタ
142 第6ディカップリングキャパシタ
144 第7ディカップリングキャパシタ
146 第8ディカップリングキャパシタ
152、154 充電時間区間
162 接地ノード
164 第1時間区間
166 第2時間区間
168 第3時間区間
200、300、350、380、460 装置
202 共有キャパシタ
204 第1初期ディカップリングキャパシタ
206 第2初期ディカップリングキャパシタ
208、306 スイッチングネットワーク
210、308、370、430 第1PMOSFET
212、312、410 第1MNOSFET
214、316、374、432 第2PMOSFET
216、320、412 第2NMOSFET
218、229、310、318 第1ノード
220、232、314、322 第2ノード
222、330 制御信号発生器
223 ヒューズ回路
224、236、238、332、334、336 インバータ
226 ヒューズ
228、260 PMOSFET
230、256 NMOSFET
234 ラッチ
240 初期化信号発生器
242 MRSデコーダ
250 ボンディングパッド回路
252 ボンディングパッド
254 第1抵抗
258 第2抵抗
262、264、266 チェーン
302 第1共有キャパシタ
304 第2共有キャパシタ
324、436 第3PMOSFET
326、414 第3NMOSFET
352、354 メモリバンク
362 VREF発生器
364 VREFP発生器
366 VREFA発生器
368 第1演算増幅器
372 第2演算増幅器
382、388 位相検出器
384 可変遅延部
386 データ出力経路のレプリカ
390 電圧制御発振器
392 低域通過フィルタ
402 セルアクセストランジスタ
404 充電キャパシタ
406 等化部
408 反転ビットライン
416 分離部
418 第4NMOSFET
420 第5NMOSFET
424 分離ライン
426 第6NMOSFET
428 第7NMOSFET
434 第8NMOSFET
438、440 中間電圧ノード
442 カラム選択部
446、452 IOライン
448 カラム選択ライン
462 ワードライン電圧波形
472 電圧レベル検出器
474 発振器
476 チャージポンプ
502 半導体ウエハ
504 テストシステム
506 ICパッケージ
Claims (35)
- 少なくとも二つの別個のノードを含む高電圧ノードと少なくとも二つの別個のノードを含む低電圧ノードとの間にそれぞれ結合されている複数の電圧源と、
少なくとも一つの共有キャパシタと、
前記共有キャパシタを前記電圧源のうち、選択された一つのためのそれぞれの高電圧ノードと低電圧ノードとに結合するためのスイッチングネットワークと、を具備することを特徴とする電圧供給装置。 - 前記電圧源のそれぞれは、
それぞれの高電圧ノードと低電圧ノードとの間に結合されているそれぞれの初期ディカップリングキャパシタを具備することを特徴とする請求項1記載の電圧供給装置。 - 前記共有キャパシタと前記スイッチングネットワークとは、集積回路の一部として形成されることを特徴とする請求項1記載の電圧供給装置。
- 前記電圧源は、
前記集積回路の外部にあることを特徴とする請求項3記載の電圧供給装置。 - 前記電圧源は、
前記集積回路の内部にあることを特徴とする請求項3記載の電圧供給装置。 - 前記集積回路は、
メモリ装置であることを特徴とする請求項3記載の電圧供給装置。 - 前記スイッチングネットワークは、
制御信号によってそれぞれターンオン又はターンオフされる複数のトランジスタで構成されることを特徴とする請求項1記載の電圧供給装置。 - 前記電圧供給装置は、
前記制御信号を発生させるための少なくとも一つのヒューズ回路を更に具備することを特徴とする請求項7記載の電圧供給装置。 - 前記共有キャパシタと前記スイッチングネットワークとは、集積回路の一部であり、前記ヒューズ回路内にあるヒューズは、前記集積回路の製造のためのウエハ段階において、前記電圧源のうちの選択された一つを決定するために開閉することを特徴とする請求項8記載の電圧供給装置。
- 前記共有キャパシタと前記スイッチングネットワークとは、メモリ装置の一部であり、前記制御信号は、前記メモリ装置のMRS(モードレジスタセット)デコーダによって発生させられることを特徴とする請求項7記載の電圧供給装置。
- 前記メモリ装置の製造のためのウエハ段階又はパッケージ段階において、前記電圧源のうちの選択された一つを決定するためにMRSデコーダに信号を提供するようにメモリコントローラがプログラムされることを特徴とする請求項10記載の電圧供給装置。
- 前記電圧供給装置は、
前記制御信号を発生させるための少なくとも一つのボンディングパッド回路を更に具備することを特徴とする請求項7記載の電圧供給装置。 - 前記共有キャパシタと前記スイッチングネットワークとは、集積回路の一部であり、前記集積回路の製造のためのウエハ段階において、前記電圧源のうちの選択された一つを決定するために少なくとも一つのボンディング回路がバイアスされ、又はフローティングされることを特徴とする請求項12記載の電圧供給装置。
- 半導体装置の少なくとも一つの出力の充電のために用いられるデータ充電電圧源と、
複数の共有ディカップリングキャパシタと、
前記半導体装置のビット構造によって多様な数の前記共有ディカップリングキャパシタを前記データ充電電圧源に結合するためのスイッチングネットワークとを具備することを特徴とする電圧供給装置。 - 前記電圧供給装置は、
それぞれの高電圧ノードと低電圧ノードとの間に結合されているそれぞれの初期ディカップリングキャパシタをそれぞれ具備するデータ充電電圧源を含んだ複数の電圧源を更に具備することを特徴とする請求項14記載の電圧供給装置。 - 前記共有ディカップリングキャパシタと前記スイッチングネットワークとは、前記半導体装置の一部として形成されることを特徴とする請求項14記載の電圧供給装置。
- 前記スイッチングネットワークは、
制御信号によってそれぞれターンオン又はターンオフされる複数のトランジスタで構成されることを特徴とする請求項14記載の電圧供給装置。 - 前記電圧供給装置は、
前記制御信号を発生させるための少なくとも一つのヒューズ回路を更に具備することを特徴とする請求項17記載の電圧供給装置。 - 前記半導体装置は、メモリ装置であり、前記制御信号は前記メモリ装置のMRS(モードレジスタセット)デコーダによって発生させられることを特徴とする請求項17記載の電圧供給装置。
- 前記電圧供給装置は、
前記制御信号を発生させるための少なくとも一つのボンディングパッド回路を更に具備することを特徴とする請求項17記載の電圧供給装置。 - 少なくとも二つの別個のノードを含む高電圧ノードと少なくとも二つの別個のノードを含む低電圧ノードとの間にそれぞれ結合されている複数の電圧源と、
少なくとも一つの共有キャパシタと、
前記共有キャパシタを前記複数の電圧源のうちの選択された一つのためのそれぞれの高電圧ノードと低電圧ノードとに結合するためのスイッチングネットワークと、
前記電圧源のうちの選択された一つを示すために、前記半導体装置のウエハ段階又はパッケージ段階において、設定される成分を有する制御信号発生器を具備することを特徴とする電圧供給装置。 - 前記制御信号発生器は前記電圧源のうち、前記選択された一つを示すために、前記ウエハ段階において、開閉するヒューズを具備するヒューズ回路であることを特徴とする請求項21記載の電圧供給装置。
- 前記制御信号発生器は、前記電圧源のうち、前記選択された一つを示すために、前記ウエハ段階において、バイアスされ、又はフローティングされるボンディングパッドを具備するボンディングパッド回路であることを特徴とする請求項21記載の電圧供給装置。
- 前記半導体装置は、メモリ装置であり、前記制御信号発生器は、前記電圧源のうち、前記選択された一つを示すためにメモリコントローラから入力される信号をデコードするMRSデコーダであることを特徴とする請求項21記載の電圧供給装置。
- 前記電圧源のうち、前記選択された一つを示すための信号は、前記パッケージ段階において、前記メモリコントローラにプログラムされて入ることを特徴とする請求項24記載の電圧供給装置。
- 前記電圧源のうち、一つは前記半導体装置の少なくとも一つの出力で充電するのに用いられるデータ充電電圧源であることを特徴とする請求項21記載の電圧供給装置。
- 前記電圧供給装置は、複数の共有キャパシタを更に具備し、前記スイッチングネットワークは、前記半導体装置のビット構造によって多様な数の前記共有キャパシタを前記データ充電電圧源に結合することを特徴とする請求項26記載の電圧供給措置。
- 前記半導体装置は、メモリ装置であることを特徴とする請求項21記載の電圧供給装置。
- 前記電圧源のうち、一つは前記メモリ装置のリフレッシュ動作において、前記共有キャパシタが結合される外部メモリアレイ電圧源(VDDA/VSSA)であることを特徴とする請求項28記載の電圧供給装置。
- 前記電圧源のうち、一つは前記メモリ装置のPBT(並列ビットテスト)動作期間に、前記共有キャパシタが結合される外部メモリアレイ電圧源(VDDA/VSSA)であることを特徴とする請求項28記載の電圧供給装置。
- 前記電圧源のうち、一つは前記メモリ装置の同期されたデータ出力のために前記共有キャパシタが結合される遅延同期ループ電圧源(VDDL/VSSL)であることを特徴とする請求項28記載の電圧供給装置。
- 前記電圧源のうち、一つは前記メモリ装置の同期されたデータ出力のために前記共有キャパシタが結合される位相同期ループ電圧源(VDDL/VSSL)であることを特徴とする請求項28記載の電圧供給装置。
- 前記電圧源のうち、一つは前記メモリ装置のリフラッシュ動作又はPBT(並列ビットテスト)動作期間に、前記共有キャパシタが結合される内部メモリアレイ電圧源(VINTA/VSSA)であることを特徴とする請求項28記載の電圧供給装置。
- 前記二つの電圧源のそれぞれは、前記メモリ装置のために内部バックバイアス電圧(VBB1/VSS)及び内部の負ワードライン電圧(VBB2/VSS)をそれぞれ供給することを特徴とする請求項28記載の電圧供給装置。
- 前記二つの電圧源のそれぞれは、前記メモリ装置のために内部のワードラインブースティング電圧(VPP1/VSS)及び内部分離及び等化ゲート電圧(VPP2/VSS)をそれぞれ供給することを特徴とする請求項28記載の電圧供給装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2004-045429 | 2004-06-18 | ||
KR1020040045429A KR100611506B1 (ko) | 2004-06-18 | 2004-06-18 | 반도체 메모리 장치의 디커플링 커패시턴스 조절회로 |
US10/951053 | 2004-09-27 | ||
US10/951,053 US7110316B2 (en) | 2004-06-18 | 2004-09-27 | Shared decoupling capacitance |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006004585A true JP2006004585A (ja) | 2006-01-05 |
JP4795670B2 JP4795670B2 (ja) | 2011-10-19 |
Family
ID=35772841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004328174A Active JP4795670B2 (ja) | 2004-06-18 | 2004-11-11 | 共有ディカップリングキャパシタンス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4795670B2 (ja) |
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