JP2010087517A - 半導体メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。
【選択図】 図３

Description

本発明は、半導体メモリ装置及びその製造方法に関し、より詳細には、パワーデカップリングキャパシタを含む半導体メモリ装置及びその製造方法に関する。
データを格納するために半導体メモリ装置が使われる。
半導体メモリ装置は、キャパシタを含む。キャパシタは、多様な用途に使われることができる。先ず、キャパシタは、電荷を格納することができる。格納された電荷の有無によってデータが区別されることができる。
例えば、ＤＲＡＭセルは、トランジスタとキャパシタで構成される。ＤＲＡＭセルのキャパシタには、電荷の形態でデータが格納される。しかし、キャパシタに格納された電荷は、長い期間の間、維持されなければならない。従って、キャパシタの電気容量（キャパシタンス：ｃａｐａｃｉｔａｎｃｅ）が大きいほど有利である。
又、キャパシタは、雑音除去のために使うことができる。例えば、キャパシタは、電源端子に接続されて電源電圧の急激な変化を緩衝させることができる。この際、キャパシタは、一種のローパスフィルタ（ｌｏｗ ｐａｓｓ ｆｉｌｔｅｒ）として動作する。キャパシタがローパスフィルタとして使われる場合にもキャパシタの電気容量が大きいほど有利である（例えば、特許文献１、２参照）。
キャパシタは、二つの導体の間に誘電体が介在した構造を有する。キャパシタの電気容量は、導体の面積に比例し、導体の間の距離に反比例する。しかし、半導体メモリ装置の高集積化によってキャパシタの面積が減少してきている。キャパシタの面積の減少は、電気容量の減少を引き起こすので、必要な電気容量の確保が難しくなりつつあるという問題がある。
特開２００１−１０２５２６号公報 特開２００７−２９９８６０号公報
そこで、本発明は上記従来の半導体メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明による半導体メモリ装置は、コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。
前記周辺回路領域に形成されるＮ−ウエル領域をさらに含み、前記トランジスタは、前記Ｎ−ウエル領域に形成されるＰ−タイプトランジスタであることが好ましい。
前記Ｐ−タイプトランジスタは、接地電圧が前記Ｐ−タイプトランジスタのゲートに印加され、電源電圧が前記Ｐ−タイプトランジスタのドレイン及びソースに印加されるように構成されると共に、前記第２パワーデカップリングキャパシタが前記電源電圧の変動を抑制するように構成されることが好ましい。
前記第１キャパシタは、前記第１キャパシタの第１端にバックバイアス電圧が印加され、前記第２キャパシタは、前記第２キャパシタの第１端に接地電圧が印加され、前記第１及び第２キャパシタの各々の第２端は、共通電圧ノードに接続されるように構成されると共に、前記第１パワーデカップリングキャパシタが前記バックバイアス電圧の変動を抑制するように構成されることが好ましい。
前記Ｐ−タイプトランジスタのゲート電圧と前記共通電圧ノードの電圧との間の差は、前記電源電圧より小さいことが好ましい。
前記第１及び第２キャパシタは、同一のキャパシタンスを有することが好ましい。
前記基板は、Ｐ−タイプであり、前記トランジスタは、前記基板に形成されるＮ−タイプトランジスタであることが好ましい。
前記Ｎ−タイプトランジスタは、接地電圧が前記Ｎ−タイプトランジスタのゲートに印加され、電源電圧が前記Ｎ−タイプトランジスタのドレイン及びソースに印加されるように構成されると共に、前記第２パワーデカップリングキャパシタが前記電源電圧の変動を抑制するように構成されることが好ましい。
前記第１キャパシタは、バックバイアス電圧が前記第１キャパシタの第１端に印加され、前記第２キャパシタは、前記第２キャパシタの第１端に接地電圧が印加され、前記第１及び第２キャパシタの各々の第２端は、共通電圧ノードに接続されるように構成されると共に、前記第１パワーデカップリングキャパシタが前記バックバイアス電圧の変動を抑制するようにように構成されることが好ましい。
前記Ｎ−タイプトランジスタのゲート電圧と前記共通電圧ノードの電圧との間の差は、前記電源電圧より小さいことが好ましい。
前記第１及び第２キャパシタは、同一のキャパシタンスを有することが好ましい。
また、上記目的を達成するためになされた本発明による半導体メモリ装置は、基板の周辺回路領域のトランジスタにかけて形成される第１及び第２キャパシタを有し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタとして機能し、前記トランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。
前記周辺回路領域に形成されるＮ−ウエル領域をさらに有し、前記トランジスタは、前記Ｎ−ウエル領域に形成されるＰ−タイプトランジスタであることが好ましい。
前記Ｐ−タイプトランジスタは、前記Ｐ−タイプトランジスタのゲートに接地電圧が印加され、前記Ｐ−タイプトランジスタのドレイン及びソースに電源電圧が印加されるように構成されると共に、前記第２パワーデカップリングキャパシタが前記電源電圧の変動を抑制するように構成されることが好ましい。
前記第１キャパシタは、前記第１キャパシタの第１端にバックバイアス電圧が印加され、前記第２キャパシタは、前記第２キャパシタの第１端に接地電圧が印加され、前記第１及び第２キャパシタの各々の第２端は、共通電圧ノードに接続されるように構成されると共に、前記第１パワーデカップリングキャパシタが前記バックバイアス電圧の変動を抑制するように構成されることが好ましい。
上記目的を達成するためになされた本発明による半導体メモリ装置の製造方法は、半導体メモリ装置の製造方法において、Ｐ−タイプ基板の周辺回路領域にＮ−ウエル領域を形成する段階と、前記Ｎ−ウエル領域にＰ−タイプトランジスタを形成する段階と、前記周辺回路領域の前記トランジスタにかけて第１及び第２キャパシタを形成する段階と、前記Ｐ−タイプトランジスタのゲートを接地電圧に接続し、前記Ｐ−タイプトランジスタのドレイン及びソースを電源電圧に接続して、前記Ｐ−タイプトランジスタが前記電源電圧のデカップリングキャパシタとして機能するようにさせる段階とを有することを特徴とする。
前記第１キャパシタの第１端をバックバイアス電圧に接続する段階と、前記第２キャパシタの第１端を接地電圧に接続する段階と、前記第１及び第２キャパシタの各々の第２端を共通電圧ノードに接続して、前記第１及び第２キャパシタの組み合わせが前記バックバイアス電圧の変動を抑制するようにさせる段階とを更に有することが好ましい。
前記Ｐ−タイプトランジスタのゲート電圧と前記共通電圧ノードの電圧との間の差は、前記電源電圧より小さいことが好ましい。
前記第１及び第２キャパシタは、同一のキャパシタンスを有することが好ましい。
本発明に係る半導体メモリ装置及びその製造方法によれば、周辺回路領域内の使用しなかったトランジスタをパワーデカップリングキャパシタとして使用する。従って、パワーデカップリングキャパシタのための追加領域が要求されないという効果がある。それにより、半導体メモリ装置の集積度及び信頼性が向上するという効果がある。
異なるタイプのパワーデカップリングキャパシタを示す図である。 本発明の実施形態による半導体メモリ装置を示すブロック図である。 図２に示した半導体メモリ装置を示す断面図である。 図３に示した周辺回路領域の等価回路図である。 トランジスタをパワーデカップリングキャパシタとして使用する場合の問題点を説明するための断面図である。 図５に示した周辺回路領域の等価回路図である。 トランジスタをパワーデカップリングキャパシタとして使用しない場合のバイアス条件を説明するための断面図である。 本発明の他の実施形態による半導体メモリ装置を示す断面図である。 図８に示した周辺回路領域の等価回路図である。 本発明による半導体メモリ装置を含むコンピューティングシステムを概略的に示すブロック図である。
次に、本発明に係る半導体メモリ装置及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
上述の一般的な説明及び後述の詳細な説明の全てが例示的であることと理解しなければならなく、請求された発明の付加的な説明が提供されることと見なされなければならない。参照符号が本発明の実施形態に詳細に表示され、それの例が参照図面に示してある。同一の参照番号が同一又は類似の部分を参照するために説明及び図面に使われる。
後述で、ダイナミックランダムアクセスメモリＤＲＡＭ装置が本発明の特徴及び機能を説明するための一例として使われる。しかし、この技術分野の当業者は、ここに記載された内容によって本発明の他の利点及び性能を容易に理解することができる。本発明は、他の実施形態を通じて、具現される、或いは適用されることができる。さらに、詳細な説明は、本発明の範囲、技術的な思想、そして他の目的から抜け出さなく、観点及び用途によって修正される、或いは変更されることができる。
図１は、異なるタイプのパワーデカップリングキャパシタを示す図である。
半導体メモリ装置を構成する回路には多様な電圧が印加される。このような電圧は、多様な原因によって急激に変動することがある。
しかし、このような電圧の急激な変動は、半導体メモリ装置の誤動作を誘発させることがある。従って、半導体メモリ装置に印加される電圧の急激な変動を抑制する、或いは防止することが要求される。
図１（ａ）に示すように、電源ノイズを減少させるために電源電圧ＶＤＤと接地電圧ＶＳＳとの間にキャパシタを接続することができる。このような方式に使われるキャパシタは、パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）と呼ばれる。図１（ａ）のパワーデカップリングキャパシタは、電源電圧ＶＤＤの急激な変動を防止する。電源電圧ＶＤＤの急激な変動が防止されることによって半導体メモリ装置の誤動作を防止することができる。
図１（ｂ）に示したパワーデカップリングキャパシタは、図１（ａ）に示したパワーデカップリングキャパシタのより詳細な実施形態である。ＰＭＯＳトランジスタは、パワーデカップリングキャパシタの用途に使用される。
図１（ｂ）を参照すると、ＰＭＯＳトランジスタのゲートは、接地電圧ＶＳＳに接続され、ドレイン及びソースは、電源電圧ＶＤＤに接続される。
又、図１（ｃ）に示すように、パワーデカップリングキャパシタは、ＮＭＯＳトランジスタを利用して具現することもできる。ＮＭＯＳトランジスタのゲートは、電源電圧ＶＤＤに接続され、ドレイン及びソースは、接地電圧ＶＳＳに接続される。
このようなパワーデカップリングキャパシタは、電源電圧ＶＤＤの変動を抑制するために利用される。しかし、パワーデカップリングキャパシタを半導体メモリ装置内に追加することは集積度の低下を発生させる。パワーデカップリングキャパシタを形成するための追加の領域が要求されるためである。
本発明によると、周辺回路領域内のトランジスタがパワーデカップリングキャパシタの用途に使われる。周辺回路領域は、メモリセルアレイを除外した領域を意味する。
装置全体の集積度は、メモリセルアレイの集積度に影響を受ける。メモリセルアレイは、非常に多くの数の構成要素を含むためである。従って、メモリセルアレイからパワーデカップリングキャパシタを除去し、集積度が低い周辺回路領域にパワーデカップリングキャパシタを提供することによって、半導体メモリ装置の集積度を向上させることができる。
図２は、本発明の実施形態による半導体メモリ装置を示すブロック図である。
図２を参照すると、本発明の実施形態による半導体メモリ装置は、メモリセルアレイ１１０と、行デコーダ１２０と、行アドレスバッファ１３０と、感知増幅器１４０と、列デコーダ１５０と、列アドレスバッファ１６０と、入出力バッファ１７０と、を含む。
メモリセルアレイ１１０は、図面には示さなかったが、行（又はワードライン）と列（又はビットライン）に配列された複数のメモリセルを具備する。簡潔な説明のために、各メモリセルは、一つのトランジスタ及び一つのキャパシタで構成されるＤＲＡＭメモリセルであると仮定する。しかし、メモリセルは、異なる形態で具現することもできる。
図２に示した実施形態で、トランジスタのゲートは、ワードラインに接続され、ドレインは、ビットラインに接続され、ソースは、キャパシタの一端（第１端）に接続される。キャパシタの他端（第２端）は、接地端子に接続される。
トランジスタは、キャパシタを対応するビットラインに電気的に接続及び分離するスイッチとして動作する。トランジスタがターンオンされると、ビットラインがキャパシタに接続されるはずである。このような方法によって、データを示す電荷がキャパシタに誘導又はキャパシタから除去される。
行アドレスバッファ１３０は、外部（例えば、ホスト）から提供される行アドレス（ｒｏｗ ａｄｄｒｅｓｓ）を臨時に格納するための回路である。行デコーダ１２０は、行アドレスバッファ１３０から出力される行アドレス信号に応答して、メモリセルアレイ１１０のワードラインのうち、少なくとも一つを活性化させる。
列アドレスバッファ１６０は、外部（例えば、ホスト）から提供される列アドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）を臨時に格納するための回路である。列デコーダ１５０は、列アドレスバッファ１６０から出力される列アドレス信号に応答して、メモリセルアレイ１１０のビットラインを選択する。
感知増幅器１４０は、メモリセルアレイ１１０内の選択されたビットラインを通じてデータを感知及びラッチ（ｌａｔｃｈ）する。
入出力バッファ１７０は、感知増幅器１４０によって感知／ラッチされたデータを受信して、入力されたデータを外部に出力する。
本発明の実施形態において、メモリセルアレイ１１０は、コア領域（ｃｏｒｅ ａｒｅａ）を構成する。メモリセルアレイ１１０は、半導体メモリ装置の大部分を占める核心領域であるためである。メモリセルアレイ１１０を除外した他の領域は、周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ ａｒｅａ）を構成する。周辺回路領域は、メモリセルアレイ１１０にデータが格納されるように、又はメモリセルアレイ１１０に格納されたデータを感知するようにする回路が形成される。
図３は、図２に示した半導体メモリ装置を示す断面図である。
ＤＲＡＭ装置において、一つのメモリセルは、一つのトランジスタと一つのキャパシタで構成される。この構成要素は、稠密に形成されて、半導体メモリ装置の集積度を増加させる。集積度の増加は、トランジスタのゲートの長さを短くする。短くなったゲートの長さは、トランジスタの性能（例えば、動作速度）を向上させる。
しかし、集積度の増加は、キャパシタを形成する導電面の有効面積を減少させる。従って、キャパシタンスが減少してしまう。各種の雑音によるデータエラーを防止し、リフレッシュ間隔（ｒｅｆｒｅｓｈ ｉｎｔｅｒｖａｌ）を維持するために電気容量は、一定値以上（例えば、約２５ｆＦ）である必要がある。
従って、単位面積当たりの電気容量を増大させる技術を必要とする。これに対する解決策のうち、一つは、キャパシタの電極を立体化させることである。例えば、スタック（ｓｔａｃｋｅｄ）キャパシタ構造、トレンチ（ｔｒｅｎｃｈ）キャパシタ構造、そして粗面化（ｒｕｇｇｅｄ）電極などの技術が開発されて、ＤＲＡＭの生産に使われてきた。
また一つは、キャパシタを構成する誘電体の非誘電率（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ、ε）を増加させることである。
本発明の実施形態によるキャパシタは、電気容量を向上させるために円筒形構造を有する。円筒形構造によってキャパシタ電極の面積が増加する。増加した面積は、キャパシタの電気容量を増加させる。但し、本発明の範囲は、これに限定されない。キャパシタは、多様な形態に製造することができるということは本発明が属する技術分野で通常の知識を有した者には自明なことである。
図３を参照すると、半導体メモリ装置は、コア領域と周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）に区分される。
上述したように、コア領域は、複数のメモリセルを含む。周辺回路領域は、メモリセルアレイを除外したその他の回路を含む。
コア領域内のトランジスタは、Ｐ−タイプ基板２１０上に形成される。トランジスタのドレイン２１１は、導電性プラグ２１２によってビットラインＢＬに接続される。トランジスタのソース２１３は、導電性プラグ２１４によって円筒形キャパシタの下部電極２１５に接続される。キャパシタの下部電極２１５上に誘電体２１６が形成され、誘電体２１６上に導電性物質２１７が形成される。キャパシタの上部電極２１８は、導電性物質２１７に接地電圧を印加するために形成される。
本発明の実施形態において、周辺回路領域内のトランジスタは、Ｎ−ウエル領域２２１上に形成される。
周辺の回路は、データを格納しないので、トランジスタのソース２２２は、キャパシタの下部電極２２５に接続されない。又、トランジスタのドレイン２２３は、ビットラインに接続されない。トランジスタのゲート２２４上方には、キャパシタの下部電極２２５が形成される。
キャパシタの下部電極２２５の表面には、誘電体２２６が形成され、誘電体２２６上に導電性物質２２７が形成される。キャパシタの第１上部電極２２８は、導電性物質２２７にバックバイアス電圧ＶＢＢを印加するために形成される。キャパシタの第２上部電極２２９は、導電性物質２２７に接地電圧ＶＳＳを印加するために形成される。
上述したように、キャパシタは、半導体集積回路、特にアナログ回路製造のための基本的な受動素子のうちの一つである。特に、キャパシタは、電源供給回路及びＤＲＡＭに通常現れるアナログ回路のみではなく、液晶表示装置ＬＣＤのピクセルで格納キャパシタに使われる。キャパシタ面積の増加は、集積回路の費用を増加させる。従って、キャパシタが少ない領域を占有しながら大きい電気容量を有することが望ましい。
トランジスタのゲート絶縁膜は、薄く、均一の厚さを有し、欠陥又は不純物がなく、それの厚さに関わらず高い耐電圧を有する。従って、トランジスタのゲート絶縁膜は、キャパシタの絶縁体に好適である。
キャパシタ及びトランジスタの両方を有する集積回路の場合に、トランジスタの活性層及びゲート電極の間に形成されたＭＯＳキャパシタンス（ゲートキャパシタンス）が時々一つのキャパシタとして使われる。ＭＯＳキャパシタンスを使用するキャパシタ（以下、“ＭＯＳキャパシタ”と称する）は、その絶縁体として上述した優秀な特性を有するゲート絶縁膜を使用することができ、それは、製造工程の増加がなくてもトランジスタと共に同時に形成されることができる。
しかし、ＭＯＳキャパシタは、その活性層でチャンネルが形成された後のみに、キャパシタとして機能する。従って、ＭＯＳキャパシタをトランジスタとして使用するためには、ゲート電極とソース領域との間の電圧がトランジスタの導電性によって制御される必要がある。例えば、Ｎ−タイプトランジスタのゲートに印加される電圧は、臨界電圧より高くなければならなく、Ｐ−タイプトランジスタのゲートに印加される電圧は、臨界電圧より低くなければならない。
また図３を参照すると、本発明による実施形態において、周辺回路領域は、Ｐ−型トランジスタを含む。トランジスタのゲート２２４は、接地端子ＶＳＳに接続され、ソース２２２、ドレイン２２３、Ｎ−ウエル領域２２１は、電源ＶＤＤ端子に接続される。従って、本発明によれば、周辺回路領域のトランジスタがパワーデカップリングキャパシタとして使用することができる。トランジスタは、電源電圧の急激な変動を防止することができる。従って、追加のキャパシタのための領域が不必要になって、半導体メモリ装置の集積度が向上する。
図４は、図３に示した周辺回路領域の等価回路図である。
図４を参照すると、キャパシタ３１０の一端には、バックバイアス電圧ＶＢＢが印加され、キャパシタ３２０の一端には、接地電圧ＶＳＳが印加される。バックバイアス電圧ＶＢＢは、負電位（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）を有する。半導体メモリ装置の低電力化によって、接地電位ＶＳＳより低い電位のバックバイアス電圧ＶＢＢが使われる。
キャパシタ３１０、３２０は、バックバイアス電圧ＶＢＢの急激な変動を抑制するパワーデカップリングキャパシタとして動作する。
キャパシタ３１０、３２０の下部に形成されるトランジスタ３３０は、電源電圧ＶＤＤの変動を抑制するパワーデカップリングキャパシタとして使われる。パワーデカップリングキャパシタとして使われるためにトランジスタ３３０のゲートは、接地電圧ＶＳＳに接続され、ドレイン、ソース、Ｎ−ウエル領域は、電源電圧ＶＤＤに接続される。
しかし、キャパシタ３１０、３２０の中間ノード電圧Ｖａとトランジスタ３３０のゲート電圧Ｖｂとの差が電源電圧ＶＤＤより高い場合、トランジスタの破壊などの問題が発生されうる。これは半導体メモリ装置の信頼性を低下させる。本発明において、キャパシタ３１０、３２０の他端は、互いに接続される。
キャパシタ３１０、３２０の電気容量が同一であると仮定する場合、キャパシタ３１０、３２０の間の中間ノード電圧Ｖａは、電荷分配法則によってＶＢＢ／２となる。又、上述したように、トランジスタ３３０のゲート電圧は、接地端子ＶＳＳに接続される。従って、中間ノード電圧Ｖａとトランジスタのゲート電圧Ｖｂの差は、ＶＢＢ／２となる。この電圧差は、電源電圧より低い（ＶＢＢ／２＜ＶＤＤ）ので、信頼性の問題が発生しない。
本発明の実施形態において、キャパシタ３１０、３２０は、バックバイアス電圧ＶＢＢの変動を抑制するためのパワーデカップリングキャパシタに動作する。又、トランジスタ３３０は、電源電圧ＶＤＤの変動を抑制するためのパワーデカップリングキャパシタに動作する。
これは、本発明の実施形態によるトランジスタ３３０がＰ−タイプトランジスタで形成されるので可能となる。これにより、半導体メモリ装置の集積度向上が可能となる。既存の半導体メモリ装置の場合、ｎ−タイプトランジスタのドレイン、ソース、ゲートの全てに接地電圧ＶＳＳが印加されたので、トランジスタがパワーデカップリングキャパシタとして使われることができなかった。これは、後述される図面を参照して詳細に説明する。
図５は、トランジスタをパワーデカップリングキャパシタとして使用する場合の問題点を説明するための断面図である。
図５を参照すると、半導体メモリ装置は、コア領域と周辺回路領域に区分される。コア領域は、図３に示したものと同一である。従って、説明の簡潔化のためにコア領域に対する説明は省略する。
周辺回路領域内のトランジスタは、Ｐ−タイプ基板上に形成される。周辺回路は、データを格納しないので、トランジスタのソース４２２がキャパシタの下部電極４２５に接続されない。又、トランジスタのドレイン４２３は、ビットラインＢＬに接続されない。トランジスタのゲート４２４上方には、キャパシタ下部電極４２５が形成される。キャパシタ下部電極４２５上に、誘電体４２６が形成され、誘電体４２６上に導電性物質４２７が形成される。上部電極４２８、４２９は、導電性物質４２７に電圧を印加するために形成される。
図５の周辺回路領域内に形成されたトランジスタは、ｎ−型トランジスタである。従って、トランジスタをパワーデカップリングキャパシタとして使用するためにゲート４２４は、電源電圧ＶＤＤに接続され、ドレイン４２３、ソース４２２、基板４１０には、接地電圧ＶＳＳが印加される。
しかし、キャパシタの下部電極４２５の電圧とトランジスタのゲート４２４の電圧との差が電源電圧ＶＤＤ以上である場合、トランジスタ破壊などの信頼性問題が発生されうる。以下、図６を参照して電圧差による問題点を詳細に説明する。
図６は、図５に示した周辺回路領域の等価回路図である。
図６を参照すると、キャパシタ５１０の一端には、バックバイアス電圧ＶＢＢが印加され、キャパシタ５２０の一端には、接地電圧ＶＳＳが印加される。即ち、キャパシタ５１０、５２０は、バックバイアス電圧ＶＢＢの変動を抑制するパワーデカップリングキャパシタに動作する。又、トランジスタ５３０のゲートには、電源電圧ＶＤＤが印加され、トランジスタ５３０のドレイン、ソース、Ｎ−ウエル領域には、接地電圧ＶＳＳが印加される。即ち、トランジスタは、電源電圧の変動を抑制するパワーデカップリングキャパシタに使われる。
しかし、キャパシタ５１０、５２０の電気容量が同一であると仮定する場合、キャパシタ５１０、５２０の間の中間ノード電圧Ｖａは、電荷分配法則によってＶＢＢ／２となる。従って、中間ノード電圧Ｖａとトランジスタのゲート電圧Ｖｂとの差Ｖａｂは、ＶＤＤ＋ＶＢＢ／２となる。この電圧差は、電源電圧より大きい（ＶＤＤ＋ＶＢＢ／２＞ＶＤＤ）ので、トランジスタ破壊などの信頼性問題が発生しうる。従って、従来の周辺回路領域内のｎ−型トランジスタ５３０は、パワーカップリングキャパシタとして使用することができなかった。
図７は、トランジスタをパワーデカップリングキャパシタとして使用しない場合のバイアス条件を説明するための断面図である。
コア領域は、図３の場合と同一であるので、説明の簡潔化のためにこれに対する詳細な説明は省略する。
図７を参照すると、周辺回路領域内のトランジスタのゲート６２４、ドレイン６２３、ソース６２２、基板６１０には、接地電圧ＶＳＳが印加される。
従って、トランジスタは、パワーデカップリングキャパシタとして使用することができない。即ち、キャパシタ６２８、６２９は、バックバイアス電圧ＶＢＢのためのパワーデカップリングキャパシタとして動作する反面、トランジスタは、パワーデカップリングキャパシタとして動作しない。従って、電源電圧ＶＤＤのためのパワーデカップリングキャパシタを形成するための空間が要求される。結局、半導体メモリ装置の集積度が低下される。
上述したように本発明において、周辺回路領域内のトランジスタは、基板内のＮ−ウエル領域上に形成される。即ち、周辺回路領域のトランジスタは、Ｐ−タイプトランジスタに形成される。従って、キャパシタとトランジスタとの間の電圧差を小さく維持しながら、キャパシタとトランジスタの全てをパワーデカップリングキャパシタに使用することが可能になる。
図８は、本発明の他の実施形態による半導体メモリ装置を示す断面図である。
図８を参照すると、半導体メモリ装置は、コア領域と周辺回路領域に区分される。コア領域は、図３に示したものと同一である。従って、説明の簡潔化のためにコア領域に対する説明は省略する。
周辺回路領域のトランジスタは、Ｐ−タイプ基板７１０上に形成される。即ち、トランジスタは、ｎ−タイプトランジスタに形成される。周辺回路は、データを格納しないので、トランジスタのソース７２２はキャパシタの下部電極７２５に接続されない。又、トランジスタのドレイン７２３は、ビットラインＢＬに接続されない。トランジスタのゲート７２４上方には、キャパシタ下部電極７２５が形成される。下部電極７２５上には、誘電体７２６が形成され、誘電体７２６上に導電性物質７２７が形成される。キャパシタの上部電極（７２８、７２９）は、導電性物質７２７に電圧印加のために形成される。
図８に示す本実施形態で、キャパシタ構造は、半導体メモリ装置のコア領域及び周辺領域に拡張される。
キャパシタ構造は、金属層｛（７１８、７２８）、７２９、（７１７、７２７）、（７１６、７２６）、（７１５、７２５）｝を含む。従って、コア領域の上部電極層７１８は、周辺領域の上部電極７２８、７２９のうち、一つ又は全てを構成する金属層と同一である。コア領域の導電性物質７１７は、周辺領域の導電性物質７２７を構成する金属層と同一である。そして、共通的なキャパシタ構造を構成する他の金属層は、コア領域及び周辺領域に拡張される。
このような方法によって、半導体メモリ装置の製造は、単純化される。第１及び第２キャパシタ８１０、８２０（図９を参照）は、コア領域のメモリセルキャパシタを形成する工程と同一の工程によって形成されるためである。
図９は、図８に示した周辺回路領域の等価回路図である。
図９を参照すると、キャパシタ８１０の一端には、バックバイアス電圧ＶＢＢが印加され、キャパシタ８２０の一端には、接地電圧ＶＳＳが印加される。即ち、キャパシタ８１０、８２０は、バックバイアス電圧ＶＢＢの変動を抑制するパワーデカップリングキャパシタとして動作する。又、トランジスタ８３０のゲートには、接地電圧ＶＳＳが印加され、トランジスタ８３０のドレイン、ソースには、電源電圧ＶＤＤが印加される。即ち、トランジスタ８３０は、電源電圧の変動を抑制するパワーデカップリングキャパシタとして使われる。
又、キャパシタ８１０、８２０の電気容量が同一であると仮定する場合、キャパシタ８１０、８２０の間の中間ノード電圧Ｖａは、電荷分配法則によってＶＢＢ／２となる。上述したようにトランジスタ８３０のゲートには、接地電圧ＶＳＳが印加される。従って、中間ノード電圧Ｖａとトランジスタのゲート電圧Ｖｂとの差Ｖａｂは、ＶＢＢ／２となる。この電圧差は、電源電圧より低い（ＶＢＢ／２＜ＶＤＤ）ので、信頼性問題が発生しない。
結局、キャパシタ８１０、８２０は、バックバイアス電圧ＶＢＢのためのパワーデカップリングキャパシタとして動作し、トランジスタ８３０は、電源電圧ＶＤＤのためのパワーデカップリングキャパシタとして動作する。従って、パワーデカップリングキャパシタを形成するための追加空間が要求されない。結果、半導体メモリ装置の集積度及び信頼性が向上する。
図１０は、本発明による半導体メモリ装置を含むコンピューティングシステムを概略的に示すブロック図である。
図１０を参照すると、コンピューティングシステム９００は、プロセッサ９１０と、入力装置９３０と、出力装置９４０と、補助記憶装置９５０と、主記憶装置９６０と、を含む。図面での実線は、データ又は命令が移動するシステムバス（Ｓｙｓｔｅｍ ｂｕｓ）を示す。
本発明によるコンピューティングシステム９００は、入力装置９３０（キーボード、カメラなど）を通じて外部からデータを受信する。入力されたデータは、使用者による命令、或いはカメラなどによる画像データなどのマルチメディアデータでありうる。入力されたデータは、補助記憶装置９５０又は主記憶装置９６０に格納される。
プロセッサ９１０による処理結果は、補助記憶装置９５０又は主記憶装置９６０に格納される。出力装置９４０は、補助記憶装置９５０又は主記憶装置９６０に格納されたデータを出力する。出力装置９４０は、デジタルデータを人間が感知可能な形態に出力する。例えば、出力装置９４０は、ディスプレイ、スピーカなどを含む。主記憶装置９５０は、ＤＲＡＭで構成することができる。ＤＲＡＭには、本発明によるキャパシタ構造が適用される。主記憶装置９５０の集積度及び信頼性が向上されることによって、コンピューティングシステム９００の集積度及び信頼性もこれに比例して向上されるはずである。
たとえば、図面には示さなかったがコンピューティングシステム９００の動作に必要な電源を供給するための電源供給部（Ｐｏｗｅｒ ｓｕｐｐｌｙ）が要求されることは、この分野の通常的な知識を有した者には自明である。そして、コンピューティングシステム９００が携帯用機器（ｍｏｂｉｌｅ ｄｅｖｉｃｅ）である場合、コンピューティングシステム９００の動作電源を供給するためのバッテリ（ｂａｔｔｅｒｙ）が追加に要求されるはずである。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１１０ メモリセルアレイ
１２０ 行デコーダ
１３０ 行アドレスバッファ
１４０ 感知増幅器
１５０ 列デコーダ
１６０ 列アドレスバッファ
１７０ 入出力バッファ
２１０、７１０、４１０、６１０、７１０ Ｐ−タイプ基板
２１１、２２３、４２３、６２３、７２３ トランジスタのドレイン
２１２、２１４ 導電性プラグ
２１３、２２２、４２２、６２２、７２２ トランジスタのソース
２１５、２２５、４２５、７２５ キャパシタの下部電極
２１６、２２６、４２６、７２６ 誘電体
２１７、２２７、７２７、４２７ 導電性物質
２１８ キャパシタの上部電極
２２１ Ｎ−ウエル領域
２２４、４２４、６２４、７２４ トランジスタのゲート
２２８、４２８、７２８ キャパシタの（第１）上部電極
２２９、４２９、７２９ キャパシタの（第２）上部電極
３１０、３２０、５１０、５２０、６２８、６２９、８１０、８２０ キャパシタ
３３０、５３０、８３０ トランジスタ

Claims (19)

  1. コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、
    前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、
    前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、
    前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、
    前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする半導体メモリ装置。
  2. 前記周辺回路領域に形成されるＮ−ウエル領域をさらに含み、
    前記トランジスタは、前記Ｎ−ウエル領域に形成されるＰ−タイプトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記Ｐ−タイプトランジスタは、接地電圧が前記Ｐ−タイプトランジスタのゲートに印加され、電源電圧が前記Ｐ−タイプトランジスタのドレイン及びソースに印加されるように構成されると共に、前記第２パワーデカップリングキャパシタが前記電源電圧の変動を抑制するように構成されることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記第１キャパシタは、前記第１キャパシタの第１端にバックバイアス電圧が印加され、
    前記第２キャパシタは、前記第２キャパシタの第１端に接地電圧が印加され、
    前記第１及び第２キャパシタの各々の第２端は、共通電圧ノードに接続されるように構成されると共に、
    前記第１パワーデカップリングキャパシタが前記バックバイアス電圧の変動を抑制するように構成されることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記Ｐ−タイプトランジスタのゲート電圧と前記共通電圧ノードの電圧との間の差は、前記電源電圧より小さいことを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記第１及び第２キャパシタは、同一のキャパシタンスを有することを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記基板は、Ｐ−タイプであり、前記トランジスタは、前記基板に形成されるＮ−タイプトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記Ｎ−タイプトランジスタは、接地電圧が前記Ｎ−タイプトランジスタのゲートに印加され、電源電圧が前記Ｎ−タイプトランジスタのドレイン及びソースに印加されるように構成されると共に、前記第２パワーデカップリングキャパシタが前記電源電圧の変動を抑制するように構成されることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記第１キャパシタは、バックバイアス電圧が前記第１キャパシタの第１端に印加され、
    前記第２キャパシタは、前記第２キャパシタの第１端に接地電圧が印加され、
    前記第１及び第２キャパシタの各々の第２端は、共通電圧ノードに接続されるように構成されると共に、
    前記第１パワーデカップリングキャパシタが前記バックバイアス電圧の変動を抑制するようにように構成されることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記Ｎ−タイプトランジスタのゲート電圧と前記共通電圧ノードの電圧との間の差は、前記電源電圧より小さいことを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第１及び第２キャパシタは、同一のキャパシタンスを有することを特徴とする請求項７に記載の半導体メモリ装置。
  12. 基板の周辺回路領域のトランジスタにかけて形成される第１及び第２キャパシタを有し、
    前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタとして機能し、前記トランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする半導体メモリ装置。
  13. 前記周辺回路領域に形成されるＮ−ウエル領域をさらに有し、
    前記トランジスタは、前記Ｎ−ウエル領域に形成されるＰ−タイプトランジスタであることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記Ｐ−タイプトランジスタは、前記Ｐ−タイプトランジスタのゲートに接地電圧が印加され、前記Ｐ−タイプトランジスタのドレイン及びソースに電源電圧が印加されるように構成されると共に、前記第２パワーデカップリングキャパシタが前記電源電圧の変動を抑制するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記第１キャパシタは、前記第１キャパシタの第１端にバックバイアス電圧が印加され、
    前記第２キャパシタは、前記第２キャパシタの第１端に接地電圧が印加され、
    前記第１及び第２キャパシタの各々の第２端は、共通電圧ノードに接続されるように構成されると共に、
    前記第１パワーデカップリングキャパシタが前記バックバイアス電圧の変動を抑制するように構成されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 半導体メモリ装置の製造方法において、
    Ｐ−タイプ基板の周辺回路領域にＮ−ウエル領域を形成する段階と、
    前記Ｎ−ウエル領域にＰ−タイプトランジスタを形成する段階と、
    前記周辺回路領域の前記トランジスタにかけて第１及び第２キャパシタを形成する段階と、
    前記Ｐ−タイプトランジスタのゲートを接地電圧に接続し、前記Ｐ−タイプトランジスタのドレイン及びソースを電源電圧に接続して、前記Ｐ−タイプトランジスタが前記電源電圧のデカップリングキャパシタとして機能するようにさせる段階とを有することを特徴とする半導体メモリ装置の製造方法。
  17. 前記第１キャパシタの第１端をバックバイアス電圧に接続する段階と、
    前記第２キャパシタの第１端を接地電圧に接続する段階と、
    前記第１及び第２キャパシタの各々の第２端を共通電圧ノードに接続して、前記第１及び第２キャパシタの組み合わせが前記バックバイアス電圧の変動を抑制するようにさせる段階とを更に有することを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
  18. 前記Ｐ−タイプトランジスタのゲート電圧と前記共通電圧ノードの電圧との間の差は、前記電源電圧より小さいことを特徴とする請求項１７に記載の半導体メモリ装置の製造方法。
  19. 前記第１及び第２キャパシタは、同一のキャパシタンスを有することを特徴とする請求項１８に記載の半導体メモリ装置の製造方法。
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