KR101159879B1 - 고집적 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 고집적 반도체 기억 장치의 제조를 위해 캐패시터를 포함하지 않고 플로팅 바디 트랜지스터를 사용한 단위셀로 구성된 셀 어레이의 구조 및 레이아웃을 제공한다. 본 발명에 따른 반도체 기억 장치는 셀 어레이 내 복수의 활성 영역과 상기 활성 영역을 구분하기 위한 소자분리막을 포함하며, 상기 복수의 활성 영역은 행과 열 방향으로 모두 정렬되어 있는 것을 특징으로 한다.
반도체, 플로팅 바디, 셀 어레이

Description

고집적 반도체 기억 장치{HIGH INTEGRATED SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 셀 트랜지스터를 포함하는 단위셀을 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어들게 되었다. 이를 극복하기 위해, 데이터를 안정적으로 저장하기 위해 면적이 줄어든 캐패시터의 정전 용량을 향상시키기 위해 캐패시터 내 절연막을 구성하는 물질을 개발하는 노력이 계속되고 있으나 어려움이 많다. 결국, 디자인 규칙의 감소는 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상을 초래하고 있다.
전술한 반도체 기억 장치와 같이 캐패시터를 포함하는 단위셀의 경우, “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 현상들로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용 량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다. 플로팅 바디 트랜지스터의 적용으로 단위셀은 캐패시터를 구비할 필요가 없어졌고, 이로 인해 단위셀의 크기는 더욱 줄일 수 있게 되었다. 이하에서는 플로팅 바디 트랜지스터의 구조와 동작에 대해 설명한다.
도 1은 일반적인 플로팅 바디 트랜지스터에 데이터 '1'을 저장하는 방법을 설명하는 개념도이다.
도시된 바와 같이, 플로팅 바디 트랜지스터는 하부 반도체 기판(110), 매몰 절연막(120), 및 상부 실리콘층(130)으로 구성된 SOI(silicon on insulator) 기판에 형성한다. 상부 실리콘층에 정의된 활성 영역에 게이트 패턴(140)을 형성하고, 상부 실리콘층(130) 내 게이트 패턴의 양측에 불순물을 이온주입하여 소스/드레인 영역을 형성한다.
데이터 '1'을 저장하기 위해, 플로팅 바디 트랜지스터의 게이트 및 드레인에 인가된 양전압(VG>0, VD>0)과 소스에 인가된 접지전압(GND, 0V)에 대응하여 플로팅 바디에 홀(hole)이 남는다. 이때, 워드 라인(Word Line)에 연결된 게이트에 인가되는 전압 레벨을 트랜지스터의 드레인에 연결된 비트 라인(Bit Line)에 인가되는 전압의 1/2 혹은 1/3 정도로 낮추어 핫 캐리어(hot carrier)가 많이 생성되도록 한다. 아울러, 소스 라인에는 접지전압을 인가하여 드레인이 소스보다 높은 전위가 되도록 한다. 이러한 방식으로 "1"의 데이터가 입력되면 드레인의 접합 부위에서 다량 발생하는 핫 캐리어로 인해 발생한 전자(electron)들은 드레인에 연결된 비트 라인으로 빠져나가고 그로 인해 발생한 홀(hole)은 플로팅 바디에 남아있도록 하는 것이다. 이렇게 저장된 홀은 읽기 동작에서 단위셀 내 트랜지스터의 문턱 전압을 낮추게 되며, 트랜지스터에 흐르는 전류를 증가시키는 역할을 한다.
도 2는 일반적인 플로팅 바디 트랜지스터에 데이터 '0'을 저장하는 방법을 설명하는 개념도이다.
도시된 바와 같이, “0”에 대응하는 데이터가 전달되는 경우에는 드레인에 음전압(VD<0)이 인가된다. 이때, 플로팅 바디 트랜지스터의 게이트와 소스에 인가되는 전압은 "1"에 대응하는 데이터가 전달되는 경우와 동일하다. "0"에 대응하는 데이터를 저장하는 경우, 비트 라인의 접합 부위에서 핫 캐리어가 발생하지 않으므로 플로팅 바디에 홀이 남지 않고, 플로팅 바디에 전자가 채워진다.
도 1 및 도 2를 참조하면, 비트 라인과 연결된 플로팅 바디 트랜지스터의 드레인에 인가된 전압에 따라 플로팅 바디 내 홀이 저장되는 정도가 달라진다. 이에 따라, 홀이 트랜지스터의 플로팅 바디에 저장된 경우에는 저장되지 않은 경우에 비하여 더 큰 읽기 전류가 흐르게 되므로, 플로팅 바디에 “1”및 “0”중 어느 하나에 대응하는 데이터가 저장되어 있는지 구분할 수 있게 된다. 이러한 플로팅 바디 트랜지스터를 반도체 기억 장치 내 단위셀에 적용하면 각 단위셀은 캐패시터를 필요로 하지 않게 된다.
도 3는 일반적인 반도체 기억 장치 내 플로팅 바디 셀 트랜지스터로 구성된 셀 어레이를 설명하는 레이아웃 및 단면도이다.
도시된 바와 같이, 셀 어레이는 라인 형태의 활성 영역(332), 활성 영역 상에 형성된 비트 라인(360), 활성 영역(332)과 교차하는 방향으로 형성되는 소스 라인(350) 및 워드 라인(342)을 포함한다. 여기서, 플로팅 바디 셀 트랜지스터를 포함하는 반도체 기억 장치는 하부 반도체 기판(미도시), 매몰 절연막(320), 및 상부 실리콘층(330)으로 구성된 SOI 기판에 형성된 경우를 예로 들어 설명한다.
구체적으로 살펴보면, 상부 실리콘층(330)에는 라인 형태의 활성 영역(332)이 형성되어 있고, 활성 영역에 형성된 게이트 패턴(340)에는 활성 영역과 교차하는 방향으로 형성되는 워드 라인(342)이 포함된다. 또한, 셀 어레이는 워드 라인(342)을 포함하는 게이트 패턴(340) 사이에 소스 라인(350)과 비트 라인(360)을 플로팅 바디 셀 트랜지스터의 소스/드레인 영역이 형성되어 있는 활성 영역(332)에 연결하기 위한 소스 라인 콘택(352) 및 비트 라인 콘택(362), 및 게이트 패턴(340), 소스 라인 콘택(352), 및 비트 라인 콘택(362)을 전기적으로 격리시키기 위한 층간 절연막(370)을 포함한다.
도 4는 도 3에 도시된 셀 어레이에 대한 등가 회로를 설명하는 회로도이다.
도시된 바와 같이, 셀 어레이의 단위셀을 구성하는 이웃한 플로팅 바디 셀 트랜지스터(A, B)는 소스 라인(350, SL0)을 공유하고, 서로 다른 비트 라인 콘택(362)을 통해 비트 라인(360, BL0)에 연결되어 있다.
전술한 바와 같이, 라인 형태의 활성 영역(332) 상에 소스 라인(350)을 공유하는 플로팅 바디 셀 트랜지스터를 포함하는 셀 어레이는 전체 크기와 제조 공정상에 장점이 있을 수 있으나, 데이터가 전달되는 단위셀이 인접한 다른 단위셀과 소스 라인(350)을 공유하는 경우 데이터를 저장하는 과정에서 인접한 다른 단위셀에까지 영향을 미칠 수 있다. 만약, 특정 단위셀에 데이터를 저장하는 과정에서 인접한 다른 단위셀에 저장된 데이터에 영향을 미친다면 반도체 기억 장치의 동작 안정성이 크게 떨어질 수 있다.
도 5는 도 4에 도시된 셀 어레이의 동작을 설명하기 위한 표이다.
도시된 바와 같이, 특정 단위셀(A)에 '1'의 데이터를 저장하는 경우와 '0'의 데이터를 저장하는 경우 인접한 다른 단위셀(B)에 데이터 장애가 발생하는 것을 알 수 있다.
구체적으로 살펴보면, 특정 단위셀(A)에 '1'의 데이터를 저장하기 위해서 워드 라인(WL0)에는 0.8V 전압이 인가되고 비트 라인(BL0)과 연결된 드레인에는 1.6V 가 인가된다. 이때, 특정 단위셀(A)과 동일한 워드 라인(WL0)으로 연결된 단위셀(C) 내 플로팅 바디 셀 트랜지스터의 게이트에도 0.8V의 전압이 인가되었지만 비트 라인(BL1)에는 아무런 신호가 전달되지 않는다. 단위셀(C)의 경우, 게이트에 전압이 인가되더라도 소스와 드레인 사이의 전압차이가 없기 때문에 플로팅 바디에 저장된 데이터에 큰 영향을 미치지 않는다.
반면, 특정 단위셀(A)과 동일한 비트 라인(BL0) 및 동일한 소스 라인(SL0)으로 연결되어 있는 이웃한 단위셀(B)의 경우 게이트에는 전압이 인가되지 않았지만 비트 라인(BL0)과 연결된 드레인과 소스 라인(SL0)과 연결된 소스 사이에는 전압차이가 발생한다. 이때, 단위셀(B)의 게이트에 전압이 인가되지 않더라도 드레인과 소스의 전압차이로 인해 플로팅 바디 내 저장된 데이터의 저장유효시간(retension time)이 줄어든다. 인접한 단위셀에 저장유효시간이 줄어드는 현상은 국제학회논문("A capacitor-less DRAM cell on 75nm gate length, 16nm thin fully depleted SOI device for high density embedded memories", Ranica, R.외 9인 공저, Electron Devices Meeting, 2004. IEDM Technical Digest. IEEE International Volume, Issue, 13-15 Dec. 2004 Page(s): 277 - 280)을 통해 충분히 설명되어 있으므로, 자세한 설명은 생략한다.
마찬가지로, 특정 단위셀(A)에 데이터 '0'을 저장하는 경우를 살펴보면, 게이트에 0.8V가 인가되고 비트 라인(BL0)과 연결된 드레인에는 -0.8V가 인가된다. 이때 소스 라인(SL0)은 0V를 유지하고 있어, 소스와 드레인 사이에 발생하는 전위차에 의해 플로팅 바디에 저장될 홀(hole)들이 제거된다. 하지만, 이웃한 단위 셀(B)에는 동일한 비트 라인(BL0)을 통해 드레인에만 -0.8V가 인가됨에도 불구하고 게이트와 소스에 상대적인 전위차가 발생한다. 도 5를 참조하면, -0.8V가 인가된 단위셀(B)의 드레인이 0V라고 가정할 경우, 단위셀(B)의 소스와 게이트에는 0.8의 전위가 가해진 것과 같은 효과가 발생한다. 이로 인해, 단위셀(B)에 원하지 않은 핫 캐리어(hot carrier)가 발생하여 단위셀(B)에 저장된 데이터 값이 변질될 수 있다.
전술한 바와 같이, SOI 기판상에 플로팅 바디 셀 트랜지스터로 구성된 단위셀을 포함하는 셀 어레이의 형성에 있어서, 특정 단위셀에 데이터를 전달하고 저장하는 경우 이웃한 단위셀에 데이터가 변질, 파괴되는 경우가 발생할 수 있다. 이로 인해, 플로팅 바디 셀 트랜지스터로 구성된 단위셀을 포함하는 반도체 기억 장치의 동작 안정성이 저하되는 문제가 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 기억 장치의 제조를 위해 캐패시터를 포함하지 않고 플로팅 바디 트랜지스터를 사용한 단위셀로 셀 어레이를 구성함에 있어 인접한 단위셀 사이에 일어나는 데이터 장애를 방지할 수 있는 단위셀 구조 및 셀 어레이 레이아웃을 제공한다.
본 발명은 셀 어레이 내 복수의 활성 영역과 상기 활성 영역을 구분하기 위한 소자분리막을 포함하며, 상기 복수의 활성 영역은 행과 열 방향으로 모두 정렬되어 있는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 활성 영역에는 두 개의 단위셀을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 두 개의 단위셀은 소스/드레인 영역 중 비트 라인과 연결된 일측을 공유하고, 상기 소스/드레인 영역 중 타측을 통해 각각의 서로 다른 소스 라인과 연결된 것을 특징으로 한다.
바람직하게는, 상기 소스 라인은 상기 활성 영역의 단축 방향으로 형성되고 상기 비트 라인은 상기 활성 영역의 장축 방향으로 형성되며, 상기 비트 라인은 상기 소스 라인 보다 상부에 형성된 것을 특징으로 한다.
바람직하게는, 상기 소스 라인은 상기 활성 영역의 단축 방향으로 형성되고 상기 비트 라인은 상기 활성 영역의 장축 방향으로 형성되며, 상기 소스 라인은 상 기 비트 라인 보다 상부에 형성된 것을 특징으로 한다.
바람직하게는, 상기 두 개의 단위셀 중 하나에 데이터를 저장할 경우 다른 하나에 연결된 소스 라인을 통해 일정 레벨의 전압을 인가하는 것을 특징으로 한다.
바람직하게는, 상기 비트라인을 통해 '1'의 데이터가 전달되고 상기 단위셀의 셀 트랜지스터를 턴온하기 위한 전압이 0.8V인 경우 상기 일정 레벨의 전압은 0.4V인 것을 특징으로 한다.
바람직하게는, 상기 비트라인을 통해 '0'의 데이터가 전달되고 상기 단위셀의 셀 트랜지스터를 턴온하기 위한 전압이 0.8V인 경우 상기 일정 레벨의 전압은 -0.4V인 것을 특징으로 한다.
바람직하게는, 상기 단위셀은 상기 활성 영역 상부에 형성된 게이트 패턴 및 상기 게이트 패턴의 양측에 상기 활성 영역 내 이온주입을 통해 형성된 소스/드레인 영역을 포함하는 플로팅 바디 트랜지스터로 구성된 것을 특징으로 한다.
바람직하게는, 상기 활성 영역은 SOI 기판 내에 상부 실리콘층에 형성되고, 상기 소자분리막은 SOI 기판 내 매몰 산화층과 맞닿아 있는 것을 특징으로 한다.
바람직하게는, 상기 장축 방향으로 이웃한 활성 영역 사이에는 하나의 더미 워드 라인이 포함된 것을 특징으로 한다.
바람직하게는, 상기 단위셀은 6F2의 크기를 가지는 것을 특징으로 하며, 이때 F는 디자인 규칙의 최소 선폭을 의미한다.
본 발명은 고집적 반도체 기억 장치에 적용된 플로팅 바디 트랜지스터를 사용한 단위셀에 연결되는 소스 라인을 공유하지 않고 독립적으로 연결함으로써 각 단위셀의 면적을 8F2이하로 구현하면서 서로 이웃한 워드 라인의 동작 전압 변화에 의한 데이터 장애를 줄일 수 있는 장점이 있다.
또한, 본 발명은 일반적인 반도체 기억 장치의 제조 방법에 큰 변화 없이 간단한 설계 변경만으로 셀 어레이 내에 각 활성 영역을 가로 방향 및 세로 방향으로 정렬하고 각 단위셀 마다 하나의 더미 워드 라인만을 형성함으로써 6F2의 크기를 가지는 단위셀을 제조하는 것이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 셀 트랜지스터로 구성된 셀 어레이를 설명하는 레이아웃 및 단면도이다.
도시된 바와 같이, 셀 어레이는 섬 형태(island type)의 활성 영역(632), 활성 영역 상에 형성된 비트 라인(660), 활성 영역(632)과 교차하는 방향으로 형성되는 소스 라인(650) 및 워드 라인(642)을 포함한다. 도 3을 참조하면 종래에는 이웃한 단위셀 간 소스/드레인 영역 모두가 공유되어 있는 형태였으나, 도 6에 도시된 본 발명에서는 STI(shallow trench isolation) 공정을 통해 형성한 소자 분리 막(634)을 통해 인접한 단위셀 사이에 소스 영역이 공유되지 않도록 한다. 여기서, 플로팅 바디 셀 트랜지스터를 포함하는 반도체 기억 장치는 하부 반도체 기판(미도시), 매몰 절연막(620), 및 상부 실리콘층(630)으로 구성된 SOI 기판에 형성된 경우를 예로 들어 설명한다.
구체적으로 살펴보면, 상부 실리콘층(630)에는 섬 형태의 활성 영역(632)이 형성되어 있고 각각을 전기적으로 단절하기 위한 소자분리막(634)이 형성되어 있다. 활성 영역(632) 상에 형성된 게이트 패턴(640)에는 활성 영역과 교차하는 방향으로 형성되는 워드 라인(642)이 포함된다. 또한, 셀 어레이는 워드 라인(642)을 포함하는 게이트 패턴(640) 사이에 소스 라인(650)과 비트 라인(660)을 플로팅 바디 셀 트랜지스터의 소스/드레인 영역이 형성되어 있는 활성 영역(632)에 연결하기 위한 소스 라인 콘택(652) 및 비트 라인 콘택(662), 및 게이트 패턴(640), 소스 라인 콘택(652), 및 비트 라인 콘택(662)을 전기적으로 격리시키기 위한 층간 절연막(670)을 포함한다. 종래와 달리 본 발명에서는 두 개의 단위셀이 하나의 활성 영역(632)에 형성되어 있으며, 하나의 활성 영역(632) 상에 형성된 두 개의 단위셀은 드레인 영역을 공유하고 공유된 드레인 영역에 비트 라인 콘택(662)을 통해 비트 라인(660)과 연결되어 있다. 또한, 두 개의 단위셀은 서로 각각의 소스 영역을 가지고 있으며, 서로 다른 소스 라인 콘택(652)을 통해 서로 독립된 소스 라인(650)과 연결되어 있다.
도 7는 도 6에 도시된 셀 어레이에 대한 등가 회로를 설명하는 회로도이다.
도시된 바와 같이, 셀 어레이의 단위셀을 구성하는 이웃한 플로팅 바디 셀 트랜지스터(A, B)는 하나의 비트 라인 콘택(662)을 통해 비트 라인(660, BL0)을 공유하고, 서로 다른 소스 라인 콘택(652)을 통해 소스 라인(650, SL0 및 SL1)에 연결되어 있다.
종래의 경우, 데이터가 전달되는 단위셀이 인접한 다른 단위셀과 소스 라인(650)을 공유하는 경우 데이터를 저장하는 과정에서 인접한 다른 단위셀에까지 영향을 미칠 수 있다. 이를 극복하기 위해, 본 발명에서는 동일한 비트 라인에 연결된 인접한 단위셀들(A와 B 혹은 C와 D의 경우)이 서로 독립적인 소스 라인과 연결되도록 하였다. 반면, 동일한 워드 라인에 연결된 인접한 단위셀들(A와 C 혹은 B와 D의 경우)은 동일한 소스 라인과 연결되어 있다.
도 8는 도 7에 도시된 셀 어레이의 동작을 설명하기 위한 표이다.
도시된 바와 같이, 특정 단위셀(A)에 '1'의 데이터를 저장하는 경우와 '0'의 데이터를 저장하는 경우 인접한 다른 단위셀(B)에서의 데이터 장애가 줄어드는 것을 알 수 있다.
구체적으로 살펴보면, 특정 단위셀(A)에 '1'의 데이터를 저장하기 위해서 워드 라인(WL0)에는 0.8V 전압이 인가되고 비트 라인(BL0)과 연결된 드레인에는 1.6V가 인가되고 소스 라인(SL0)은 0V가 인가된다. 이때, 특정 단위셀(A)과 동일한 워드 라인(WL0)으로 연결된 단위셀(C) 내 플로팅 바디 셀 트랜지스터의 게이트에도 0.8V의 전압이 인가되었지만 비트 라인(BL1)에는 아무런 신호가 전달되지 않는다. 단위셀(C)의 경우, 게이트에 전압이 인가되더라도 소스와 드레인 사이의 전압차이가 없기 때문에 플로팅 바디에 저장된 데이터에 큰 영향을 미치지 않는다.
반면, 특정 단위셀(A)과 동일한 비트 라인(BL0)에 연결된 이웃한 단위셀(B)의 경우 게이트에는 전압이 인가되지 않았지만 비트 라인(BL0)과 연결된 드레인에 1.6V가 인가되므로 이때 단위셀(B)에 연결된 소스 라인(SL1)에 0.4V의 전압을 인가한다. 이를 통해 특정 단위셀(A)에는 드레인과 소스 사이의 전압 차이가 커지면서 핫 캐리어가 발생하여 홀이 저장되도록 하는 반면, 이웃한 단위셀(B)에는 소스 라인(SL1)에 일정한 전압을 인가하여 드레인과 소스 사이의 전압차이를 1.2V정도로 줄인다. 이를 통해, 이웃한 단위셀(B)에서 발생할 수 있는 데이터 장애가 발생할 수 있는 상황을 억제한다. 이웃한 단위셀(B)에 연결된 소스 라인(SB1)에 인가되는 전압은 핫 캐리어가 발생하지 않는 드레인과 소스 사이의 전압차이로 줄이는 데 목적이 있고, 전압 레벨 역시 단위셀의 동작 환경에 따라 결정된다.
마찬가지로, 특정 단위셀(A)에 데이터 '0'을 저장하는 경우를 살펴보면, 게이트에 0.8V가 인가되고 비트 라인(BL0)과 연결된 드레인에는 -0.8V가 인가된다. 이때 소스 라인(SL0)은 0V를 유지하고 있어, 소스와 드레인 사이에 발생하는 전위차에 의해 플로팅 바디에 저장될 홀(hole)들이 제거된다. 하지만, 이웃한 단위셀(B)에는 동일한 비트 라인(BL0)을 통해 드레인에만 -0.8V가 인가되어 게이트와 소스에 상대적인 전위차가 발생할 수 있으므로 이를 억제하기 위해 소스에 연결된 소스 라인(SL1)에 -0.4V를 인가한다. 도 8를 참조하면, -0.8V가 인가된 단위셀(B)의 드레인이 0V라고 가정할 경우, 단위셀(B)의 게이트에는 0.8의 전위가 가해지고 소스에는 0,4V의 전위가 인가된 것과 같은 효과가 발생한다. 이로 인해, 단위셀(B)의 소스와 드레인 사이의 전압 차이를 줄여 원하지 않은 핫 캐리어(hot carrier)의 발생을 억제한다. 이를 통해, 특정 단위셀(A)에 데이터 '0'을 저장할 경우 이웃한 단위셀(B)에 저장된 데이터 값이 변질되는 것을 막을 수 있다.
전술한 바와 같이, 본 발명에서 제안한 반도체 기억 장치 내 셀 어레이는 인접한 단위셀의 소스를 공유하지 않도록 하고 인접한 단위셀의 일측에 데이터를 저장할 경우 타측의 소스 라인에 임의의 전압을 인가하여 데이터 장애를 막는다. 여기서, 소스 라인에 인가되는 임의의 전압은 인가되는 데이터의 전압 레벨과 트랜지스터의 속성 등에 의해 조절 가능하다. 도 8에 도시된 본 발명의 일 실시예에서는 특정 단위셀에 '1' 혹은 '0'의 데이터를 저장할 때 인접한 단위셀과 연결된 소스 라인에 0.4V 혹은 -0.4V를 인가하여, 인접한 단위셀의 소스와 드레인 사이의 전압 차이를 1.2V 혹은 0.4V로 줄이면서 데이터 장애가 발생할 수 있는 환경을 억제하였다.
반면, 이웃한 단위셀과 연결된 소스 라인에 임의의 전압을 인가함에 따라 동일한 소스 라인과 연결된 또 다른 단위셀(D)에서 드레인과 소스 사이의 전압차이가 발생한다. 하지만, 단위셀(D)의 경우 드레인과 소스 사이의 전압차이가 0.4V에 불과하여 데이터 장애가 발생할 수 있는 환경에까지 이르지 못한다. 즉, 본 발명에서는 특정 단위셀에 데이터를 저장하면서 이웃한 단위셀에 소스 라인을 통해 임의의 전압을 공급함으로 인해 종래보다 더 많은 단위셀에 좋지 않은 영향을 미치고 있으나 종래에서와 같이 이웃한 단위셀 중 하나에 데이터 장애가 발생할 수 있는 상황을 억제할 수 있다.
본 발명의 일 실시예에서는 소스 라인에 0.4V 혹은 -0.4V를 인가하는 것을 바람직한 일례로 들어 설명하였으나, 동일한 동작 환경에서 소소 라인에 인가되는 전압의 범위는 더 넓어질 수 있다. 즉, 게이트의 턴온 전압이 0.8V라고 가정하였을 때, 특정 단위셀이 액세스는 동안 이웃한 단위셀과 연결된 소스 라인에 인가할 수 있는 범위는 0V ~ 0.8V(혹은 -0.8V ~ 0V)의 범위 내에서 결정하는 것도 가능하다. 만약 소스 라인에 인가되는 전압의 레벨이 0.8V같거나 큰 경우 이웃한 다른 단위셀에서 소스/드레인 영역간 전압차이로 인해 데이터 장애가 발생할 수 있기 때문이다.
반도체 기억 장치 내 단위셀의 가장 큰 특징 중 하나는 데이터 유지시간(data retention time)인데 이는 가장 열악한 단위셀을 기준으로 정하여진다. 이때, 종래와 같이 이웃한 단위셀 중 하나에 데이터 장애가 일어날 수 있는 환경이 일어나지 않도록 본 발명에서는 이웃한 여러 단위셀들에 위험을 분산하여 종래보다 향상된 데이터 유지시간(data retention time)을 가질 수 있다.
아울러, 종래의 반도체 기억 장치 내 셀 어레이에 포함된 복수의 활성 영역이 지그재그 패턴으로 형성되는 데 반하여, 본 발명의 일 실시예에 따른 반도체 기억 장치 내 셀어레이에 포함된 복수의 활성 영역 각각을 장축 방향 및 단축 방향으로 모두 정렬되도록 형성할 수 있어 각 단위셀 마다 하나의 더미 워드 라인만을 형성할 수 있으므로, 6F2의 크기를 가지는 단위셀을 제조하는 것이 가능하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 플로팅 바디 트랜지스터에 데이터 '1'을 저장하는 방법을 설명하는 개념도이다.
도 2는 일반적인 플로팅 바디 트랜지스터에 데이터 '0'을 저장하는 방법을 설명하는 개념도이다.
도 3는 일반적인 반도체 기억 장치 내 플로팅 바디 셀 트랜지스터로 구성된 셀 어레이를 설명하는 레이아웃 및 단면도이다.
도 4는 도 4에 도시된 셀 어레이에 대한 등가 회로를 설명하는 회로도이다.
도 5는 도 3에 도시된 셀 어레이의 동작을 설명하기 위한 표이다.
도 6는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 셀 트랜지스터로 구성된 셀 어레이를 설명하는 레이아웃 및 단면도이다.
도 7는 도 6에 도시된 셀 어레이에 대한 등가 회로를 설명하는 회로도이다.
도 8는 도 7에 도시된 셀 어레이의 동작을 설명하기 위한 표이다.

Claims (12)

  1. 셀 어레이 내에 복수의 활성 영역과 상기 활성 영역을 구분하기 위한 소자분리막을 포함하는 SOI 기판을 구비하며, 상기 복수의 활성 영역은 행과 열 방향으로 각각 이격되어 정렬되며, 상기 활성 영역에는 두 개의 단위셀을 포함하되, 상기 두 개의 단위셀은 소스/드레인 영역 중 비트 라인과 연결된 일측을 공유하고, 상기 소스/드레인 영역 중 타측을 통해 각각의 서로 다른 소스 라인과 연결된 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 소스 라인은 상기 활성 영역의 단축 방향으로 형성되고 상기 비트 라인은 상기 활성 영역의 장축 방향으로 형성되며, 상기 비트 라인은 상기 소스 라인 보다 상부에 형성된 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 소스 라인은 상기 활성 영역의 단축 방향으로 형성되고 상기 비트 라인은 상기 활성 영역의 장축 방향으로 형성되며, 상기 소스 라인은 상기 비트 라인 보다 상부에 형성된 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 두 개의 단위셀 중 하나에 데이터를 저장할 경우 다른 하나에 연결된 소스 라인을 통해 일정 레벨의 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 비트라인을 통해 '1'의 데이터가 전달되고 상기 단위셀의 셀 트랜지스터를 턴온하기 위한 전압이 0.8V인 경우 상기 일정 레벨의 전압은 0V초과 0.8V미만인 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 비트라인을 통해 '0'의 데이터가 전달되고 상기 단위셀의 셀 트랜지스터를 턴온하기 위한 전압이 0.8V인 경우 상기 일정 레벨의 전압은 -0.8V초과 0V미만인 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 단위셀은 상기 활성 영역 상부에 형성된 게이트 패턴 및 상기 게이트 패턴의 양측에 상기 활성 영역 내 이온주입을 통해 형성된 소스/드레인 영역을 포함하는 플로팅 바디 트랜지스터로 구성된 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 활성 영역은 SOI 기판 내 상부 실리콘층에 형성되고, 상기 소자분리막은 SOI 기판 내 매몰 산화층과 맞닿아 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 행 방향으로 이웃한 상기 활성 영역 사이에는 하나의 더미 워드 라인이 포함된 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 단위셀은 6F2의 크기를 가지는 것을 특징으로 하는 반도체 기억 장치(F는 디자인 규칙의 최소 선폭).
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