KR20020065353A - 바디 콘택을 갖춘 콤팩트 트랜치 캐패시터 ｄｒａｍ 셀의구조 및 그 제조 방법 - Google Patents

바디 콘택을 갖춘 콤팩트 트랜치 캐패시터 ｄｒａｍ 셀의구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 플로팅 바디 이펙트(floating body effect)와 디바이스간의 상호 작용을 실질적으로 최소화하는 콤팩트 DRAM 셀 어레이를 제공한다. 콤팩트 DRAM 셀 어레이는 행과 열 방향으로 배열된 복수 개의 고리형 메모리셀을 포함한다. 각 고리형 메모리 셀은 그 벽 일부분에 존재하는 매립형 스트랩 외확산(buried strip outdiffusion) 영역을 통해 서로 전기적으로 접촉되어 있는 하위 캐패시터와 종형 MOSFET을 포함하며 그 일부분이 상기 벽을 부분적으로 둘러싼다. 각 고리형 메모리 셀의 벽 중 나머지 부분은 상기 고리형 메모리 셀을 인접 어레이 우물 영역에 전기적으로 연결시키는 바디 콘택(body contact) 영역을 갖는다. 또한, DRAM 셀 어레이는 종형 MOSFET 위에 있는 복수 개의 워드라인과 상기 복수 개의 워드라인에 직교하는 복수 개의 비트라인을 포함한다.

Description

바디 콘택을 갖춘 콤팩트 트랜치 캐패시터 ＤＲＡＭ 셀의 구조 및 그 제조 방법 {STRUCTURE AND METHOD FOR A COMPACT TRENCH-CAPACITOR DRAM CELL WITH BODY CONTACT}
본 발명은 반도체 디바이스에 관한 것이며, 특히 플로팅 바디 이펙트가 현저하게 최소화되는 트랜치 캐패시터 종형 DRAM(vertical dynamic random access memory) 셀 어레이에 관한 것이다. 또한, 본 발명은 어레이 영역 내에 있는 디바이스간의 상호 작용이 감소된 콤팩트 셀 구조를 가지는 트랜치 캐패시터 종형 DRAM 셀을 제공한다.
종래의 종형 DRAM 셀은 약 110nm의 설계 원칙하에서 스케일(scale)되기 때문에, 인접 저장 트랜치의 측벽상에 있는 매립형 스트랩 영역의 인크로치먼트(encroachment)가 매립형 스트랩 영역 위에 있는 P-웰(well)로 유입 및 유출되는 홀의 경로를 차단하여 상기 디바이스에 플로팅 바디(즉, 웰) 이펙트를 초래한다.
종래의 종형 DRAM 어레이에 있어서 플로팅 웰 이펙트(floating well effect)에 의해 인접 저장 트랜치들 사이의 거리가 약 90nm의 최소 거리로 제한되므로 상기 종래의 종형 DRAM 어레이의 스칼라빌리티(scalability)가 제한된다는 것이 시뮬레이션을 통해 입증되었다. 종래의 종형 DRAM 셀의 스칼라빌리티를 제한하는 다수의 동적 누설 메카니즘(dynamic leakage mechanism)이 확인되고 정량화되었다. 동적 누설 메카니즘에는 (1)플로팅 웰 비트라인 교란(Floating-well bitline disturb; FWBD), (2)과도 드레인에 의해 유도된 장벽 낮춤(Transient drain induced barrier lowering; TDIBL) 및 (3)인접 워드라인에 의해 유도된 펀치스루(Adjacent wordline induced punchthrough; AWIPT)가 포함된다.
각 메카니즘에 기인한 심각한 전하 손실은 디프 트랜치(deep trench; DT) 사이의 간격이 약 90nm 일 때 시작된다. 따라서, 110nm의 특징적인 리소그래피 피처 사이즈(feature size) "F" 하에서 종래의 종형 DRAM 셀의 스칼라빌리티는 플로팅 웰 이펙트에 의해 제한될 것이다.
종래의 종형 DRAM 셀에서 큰 폭으로 스케일된 종형 MOSFET(metal oxide semiconductor field effect transistor)의 경우에, 저장 노드 확산(즉, 매립형 스트랩 확산)으로 인한 공핍 영역이 인접 저장 트랜치의 측벽을 침식함으로써 선택되지 않은 장치의 비트라인이 순환되어 저장 캐패시터로부터의 동적 전하 손실이 초래된다. 이러한 전하 손실 메카니즘은 잭 만델만(Jack Mandelman)씨 등의 논문 "Floating-Body Concerns for SOI Dynamic Random Access Memory(DRAM)"(1996 IEEE International SOI conference, 1996)에 공개된 것과 동일하다.
미국 특허 제5,177,576호 [특허권자 키무라(Kimura) 씨 등]와 미국 특허 제6,144,054호 [특허권자 아가히(Agahi)씨 등]에 개시된 바와 같이 종래의 종형 DRAM 셀은 ⅰ)8F2이하의 면적을 갖는 콤팩트 셀을 제공하지 못하고, ⅱ)인접 저장셀들 및 트랜지스터 사이의 상호 작용을 방지하지 못하며, ⅲ)MOSFET 기판에서 다수 캐리어가 완전히 공핍되는 것을 방지하지 못하여 플로팅 바디 이펙트를 방지하지 못한다는 문제점이 있다.
종래의 종형 DRAM 셀에 존재하는 전술한 결점에 대하여, 상기 항목ⅰ) 내지 ⅲ)의 문제점을 해결하는 데 역점을 두는 새롭고 개선된 메모리 셀 어레이의 개발이 계속하여 요구되고 있다.
도 1은 본 발명에 따른 종형 DRAM 셀 어레이의 단면도.
도 2는 본 발명에 따른 종형 DRAM 셀 캐패시터, 매립형 스트랩 및 바디 콘택을 간략히 나타낸 평면도.
도 3은 열 방향으로 배열된 인접 고리형 메모리 셀의 매립형 스트랩 외확산 영역이 서로 면하고 있는 본 발명에 따른 별법의 종형 DRAM 셀 어레이의 평면도.
도 4는 열 방향으로 배열된 인접 고리형 메모리 셀의 매립형 스트랩 외확산 영역이 서로 면하고 있지 않는 본 발명에 따른 별법의 종형 DRAM 셀 어레이의 평면도.
도 5는 열 방향으로 배열된 인접 고리형 메모리 셀의 매립형 스트랩 외확산 영역이 서로 면하고 있는 반면에, 행 방향의 고리형 메모리 셀의 인접 쌍은 서로 면하고 있지 않은 매립형 스트랩 외확산 영역을 가지는 본 발명에 따른 별법의 종형 DRAM 셀 어레이의 평면도.
도 6a 내지 도 6m은 본 발명의 다양한 공정 절차에 따른 종형 DRAM 셀 어레이의 단면도.
도 7a 및 도 7b는 본 발명의 별법의 실시 형태에 따른 종형 DRAM 셀 어레이의 단면도.
본 발명의 목적은 종래의 종형 메모리 셀 어레이에 존재하는 플로팅 웰 효과를 현저하게 제거하는 종형 DRAM 셀 어레이를 제공하는 것이다.
본 발명의 다른 목적은 상기 어레이 내에 있는 디바이스간의 상호 작용이 상당히 감소되는 종형 DRAM 셀 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 8F2이하의 면적을 갖는 셀의 제작을 가능하게 하는 콤팩트 셀 구조를 갖춘 종형 DRAM 셀 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 MOSFET 기판에서 다수 캐리어가 완전히 공핍되는 것을 현저하게 방지함으로써 플로팅 바디 이펙트를 상당량 방지하는 종형 DRAM 셀 어레이를 제공하는 것이다.
전술한 사항과 그 이외의 목적 및 장점은 디프 트랜치 캐패시터 패턴을 사용하여 기판 바디 활성 영역(substrate body active area)이 고리형 링으로서 형성되는 DRAM 셀 어레이를 제공함으로써 달성된다. 상기 디프 패턴에 자기 정렬되어 형성된 활성 영역 고리형 링은 인접 셀들간에 유전체 아이솔레이션(dielectric isolation)을 제공하여 바디들간의 상호 작용과 소스/드레인 캐패시터 확산을 방지한다. 더욱이, 본 발명의 DRAM 셀 어레이에서, 바디 콘택은 단일 측면으로된 매립형 스트랩 콘택의 반대편에 있는 활성 영역 고리의 한쪽 면을 따라 제공된다. 본 발명의 바디 콘택은 매립형 스트랩 외확산(outdiffusion)에 대한 정보가 없는 실리콘 활성 영역 고리내의 영역을 포함하므로, 상기 어레이 웰과 상기 디바이스 바디 사이에 직접적인 전기적 연결이 제공된다.
따라서, 본 발명에 따른 한 양상은 행과 열 방향으로 배열된 복 수개의 고리형 메모리 셀로서, 상기 각 고리형 메모리 셀은 그 벽 중 일부분에 존재하는 매립형 스트랩 외확산 영역을 통해 서로 전기적으로 접촉되어 있는 하위 캐패시터와 종형 MOSFET를 포함하고 상기 일부분이 상기 벽을 부분적으로 둘러싸며, 상기 각 고리형 메모리 셀의 상기 벽 중 잔여 부분은 상기 고리형 메모리 셀을 인접 어레이 웰 영역에 전기적으로 연결시키는 바디 콘택 영역을 가지는 것인 복수 개의 고리형 메모리 셀과, 상기 종형 MOSFET 위에 놓여 있고, 상기 행 방향으로 배열되어 있는 복수 개의 워드라인과, 상기 복수 개의 워드라인에 직교하는 복수 개의 비트라인을 포함하는 콤팩트 DRAM 셀 어레이에 관한 것이다.
본 발명의 바람직한 실시 형태에서, 열 방향으로 배열된 인접 고리형 메모리 셀들의 매립형 스트랩 외확산 영역들은 서로 면하고 있다. 본 발명의 바람직한 다른 실시 형태에서, 열 방향으로 배열된 인접 고리형 메모리 셀들의 매립형 스트랩 외확산 영역은 서로 면하고 있지 않다. 본 발명의 또 다른 실시 형태에서는, 열 방향으로 배열된 인접 고리형 메모리 셀들의 매립형 외확산 영역은 서로 면하고 있는 반면에, 행 방향으로 배열된 고리형 메모리 셀들의 인접 쌍은 서로 면하고 있지 않은 매립형 외확산 영역을 갖는 엇갈림(staggered) 배열이 제공된다.
본 발명은 또한 전술한 종형 DRAM 셀 어레이를 형성하는 방법을 제공한다. 특히, 본 발명에 따른 방법은 (a) 상부에 적어도 하드 마스크가 형성되어 있는 실리콘(Si) 함유 기판의 어레이 부분에 복수 개의 디프 트랜치 - 상기 복수 개의 디프 트랜치들은 행과 열 방향으로 배열되어 있고, 적어도 그 벽에 형성된 칼라 산화물 영역과 상기 칼라 산화물 영역들 사이에 형성된 리세스된 디프 트랜치 도체를 포함함 - 를 형성하는 단계와, (b) 상기 벽을 부분적으로 둘러싸도록 매립형 스트랩 외확산 영역을 상기 벽의 일부에 형성하는 단계와, (c) 종형 MOSFET - 각 MOSFET는 그 위에 형성된 절연 캡핑층을 가짐 - 을 상기 복수 개의 디프 트랜치내에 있는 상기 리세스된 디프 트랜치 도체 위에 형성하는 단계와, (d) 상기 MOSFET의 측벽부를 노출하도록 상기 복수 개의 디프 트랜치에 인접한 상기 하드 마스크를 제거하고, 확산 영역을 상기 실리콘(Si) 함유 기판내에 형성하는 단계와, (e) 상기 MOSFET 중 노출된 측벽부를 덮기 위해 측벽 마스크층을 상기 확산 영역 위에 형성하는 단계와, (f) 인접 매립형 스트랩 외확산 영역들을 서로 전기적으로 절연시키고 상기 복수 개의 디프 트랜치들에 인접한 고리형 활성 영역을 형성하기 위해, 상기 절연 캡핑층 및 상기 측벽 마스크층에 의해 보호되지 않는 노출된 확산 영역과 상기 실리콘(Si) 함유 기판의 일부분을 식각하는 단계와, (g) 맨드릴 물질을 상기 절연 캡핑층 뿐만 아니라 상기 식각된 영역에도 형성하는 단계와, (h) 상기 MOSFET를 덮는 워드라인을 상기 행 방향으로 형성하는 단계와, (i) 인접 디프 트랜치들 사이의 상기 맨드릴 물질 중 일부를 제거하고, 비트라인 콘택을 그 위치에 형성하는 단계와, (j) 상기 워드라인에 직교하도록 비트라인을 상기 워드라인 위에 형성하는 단계를 포함한다.
본 발명의 다른 실시 형태에서, 절연 캡핑층을 상기 MOSFET 위에 형성하기 전에 상기 하드 마스크에 등방성 식각 공정을 수행하여 넓은 게이트 돌출 영역을 상기 구조물내에 형성하는 콤팩트 DRAM 셀 어레이 형성 방법이 제공된다.
이제, 콤팩트 메모리 셀 및 바디 콘택을 갖춘 종형 DRAM 셀 어레이 형성 방법을 제공하는 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 첨부 도면에서, 동일 또는/및 대응하는 요소는 동일한 참조 번호로서 표시한다.
도 1은 본 발명에 따른 종형 DRAM 셀 어레이의 단면도를 도시하고 있다. 특히, 도 1은 행과 열로 배열된 복수 개의 고리형 메모리 셀로 이루어진 종형 DRAM 셀 어레이의 일부분을 포함한다. 각 고리형 메모리 셀은 매립형 스트랩 외확산 영역(24)을 통해 전기적으로 서로 접촉되어 있는 종형 MOSFET(100) 및 하위 캐패시터(102)를 포함한다. 도시된 바와 같이, 매립형 스트랩 외확산 영역(24)은 각 고리형 메모리 셀의 벽 일부에 존재하여 그 일부가 상기 벽을 부분적으로 둘러싸고, 상기 벽의 잔여부는 상기 고리형 메모리 셀을 인접 어레이 웰 영역(11)에 전기적으로 연결시키는 바디 콘택(19)을 갖는다.
또한, 도 1의 DRAM 셀 어레이는 종형 MOSFET를 덮고 있는 복수 개의 워드라인(52)을 포함한다. 상기 워드라인은 행 방향으로 배열되어 있다. 또한, 본 발명의어레이는 상기 복수 개의 워드라인(52)과 직교하는 복수 개의 비트라인(60)(비트라인 중 하나가 도 1에 도시됨)을 포함한다.
상기 요소 이외에, 본 발명의 DRAM 어레이는 상기 웰 영역 위에 형성된 확산 영역(36)과 인접 MOSFEST들 사이에 형성된 비트라인 콘택 영역(58)을 포함한다. 도 1에서 비트라인 콘택이 인접 매립형 스트랩 외확산 영역을 절단하므로 외확산 영역들이 서로 전기적으로 절연된다는 점을 주목하자. 도 1에 표시되지 않았으나 본 발명의 DRAM 셀 어레이내에 존재하는 다른 요소는 도 6a 내지 도 6m에 상세히 도시되어 있다.
본 발명의 DRAM 셀 어레이에서 각 종형 MOSFET의 바디가 반도체 기판내의 원통형 쉘내에 포함되어 그 원통형 쉘의 축에 대한 수직면에서 각 종형 MOSFET의 단면은 고리형이 된다. 그러나, 디프 트랜치의 밑부분에 형성된 하위 캐패시터는 고리형 단면을 갖지 않는다.
도 2는 본 발명에 따른 1개의 저장 캐패시터 활성 영역, 매립형 스트랩 및 바디 콘택의 평면도를 도시하고 있다. 도 2에는 고리형 메모리 셀을 둘러싸는 트랜치 아이솔레인션 영역(44)이 포함되어 있다는 것을 주목하자. 도시된 바와 같이, 고리형 메모리 셀은 디프 트랜치 영역(16)을 포함하는 데 디프 트랜치의 벽 일부에는 매립형 스트랩 외확산 영역(24)이 있고, 상기 벽의 잔여부에는 그 위에 형성된 바디 콘택 영역(19)이 있다. 상기 셀의 활성 영역 고리형(42)이 상기 디프 트랜치를 둘러싸고 있다.
도 3은 본 발명에 따른 별법의 종형 DRAM 셀 어레이의 평면도로서, 열 방향으로 배열된 인접 고리형 메모리 셀의 매립형 스트립 외확산 영역(24)이 서로 면하고 있다. 이 도면에서 참조 번호 110은 열 방향을 표시하고, 참조 번호 112는 행 방향을 표시하는 데, 이것은 도 4 및 도 5에서도 마찬가지이다.
도 4는 본 발명에 따른 별법의 종형 DRAM 셀 어레이의 평면도로서, 열 방향으로 배열된 인접 고리형 메모리 셀의 매립형 스트랩 외확산 영역(24)이 서로 면하고 있지 않다.
도 5는 본 발명에 따른 별법의 종형 DRAM 셀 어레이의 평면도로서, 열 방향으로 배열된 인접 고리형 메모리 셀의 매립형 외확산 영역(24)이 서로 면하고 있는 반면에, 행 방향으로 배열된 고리형 메모리 셀의 인접 쌍은 서로 면하고 있지 않는 매립형 스트랩 외확산 영역(24)을 갖는다.
전술한 종형 DRAM 셀 어레이를 형성함에 있어 본 발명이 채용한 공정 방식은 본 발명의 다양한 공정 단계를 도시하고 있는 도 6a 내지 도 6m을 참조하여 이하에서 보다 상세히 설명된다. 도 6a는 종형 DRAM 셀 어레이를 제작함에 있어서 본 발명이 채용하고 있는 최초 구조물을 도시하고 있다. 특히, 도 6a는 에치 스톱 패드층(etch stop pad layer)(12)과 그 위에 형성된 하드 마스크(14)를 포함하는 물질 스택(material stack)을 갖춘 실리콘(Si) 함유 기판(10)을 포함하는 구조물의 어레이 일부를 도시하고 있다. 상기 기판은 웰 영역(11)을 포함할 수 있으며, 이 웰 영역(11)이 추후에 본 발명의 공정에서 형성될 수도 있다.
도 6a에 도시된 구조물은 이 분야의 당업자에 공지된 종래의 재료로부터 제작될 수 있으며, 또한 이 분야에서 공지된 종래의 공정 방식이 동일한 구조물을 제작하는데 채용될 수 있다. 예컨대, 에치 스톱 패드층(12)은 종래의 열 성장 공정(thermal growing process)을 이용하여 SiO2와 같은 산화물을 포함하고 실리콘(Si) 함유 기판 표면상에 형성되며, 이어서 하드 마스크(14), 예컨대 SiN이 종래의 증착 공정, 예컨대 화학 기상 증착(chemical vapor depositon; CVD), 플라즈마 화학 기상 증착, 스퍼터링 또는 화학 액상 증착(chemical solution depostion)에 의해 에치 스톱 패드층(12)상에 형성된다. 물질 스택의 각 층의 두께는 변화될 수 있으며, 이것은 본 발명의 요지가 아니다. 그러나, 통상적으로 상기 에치 스톱 패드층은 약 5nm 이하의 두께를 가지며 상기 하드 마스크는 약 10 내지 1000nm의 두께를 갖는다.
다음으로, 디프 트랜치(16)가 도 6a에 도시된 구조물내에 형성되어 도 6b에 도시된 구조물을 제공한다. 상기 용어 "디프 트랜치"는 본 명세서에서 실리콘(Si) 함유 기판(10)의 상부 표면으로부터의 깊이가 약 1.0 μm 이상인 트랜치를 나타내는 데 사용된다. 상기 디프 트랜치는 트랜치 패턴을 리소그래피 및 이방성 식각을 이용하여 하드 마스크, 에치 스톱 패드층 및 실리콘(Si) 함유 기판의 일부분까지 확장하여 개구하는 종래의 방식으로 형성된다. 실리콘(Si) 함유 기판에 행과 열 방향으로 형성된 디프 트랜치(16)는 저장 캐피시터 및 종형 MOSFET가 형성되는 영역이다.
그 다음에, 폴리실리콘 버퍼형 LOCOS(local oxidation of silicon) 칼라(collar) 또는 기타 유사한 칼라 산화물(18)이 도 6c에서와 같이 상기 디프 트랜치의 일부에 형성된다. 이어서, 캐패시터(도시되지 않음)가 이 분야의 당업자에게 공지된 종래의 공정 단계를 이용하여 상기 디프 트랜치 하부에 형성된다. 매립된 판형 확산 영역(도시되지 않음)을 형성하는 과정과 상기 매립된 판형 확산 영역 부근에 노드 유전체(20)를 형성하는 과정이 상기 디프 트랜치 공정 단계에 포함된다. 도 6c에 도시된 바와 같이, 노드 유전체(20)는 상기 디프 트랜치의 하부에서 상기 디프 트랜치의 상부 표면까지 확장되어 그 벽에 형성된다. 상기 디프 트랜치의 상부에서, 노드 유전체는 상기 매립형 스트랩 영역을 형성하는 동안 에치 스톱 패드층으로서 역할을 한다. 상기 디프 트랜치의 하부에서, 노드 유전체는 상기 매립된 판형 확산 영역을 상기 디프 트랜치 도체로부터 분리시킨다.
종래의 유전체, 예컨대 SiN를 포함하는 노드 유전체는 종래의 증착 공정, 예컨대 CVD, 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 이어서, 디프 트랜치는 디프 트랜치 도체(22), 예컨대 폴리실리콘으로 채워지고, 그 후에 디프 트랜치 도체는 종래의 방법으로 상기 스트랩에 대해 원하는 깊이까지 리세스(recess)된다(이로서 종형 MOSFET의 채널 길이가 결정되는 데, 그 길이는 통상적으로 약 100 내지 약 400nm이다). 리세스된 디프 트랜치 도체(22)를 포함하는 구조가 도 6d에 도시되어 있다.
본 발명에 따른 공정에 있어서, 라덴스(Radens)씨 등의 논문 "An Orthogonal 6F2Trench-Sidewall Vertical Device Cell for 4Gb/16Gb DRAM"(IEDM 2000 Tech.Dig.349쪽)에 개시되어 있는 마스크를 사용하는 한쪽 면 스트랩(one-sidedstrap; OSS) 공정 또는 마스크를 사용하지 않는 OSS 공정 중 어느 하나가 매립형 스트랩 외확산 영역(24)을 형성하는 데 채용된다(도 6e 참조). OSS 공정이 칼라 산화물 영역들 중 하나를 식각하지 않으며, 구조물의 상기 면에 바디 콘택(19)이 형성된 영역이 존재한다는 점을 주목해야한다. 특히, 매립형 스트랩 외확산 영역은 다음과 같이 형성된다. 먼저, 산화물층(도시되지 않음)이 상기 디프 트랜치 도체 위에 형성되고, 그 다음에 먼저 증착된 산화물층뿐만 아니라 노드 유전체를 정렬시키는 에치 스톱 라이너(liner)가 형성되며, 이어서 폴리실리콘 플레이스홀더(placehodler) 물질(도시되지 않음)이 디프 트랜치의 상부에 형성되어 에치 스톱 라이너의 노출된 부분을 덮는다. 그 다음에, 디프 트랜치 중 매립형 스트랩이 필요한 면상에 있는 폴리실리콘 플레이스홀더 물질의 일부가 상기 리세스된 디프트랜치 도체의 윗면에 있는 산화층을 덮고 있는 에치 스톱 라이너까지 하방 식각된다.
그 다음에, OSS 공정이 수행되는 데, 상기 공정에는 디프 트랜치 중 스트랩이 형성될 면상에 있는 에치 스톱 라이너에 대해 선택적인 식각 공정을 사용하여 폴리실리콘 플레이스홀더 물질 중 일부를 제거하는 단계와, 등방성 산화물 식각 공정을 이용하여 상기 노출된 칼라 산화물을 제거하는 단계와, 폴리실리콘 플레이스홀더 물질 중 잔여 영역에 의해 보호되지 않은 에치 스톱 라이너 및 노드 유전체의 일부를 제거하는 단계와, 에치 스톱 라이너에 의해 덮혀있지않은 디프 트랜치 폴리실리콘 위에 있는 산화물층의 일부를 개구하는 단계와, 디보트(divot)를 디프 트랜치 도체의 상부 레벨 근처에 있는 상부 칼라 산화물에 형성하기 위해 산화물 식각을 계속하는 단계와, 디프 트랜치 도체 및 상기 트랜치의 벽 사이에 브리지(bridge)를 제공하기 위하여 상기 디보트를 도전 물질, 예컨대 도핑된 폴리실리콘으로 채우는 단계가 포함된다. 그 다음의 어닐링 단계가 이루어지는 동안에, 상기 디보트가 채워진 영역으로부터 불순물이 확산되어 매립형 스트랩 외확산 영역(24)을 형성하게 된다. 상기 디보트가 채워진 칼라 산화물 영역은 도면에서 번호 26으로 표시되어 있다. 매립형 스트랩 외확산 영역(24) 및 디보트가 채워진 칼라 산화물 영역(26)을 포함하지 않는 구조물 중 잔여 벽 부분에 "원상태의(intact)" 칼라 영역(18)이 존재한다는 점을 주목해야 한다. 상기 원래의 칼라 산화물은 바디 콘택 영역(19)을 트랜치 캐패시터(22)로부터 전기적으로 절연시킨다.
도 6e에 도시된 바와 같이, 트랜치 상부 산화물(trench top oxide; TTO)(28)이 종래의 증착 공정, 예컨대 고밀도 플라즈마 증착법을 이용하여 디프 트랜치 도체(22) 및 디보트가 채워진 칼라 산화물 영역(26)을 포함하는 모든 수평면에 형성되며, 그 후에 트랜치 상부 산화물을 상기 구조물의 상부 표면으로부터 제거하기 위해 종래의 레지스트 리세스 공정(resist recess process)이 채용된다. 이어서, 희생(sacrificial) 산화물층이 종래의 리소그래피 및 식각 기술을 이용하여 형성되고 벗겨지며, 게이트 유전체(30), 예컨대 산화물이 디프 트랜치의 윗 부분 중 노출된 벽에 형성된다. 본 발명에서 상기 게이트 유전체는 어떠한 공지의 공정, 예컨대 실리콘의 열 산화 또는 산화물의 질화를 이용해서도 형성될 수 있다. 대안으로, CVD 또는 원자층 증착(atomic layer deposition; ALD)에 의해 증착된 게이트 유전체가 형성될 수 있다.
그 다음에, 게이트 도체(32), 예컨대 도핑된 폴리실리콘이 상부 트랜치 산화물(28)상에 형성되고, 이어서 상기 구조물이 하드 마스크(14)에 대해 평탄화되며, 그 후에 게이트 도체(32)가 종래의 리세싱 공정을 이용하여 리세스된다(도 6f 참조). 절연 캡핑층(capping layer)(34), 예컨대 산화물이 종래의 증착법 및 평탄화 공정을 이용하여 리세스된 게이트 도체(32)상에 형성된다. 그 결과로 형성된 구조물 역시 도 6f에 도시되어 있다.
게이트 도체를 캡핑하는 단계 후에, 상기 하드 마스크에 대해 높은 선택도를 갖는 종래의 식각 공정을 이용하여 하드 마스크(14)가 상기 구조물로부터 제거되며, 이는 하부 에치 스톱 패드층에서 정지된다. 그 다음에, 확산층(36)(차후 식각 공정에 의해 제거됨)이 이 분야의 당업자에 공지된 종래의 이온 주입 공정 및 활성화 어닐링 공정을 이용하여 실리콘(Si) 함유 기판내에 형성된다. 확산 영역을 활성화하기 전에, 종래의 이온 주입 공정을 이용하여 기판(10)내에 웰 영역(11)을 형성하는 것도 가능하다. 확산 영역을 기판내에 형성한 후에, 측벽 마스크층(38)이 절연 캡핑층(34) 및 게이트 도체(32)의 노출된 측벽에 형성된다. 상기 측벽 마스크층은 절연 물질을 포함하며 이 분야의 당업자에게 공지된 종래의 증착법 및 이방성 식각 공정을 이용하여 형성된다. 도 6g는 상기 공정 절차들에 의해 얻어진 구조물을 도시하고 있다.
그 다음에, 도 6h에 도시된 바와 같이, 측벽 마스크층 또는 절연 캡핑층 중 어느 하나에 의해서도 덮혀지지 않은 상기 구조물의 일부가 제거되며, 이는실리콘(Si) 함유 기판에서 인접 디프 트랜치 영역의 매립형 스트립 영역을 전기적으로 절연시키기에 충분한 소정의 깊이에서 정지된다. 즉, 본 발명에 따른 상기 식각 단계는 인접 매립형 스트랩을 절단하여 인접 디프 트랜치 영역간에 전기적 상호 작용을 방지한다. 더욱이, 이러한 식각 단계가 이루어지는 동안에, 확산 영역은 절단되고, 디프 트랜치를 둘러싸는 활성 영역 고리(본 도면에 도시되지 않았으나 도 2에서 번호 42로서 표시됨)가 형성된다. 본 발명에 따른 상기 단계가 이루어지는 동안, 블록 마스크(도시되지 않음)가 지지체 영역을 보호한다.
도 6i는 맨드릴(mandrel) 물질(40), 예컨대 저압 화학 기상 증착된(low pressure chemical vapor deposited; LPCVD) SiN이 구조물 중 먼저 식각된 영역에 형성된다. 본 발명에 따른 상기 단계가 이루어지는 동안에, 절연 영역은 통상적으로 이 분야의 당업자에게 공지된 종래의 공정들을 이용하여 어레이 및 지지체 장치 영역내에 형성된다. 상기 어레이에서, 절연 영역(본 도면에 도시되지 않았으나 도 2에 번호 44로서 표시됨)이 상기 메모리 셀들 중 활성 영역 고리를 둘러싼다.
그 다음에, 포토레지스트가 상기 맨드릴 물질 위에 형성되고 종래의 리소그래피를 이용하여 디프 트랜스 영역 위에 형성된 개구부를 갖는 패턴화된 레지스트(46)를 형성한다. 이어서, 종래의 이방성 식각 공정, 예컨대 RIE가 사용되어 상기 패턴화된 레지스트내의 개구부를 통해 슬롯(48)을 절단함으로써 캡핑층(34)을 게이트 도체(32)의 일부뿐만 아니라 상기 구조물로부터 제거한다. 그 결과로 형성된 구조물의 예가 도 6j에 도시되어 있다.
도 6k에 도시된 바와 같이, 절연 스페이서(50)가 상기 슬롯의 측벽에 형성되고, 이어서 상기 슬롯은 높은 도전성 물질(본 도면에서 번호 52로서 표시됨), 예컨대 W/WN 또는 폴리실리콘으로서 채워지며, 그 다음에 상기 도전성 물질이 습식 또는 건식 식각 공정에 의해 리세스된다. 그 다음에, 캡핑층(54), 예컨대 산화물이 증착되고 레지스트(46) 표면에 대해 평탄화된다. 참조 번호 52는 본 발명의 DRAM 셀 어레이 중 워드라인을 나타내고, 이 워드라인은 메모리 셀의 행 방향으로 배열된다는 점을 주목해야 한다. 상기 고도전성 물질은 종래의 증착 공정, 예컨대 저압 화학 기상 증착을 이용하여 형성된다.
그 다음에, 다른 포토레지스트(도시되지 않음)가 상기 구조물에 도포되며 리소그래피를 이용하여 인접 디프 트랜치 사이에 있는 맨드릴 물질을 노출시킨다. 이어서, 종래의 식각 공정, 예컨대 반응성 이온 식각(reactive ion etching; RIE)이 수행되어 인접 디프 트랜치들 사이의 맨드릴 물질(40) 중 일부를 제거하며, 그 다음에 도핑된 폴리실리콘을 포함하는 비트라인 콘택(58)이 상기 맨드릴 물질 중 잔여 부분에 형성되어 도 6l에 도시된 구조물을 제공한다.
그 다음에, 비트라인 콘택 영역(58)과 접촉되어 있는 비트라인(60)이 워드라인에 직교하도록 형성된다. 특히, 상기 비트라인들은 비트라인 장벽층(본 도면에서 도시되지 않음), 예컨대 WN을 상기 구조물의 상부 노출면에 형성함으로써 형성된다. 그 후에, W 또는 WSiX[이하, 비트라인(60)이라 함]이 비트라인 장벽층상에 증착되고 산화물 캡(cap)(본 도면에서 도시되지 않음)이 비트라인상에 형성된다. 본 발명의 상기 단계들에 의해 제작된 구조물은 도 6m에 도시되어 있다.
도 7a 내지 도 7b는 본 발명에 따른 별법의 실시 형태를 도시하고 있다. 특히, 도 6e에 도시된 구조물을 형성하는 상기 공정들의 단계들이 먼저 수행된다. 그 다음에, 게이트 도체(32)가 트랜치내에 형성되고 등방성 식각 공정이 채용되어 상기 게이트 도체를 실리콘(Si) 함유 기판(10)의 하부 표면까지 리세스한다. 상기 등방성 식각 공정이 수행되는 동안에, 하드 마스크 및 에치 스톱 패드층도 제거되어 더 넓은 돌출 영역(62)을 갖는 게이트 영역을 형성한다.
상기 결과로 형성된 구조물의 예가 도 7a에 도시되어 있다. 도 7b에서, 상기 리세스된 영역 및 더 넓은 돌출 영역내의 절연 캡핑층(34)을 절연시키는 단계와 도 6g 내지 도 6m에 도시된 나머지 공정 단계가 이어서 수행된다.
본 발명은 그 바람직한 실시 형태에 대해 주로 설명 및 도시되었지만, 이 분야의 당업자는 형식 및 세부면에서 전술한 변화 및 기타의 변화가 본 발명의 사상과 범위를 벗어나는 일없이 이루어질 수 있다는 것을 알 것이다. 따라서, 본 발명은 설명 및 도시된 형식 및 세부 사항으로 한정되지 않는다.
본 발명에 의해 종래의 종형 메모리 셀 어레이에 존재하는 플로팅 웰 효과를 현저하게 제거하고, 디바이스간의 상호 작용을 상당량 감소시키는 종형 DRAM 셀 어레이를 제공된다. 또한, 8F2이하의 면적을 갖는 셀의 제작을 가능하게 하며, MOSFET 기판에서 다수 캐리어가 완전히 공핍되는 것을 현저하게 방지함으로써 플로팅 바디 이펙트를 상당량 방지하는 종형 DRAM 셀 어레이가 제공된다.

Claims (34)

  1. 콤팩트 DRAM 셀 어레이에 있어서,
    행과 열 방향으로 배열된 복수 개의 고리형 메모리 셀로서, 상기 각 고리형 메모리 셀은 그 벽 중 일부분에 존재하는 매립형 스트랩 외확산 영역을 통해 서로 전기적으로 접촉되어 있는 하위 캐패시터와 종형 MOSFET를 포함하고 상기 일부분이 상기 벽을 부분적으로 둘러싸며, 상기 각 고리형 메모리 셀의 상기 벽 중 잔여 부분은 상기 고리형 메모리 셀을 인접 어레이 웰 영역에 전기적으로 연결시키는 바디 콘택 영역을 가지는 것인 복수 개의 고리형 메모리 셀과,
    상기 종형 MOSFET 위에 놓여 있고, 상기 행 방향으로 배열되어 있는 복수 개의 워드라인과,
    상기 복수 개의 워드라인에 직교하는 복수 개의 비트라인
    을 포함하는 콤팩트 DRAM 셀 어레이.
  2. 제1항에 있어서,
    상기 열 방향으로 배열된 인접 고리형 메모리 셀들의 매립형 스트랩 외확산 영역들은 서로 면하고 있는 것인 콤팩트 DRAM 셀 어레이.
  3. 제1항에 있어서,
    상기 열 방향으로 배열된 인접 고리형 메모리 셀들의 매립형 스트랩 외확산영역들은 서로 면하고 있지 않는 것인 콤팩트 DRAM 셀 어레이.
  4. 제1항에 있어서,
    상기 열 방향으로 배열된 인접 고리형 메모리 셀들의 매립형 스트랩 외확산 영역들은 서로 면하고 있는 반면에, 상기 행 방향으로 배열된 고리형 메모리 셀들의 인접 쌍은 서로 면하고 있지 않는 매립형 스트랩 외확산 영역을 가지는 것인 콤팩트 DRAM 셀 어레이.
  5. 제1항에 있어서,
    인접 메모리 셀들 사이에 형성된 비트라인 콘택을 더 포함하는 콤팩트 DRAM 셀 어레이.
  6. 제1항에 있어서,
    활성 영역 고리(annulus)가 상기 각 고리형 메모리 셀을 둘러싸는 것인 콤팩트 DRAM 셀 어레이.
  7. 제6항에 있어서,
    절연 영역이 상기 각 고리형 메모리 셀의 상기 활성 영역 고리를 둘러싸는 것인 콤팩트 DRAM 셀 어레이.
  8. 제1항에 있어서,
    상기 매립형 스트랩 외확산 영역은 디보트(divot)가 채워진 칼라 산화물 영역에 부분적으로 연결되는 것인 콤팩트 DRAM 셀 어레이.
  9. 제8항에 있어서,
    상기 디보트가 채워진 칼라 산화물 영역은 도핑된 폴리실리콘을 포함하는 것인 콤팩트 DRAM 셀 어레이.
  10. 제1항에 있어서,
    확산 영역들이 상기 각 고리형 메모리 셀의 일부분을 둘러싸는 것인 콤팩트 DRAM 셀 어레이.
  11. 제1항에 있어서,
    상기 복수 개의 고리형 메모리 셀들은 8F2이하의 셀 면적을 갖는 것인 콤팩트 DRAM 셀 어레이.
  12. 제1항에 있어서,
    상기 종형 MOSFET는 상기 고리형 메모리 셀의 상기 벽들 중 내부면에 형성된 게이트 유전체를 포함하는 것인 콤팩트 DRAM 셀 어레이.
  13. 제1항에 있어서,
    인접 매립형 스트랩 외확산 영역들은 서로 전기적으로 절연되어 있는 것인 콤팩트 DRAM 셀 어레이.
  14. 제1항에 있어서,
    상기 각 종형 MOSFET는 원통형 쉘내에 포함된 바디를 포함하며, 상기 원통형 쉘의 축에 대한 수직면에서 상기 종형 MOSFET의 단면은 고리형인 것인 콤팩트 DRAM 셀 어레이.
  15. 콤팩트 DRAM 셀 어레이를 형성하는 방법에 있어서,
    (a) 상부에 적어도 하드 마스크가 형성되어 있는 실리콘(Si) 함유 기판의 어레이 부분에 복수 개의 디프 트랜치 - 상기 복수 개의 디프 트랜치들은 행과 열 방향으로 배열되어 있고, 적어도 그 벽에 형성된 칼라 산화물 영역과 상기 칼라 산화물 영역들 사이에 형성된 리세스된 디프 트랜치 도체를 포함함 - 를 형성하는 단계와,
    (b) 상기 벽을 부분적으로 둘러싸도록 매립형 스트랩 외확산 영역을 상기 벽의 일부에 형성하는 단계와,
    (c) 종형 MOSFET - 각 MOSFET는 그 위에 형성된 절연 캡핑층을 가짐 - 을 상기 복수 개의 디프 트랜치내에 있는 상기 리세스된 디프 트랜치 도체 위에 형성하는 단계와,
    (d) 상기 MOSFET의 측벽부를 노출하도록 상기 복수 개의 디프 트랜치에 인접한 상기 하드 마스크를 제거하고, 확산 영역을 상기 실리콘(Si) 함유 기판내에 형성하는 단계와,
    (e) 상기 MOSFET 중 노출된 측벽부를 덮기 위해 측벽 마스크층을 상기 확산 영역 위에 형성하는 단계와,
    (f) 인접 매립형 스트랩 외확산 영역들을 서로 전기적으로 절연시키고 상기 복수 개의 디프 트랜치들에 인접한 고리형 활성 영역을 형성하기 위해, 상기 절연 캡핑층 및 상기 측벽 마스크층에 의해 보호되지 않는 노출된 확산 영역과 상기 실리콘(Si) 함유 기판의 일부분을 식각하는 단계와,
    (g) 맨드릴 물질을 상기 절연 캡핑층 뿐만 아니라 상기 식각된 영역에도 형성하는 단계와,
    (h) 상기 MOSFET를 덮는 워드라인을 상기 행 방향으로 형성하는 단계와,
    (i) 인접 디프 트랜치들 사이의 상기 맨드릴 물질 중 일부를 제거하고, 비트라인 콘택을 그 위치에 형성하는 단계와,
    (j) 상기 워드라인에 직교하도록 비트라인을 상기 워드라인 위에 형성하는 단계
    를 포함하는 콤팩트 DRAM 셀 어레이 형성 방법.
  16. 제15항에 있어서,
    절연 캡핑층을 상기 MOSFET 위에 형성하기 전에 상기 하드 마스크에 등방성 식각 공정을 수행하여 넓은 게이트 돌출 영역을 상기 구조물내에 형성하는 콤팩트 DRAM 셀 어레이 형성 방법.
  17. 제15항에 있어서,
    상기 단계(a)에서의 디프 트랜치는
    상기 실리콘(Si) 함유 기판의 표면 상에 적어도 에치 스톱층 및 하드 마스크를 포함하는 물질 스택을 형성하는 단계와,
    상기 하드 마스크 위에 포토레지스트를 형성하는 단계와,
    상기 포토레지스트에 리소그래피를 수행하여 상기 포토레지스트를 패턴화하고, 상기 물질 스택 중 상기 노출 부분의 아래에 있는 실리콘(Si) 함유 기판 중 일부뿐만 아니라 상기 물질 스택 중 노출된 부분을 식각하는 단계
    에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  18. 제15항에 있어서,
    상기 칼라 산화물 영역은 LOCOS(local oxidation of silicon) 공정에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  19. 제15항에 있어서,
    상기 칼라 산화물 영역을 형성하기 전에, 캐패시터가 상기 디프 트랜치의 하부에 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  20. 제19항에 있어서,
    상기 캐패시터는
    매립형 평판 확산 영역을 상기 디프 트랜치에 주위에 형성하는 단계와,
    상기 디프 트랜치의 벽을 노드 유전체에 정렬시키는 단계와,
    상기 디프 트랜치들을 디프 트랜치 도체로서 채우는 단계
    에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  21. 제15항에 있어서,
    상기 리세스된 디프 트랜치 도체는 디프 트랜치 도체의 증착 및 식각에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  22. 제15항에 있어서,
    상기 매립형 스트랩 외확산 영역은 한쪽 면 스트랩 공정에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  23. 제22에 있어서,
    상기 한쪽 면 스트랩 공정은 디보트가 채워진 칼라 산화물 영역을 형성하는 단계를 포함하는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  24. 제15항에 있어서,
    상기 종형 MOSFET는
    상부 트랜치 산화물을 상기 리세스된 디프 트랜치 도체에 도포하는 단계와,
    상기 디프 트랜치의 벽에 게이트 유전체를 형성하는 단계와,
    게이트 도체를 상기 게이트 유전체에 정렬된 상기 디프 트랜치의 벽내에 있는 상기 상부 트랜치 산화물 위에 형성하는 단계
    에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  25. 제15항에 있어서,
    하드 마스크는 단계 (d)에서 식각 공정에 의해 제거되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  26. 제15항에 있어서,
    상기 확산 영역은 이온 주입 공정 및 활성화 어닐링 공정에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  27. 제15항에 있어서,
    상기 측벽 마스크층은 증착 및 식각 공정에 의해 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  28. 제15항에 있어서,
    상기 측벽 마스크층은 절연 물질을 포함하는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  29. 제15항에 있어서,
    상기 맨드릴 물질은 저압 화학 기상 증착된 SiN인 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  30. 제15항에 있어서,
    단계(h)를 수행하기 전에, 절연 트랜치가 상기 고리형 활성화 영역에 인접하여 형성되는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  31. 제15항에 있어서,
    단계(h)는
    포토레지스트를 상기 맨드릴 물질에 도포하는 단계와,
    상기 포토레지스트를 패터닝하는 단계와,
    캡핑층 및 상기 MOSFET의 일부를 이방형으로(anisotropically) 식각하는 단계와,
    상기 식각된 영역을 고도전성 물질로 채우는 단계
    를 포함하는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  32. 제31항에 있어서,
    상기 고도전성 물질은 W/WN 또는 폴리실리콘인 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  33. 제15항에 있어서,
    상기 비트라인 콘택은 도핑된 폴리실리콘을 포함하는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
  34. 제15항에 있어서,
    상기 비트라인은 W 또는 WSiX를 포함하는 것인 콤팩트 DRAM 셀 어레이 형성 방법.
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