KR102227315B1 - 네거티브 차동 저항 기반 메모리 - Google Patents

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Abstract

스토리지 노드; 스토리지 노드에 연결되는 액세스 트랜지스터; 스토리지 노드에 연결되는 제1 단자를 갖는 커패시터; 및 메모리 비트 셀이 접지 라인 또는 전원 라인 중 하나 또는 양자 모두를 갖지 않도록 스토리지 노드에 연결되는 하나 이상의 네거티브 차동 저항 디바이스들을 포함하는 메모리 비트 셀이 설명된다.

Description

네거티브 차동 저항 기반 메모리{A NEGATIVE DIFFERENTIAL RESISTANCE BASED MEMORY}
치밀하고 고성능인 내장형 메모리는 CPU들(Central Processing Units), GPU들(Graphics Processing Units), 및 SoC들(System-on-Chips)에 필수적인 구성요소이다. SRAM(Static Random Access Memory)은 흔히 사용되는 메모리이지만, 진보된 프로세스 노드들에서는 저 전원 전압들(예를 들어, 1V 미만)로 잘 스케일링되지 않는다. 셀 크기가 SRAM 비트 셀 크기의 3분의 1이면, EDRAM(Embedded Dynamic Random Access Memory)은 일부 애플리케이션들에 대해 대안적인 매력적인 메모리이다. 그러나, EDRAM은 정기적으로(예를 들어, 1 ms 이하마다) 리프레시되어야 하기 때문에 또한 도전과제들을 갖는다. 리프레시하는 동안, EDRAM 비트 셀의 값이 판독되고 그 전체 전압 레벨로 재기입된다. 리프레싱은 상당한 동적 전력을 소모하고, EDRAM 어레이의 판독 및 기입 작업들에 이용가능한 대역폭을 감소시킨다.
본 개시내용의 실시예들은 아래 주어지는 상세한 설명으로부터 그리고 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 더욱 완전하게 이해될 것이지만, 이들은 본 개시내용을 구체적인 실시예들에 제한하는 것으로 여겨져서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1은 본 개시내용의 일 실시예에 따른 NDR(negative differential resistance) 디바이스 기반 메모리 비트 셀의 하이 레벨 회로를 도시한다.
도 2a-c는 NDR 다이오드 및 관련 회로의 I-V 특성들을 보여주는 그래프를 도시한다.
도 3의 (a)는 본 개시내용의 일 실시예에 따른 n-형 트랜지스터를 갖는 NDR 디바이스 기반 메모리 비트 셀을 도시한다.
도 3의 (b)는 본 개시내용의 일 실시예에 따른 n-형 트랜지스터를 갖는 NDR 디바이스 기반 메모리 비트 셀의 레이아웃의 상면도를 도시한다.
도 4a-b는 본 개시내용의 일 실시예에 따른 p-형 트랜지스터들을 갖는 NDR 디바이스 기반 메모리 비트 셀들을 도시한다.
도 5는 본 개시내용의 일 실시예에 따른 도 3의 (a)의 NDR 디바이스 기반 메모리 비트 셀 어레이의 레이아웃의 상면도를 도시한다.
도 6a는 본 개시내용의 일 실시예에 따른 도 3의 (b)의 NDR 디바이스 기반 메모리 비트 셀의 레이아웃의 단면을 도시한다.
도 6b는 본 개시내용의 일 실시예에 따른 도 3의 (b)의 NDR 디바이스 기반 메모리 비트 셀의 레이아웃의 다른 단면을 도시한다.
도 7a-b는 본 개시내용의 일 실시예에 따른 n-형 트랜지스터들을 갖는 단일 NDR 디바이스 기반 메모리 비트 셀들을 도시한다.
도 8a-b는 본 개시내용의 일 실시예에 따른 p-형 트랜지스터들을 갖는 단일 NDR 디바이스 기반 메모리 비트 셀들을 도시한다.
도 9는 본 개시내용의 일 실시예에 따른 래칭 엘리먼트를 형성하기 위해 NDR 디바이스와 쌍을 이루는 트랜지스터를 갖는 단일 NDR 디바이스 기반 메모리 비트 셀을 도시한다.
도 10은 본 개시내용의 일 실시예에 따른 TFET 트랜지스터들을 갖는 NDR 디바이스 기반 메모리 비트 셀을 도시한다.
도 11은 본 개시내용의 일 실시예에 따른 NDR 디바이스 기반 메모리를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)이다.
일부 실시예들은 메모리 비트 셀을 설명하는데, 이는, 스토리지 노드; 스토리지 노드에 연결되는 액세스 트랜지스터; 스토리지 노드에 연결되는 제1 단자를 갖는 커패시터; 및 메모리 비트 셀이 접지 라인 또는 전원 라인 중 하나 또는 양자 모두를 갖지 않도록 스토리지 노드에 연결되는 하나 이상의 NDR(negative differential resistance ) 디바이스들을 포함한다. 일 실시예에서, 하나 이상의 NDR 디바이스들은, 에사키(Esaki) 다이오드; 공진 터널링 다이오드; 또는 TFET(tunneling FET) 중 하나를 포함한다.
일부 실시예들은 1T-1C(one transistor, one capacitor) 비트 셀과 함께 터널링 디바이스의 NDR 특성들을 사용하여 EDRAM 비트 셀 크기의 디바이스를 생성하지만 리프레시 요건이 없다(즉, 리프레싱을 사용하지 않는 SRAM 비트 셀과 유사함). 일 실시예에서, NDR 기반 비트 셀은 비트 셀의 커패시터에서의 누설을 대처하고 비트 셀이 자신의 상태를 정적으로 유지하게 하는 소형의 회로 및 레이아웃을 형성한다.
따라서, EDRAM 설계들에 비해, 일부 실시예들은 리프레시 동작들을 불필요하게 하여, 비트 셀을 정적 RAM으로서 작동하게 한다. 또한, 스토리지 노드에서 상태를 정적으로 유지하는 능력은 액세스 트랜지스터 및 커패시터의 설계 제약들을 변경하여 이러한 디바이스들의 추가적 스케일링을 가능하게 한다. 일 실시예에서, 비트 셀의 레이아웃은 NDR 디바이스들의 수직 배열을 사용하여 면적을 절약한다. 일 실시예에서, 비트 셀은 NDR 디바이스 전류 싱크들로서 WL(word-line) 및 PL(capacitor back plate line)을 재사용하여 비트 셀에서의 전체 금속 경로화들을 감소시키는 것에 의해 셀 크기를 감소시킨다. 설명되는 다양한 실시예들로부터 다른 기술적 효과들이 명백해질 것이다.
이하의 설명에서는, 다수의 상세사항들이 본 개시내용의 실시예들의 더욱 완전한 설명을 제공하기 위해 논의된다. 그러나, 관련분야의 통상의 기술자에게는 본 개시내용의 실시예들이 구체적인 상세사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조체들 및 디바이스들이, 상세하게 보다는, 블록도 형태로 보여진다.
실시예들의 대응 도면들에서, 신호들은 라인들로 표현된다는 점에 주목하자. 일부 라인들은, 더 많은 구성 신호 경로들을 나타내기 위해, 더 두꺼울 수 있으며, 및/또는, 주요 정보 흐름 방향을 표시하기 위해, 하나 이상의 끝들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한의 의미가 아니다. 오히려, 라인들은 회로 또는 논리 유닛의 더 쉬운 이해를 촉진하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 임의의 표현된 신호는, 설계 요구사항들 또는 선호도들에 의해 지시되는 바와 같이, 어느 한 방향으로 이동할 수 있고 임의의 적합한 종류의 신호 스킴으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전반적으로, 그리고 청구항들에서, "접속되는(connected)"이란 용어는, 임의의 중간 디바이스들 없이, 접속되는 사물들 사이의 직접적인 전기 접속을 의미한다. "연결되는(coupled)"이란 용어는, 접속되는 사물들 사이의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. "회로"라는 용어는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조들을 포함한다. "~에서의(in)"의 의미는 "~ 내에(in)" 및 "~ 상의(on)"를 포함한다.
"스케일링(scaling)"이란 용어는 하나의 프로세스 기술로부터 또 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하는 것 및 후속하여 레이아웃 면적이 감소되는 것을 일반적으로 지칭한다. "스케일링(scaling)"이란 용어는 레이아웃과 디바이스들을 동일한 기술 노드 내에서 축소(downsize)하는 것도 지칭한다. "스케일링(scaling)"이란 용어는 신호 주파수를 다른 파라미터, 예를 들어, 전원 레벨에 적응시키는 것(예를 들어, 늦추거나 또는 가속하는 것 - 즉, 각각, 축소하는 것 또는 스케일링하는 것)도 지칭할 수 있다. "실질적으로", "가까운", "대략"이란 용어들은 타겟 값의 +/- 20% 내에 있는 것을 일반적으로 지칭한다.
달리 명시되지 않는 한, 공통 대상을 설명하기 위해, 서수 형용사들 "제1", "제2", 및 "제3" 등을 사용하는 것은, 유사한 대상들의 상이한 경우들이 지칭되고 있다는 것을 표시할 뿐이며, 이렇게 설명된 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 의도되는 것은 아니다.
실시예들의 목적들을 위해서, 트랜지스터들은 MOS(metal oxide semiconductor) 트랜지스터들이고, 이들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함한다. 트랜지스터들은 Tri-Gate 및 FinFET 트랜지스터들, Gate All Around Cylindrical Transistors, TFET(Tunneling FET), Square Wire, 또는 Rectangular Ribbon Transistors 또는 탄소 나노 튜브들이나 스핀트로닉 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. MOSFET 대칭적 소스와 드레인 단자들 등은 동일한 단자들이고, 본 명세서에서 교환 가능하게 사용된다. TFET 디바이스는, 반면에, 비대칭적 소스와 드레인 단자들을 갖는다. 관련분야에서의 통상의 기술자들은 다른 트랜지스터들, 예를 들어, Bi-polar 접합 트랜지스터들-BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 본 개시내용의 범위를 벗어나지 않고 사용될 수 있다는 점을 이해할 것이다. "MN"이라는 용어는 n-형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 표시하고, "MP"라는 용어는 p-형 트랜지스터(예를 들어, PMOS, PNP BJT 등)을 표시한다.
도 1은 본 개시내용의 일 실시예에 따른 NDR 디바이스 기반 메모리 비트 셀의 하이 레벨 회로(100)를 도시한다. 일 실시예에서, 회로(100)는 하나 이상의 트랜지스터들(101), 하나 이상의 NDR 디바이스들(102 및 103), SN(Storage Node), 및 커패시터(104)를 포함한다. 여기서, NDR 디바이스(103)에 대한 점선 상자 및 점선들은 선택적 디바이스들 및 접속 라인들을 표시한다. 그러나, 다양한 실시예들을 참조하여 설명되는 바와 같이 다른 선택사항들이 또한 가능하다.
NDR 특성을 갖는 디바이스는 고 전압들에서보다 저 전압들에서 더 높은 전도도를 나타낸다. 다양한 재료들 및 디바이스 구조들은 에사키(Esaki) 다이오드, 공진 터널링 다이오드, 및 TFET들을 포함하는 NDR 특성을 나타냅니다. 저 전압에서의 최대 전압 대 더 높은 전압에서의 최소 전류의 비율은 PVR(peak-to-valley ratio)라 불리우고; 이러한 전류 레벨들이 관찰되는 전압들은, 각각, 피크 전압 및 밸리 전압으로 알려져 있다. NDR 디바이스들은 낮은 peak-to-valley 비율들과 낮은 피크 전류들의 일반적인 제한을 갖는다. 본 명세서에 설명되는 일부 실시예들의 비트 셀들은 낮은 피크 전류들(예를 들어, 0.1nA 미만)로 작동한다. 이러한 비트 셀들은 피크 전류 레벨들이 더 높은 NDR 디바이스들로 마찬가지로 작동한다.
2개의 터널링 NDR 디바이스들(102 및 103)이 직렬로 연결될 때, 결과 조합은 쌍(twin)이라 불리우는 회로 엘리먼트이다. 이러한 쌍은 중간 노드가 SN인 쌍안정(bi-stable) 메모리 엘리먼트를 형성한다. 일 실시예에서, NDR 디바이스(102)는 기준 전원 Vref2 및 SN에 연결된다. 일 실시예에서, Vref2는 WL(word-line) 또는 WLB(inverse of word line)로 대체된다. 일 실시예에서, NDR 디바이스(103)는 다른 기준 전원 Vref1 및 SN에 연결된다. 일 실시예에서, Vref1은 플레이트(커패시터(104)의 단자들 중 하나를 기준으로 하는 DC 바이어스)로 대체된다. 일 실시예에서, SN 상의 전압이 고 전압에 있을 때(예를 들어, Vdd에 가까움), NDR 디바이스(102)(풀-업 NDR 디바이스라고도 불리움)는 NDR 디바이스(103)(풀-다운 NDR 디바이스라고도 불리움)가 싱크할 수 있는 것보다 더 강하게 전류를 얻을 수 있고, 따라서 SN 상의 전압을 유지한다. 역으로, SN 상의 전압이 저 전압 풀-다운에 있을 때, NDR 디바이스(103)는 전류를 더 강하게 싱크하고, SN은 저 전압으로 유지될 수 있다.
여기서, NDR 디바이스(102 및 103)는 2단자 디바이스들로 표현되지만, 일반적으로 디바이스들(102 및 103)은 적어도 2개의 단자들 사이에 NDR 특성을 갖는 2개 이상의 물리적 단자들을 가질 수 있다. 예를 들어, TFET 게이트 단자가 별개의 바이어스 전압을 가질 때 TFET는 소스와 드레인 단자들 사이에서 NDR 특성들을 보여줄 수 있다.
일 실시예에서, 하나 이상의 트랜지스터들(101)(본 명세서에서 액세스 트랜지스터(들)이라고도 지칭함)은 단일 n-형 또는 p-형 트랜지스터이다. 일 실시예에서, TFET들의 조합이 하나 이상의 트랜지스터들(101)에 대해 사용될 수 있다. 일 실시예에서, 하나 이상의 트랜지스터들(101)의 게이트 단자는 트랜지스터(101)가 n-형 트랜지스터인지 또는 p-형 트랜지스터인지에 따라 WL 또는 WLB에 연결된다. 일 실시예에서, 트랜지스터(101)의 소스 또는 드레인 단자는 BL(bit-line)에 연결되는 한편, 트랜지스터(101)의 드레인 또는 소스 단자는 SN에 연결된다. 일 실시예에서, 커패시터(104)의 제1 단자가 SN에 연결되고 커패시터(104)의 제2 단자가 플레이트에 연결되도록 SN이 커패시터(104)에 연결된다. 일 실시예에서, 플레이트 상의 전압은 Vdd/2(즉, 전원 전압의 절반)이다. 다른 실시예에서, 플레이트는 상이한 전압 레벨들로 바이어스될 수 있다.
쌍 셀(즉, NDR 디바이스들 (102 및 103))은 용량성 SN 상의 메모리 상태를 유지하는 것을 돕는다. NDR 쌍의 전류 구동 능력은 (도 2a-b에 보여지는 바와 같이) 낮지만, 커패시터(104)를 점진적으로 드레인 방전하는 누설을 극복하기에 충분하다. 일 실시예에서, NDR 디바이스(즉, NDR 디바이스들(102 또는 103) 중 하나)로부터의 전류는 SN 상의 누설로부터 전하의 손실을 완화하고, SN 상의 저장된 전하를 본래 값으로 복원할 수 있다.
도 2a-c는 NDR 다이오드의 I-V 특성을 나타내는 그래프들(200 및 220) 및 관련 회로(230)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2a-b의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
도 2a에 대해, x축은 SN 상의 전압(즉, VSN)을 볼트로 나타내고, y축은 NDR 디바이스(즉, 102 및 103)를 통하는 전류를 nA로 나타낸다. 도 2b에 대해, x축은 SN 상의 전압(즉, VSN)을 볼트로 나타내고, y축은 SN으로의 전류 IX를 nA로 나타낸다. 그래프들 (200 및 220)은 도 2c의 회로(230)를 사용하여 형성되는데, 여기서, NDR 디바이스들(102, 103)은 에사키(Esaki) 다이오드들로 대체된다. 여기서, Vref2는 Vdd(전원)이고 Vref1은 접지(Vss)이다. 전압 소스 Vx는 SN에 또는 SN으로부터 전류를 구동하거나 또는 싱크하는데 사용된다.
다시 도 2a를 참조하면, VSN이 0V로부터 증가할 때, VSN이 0.5V 근처일 때까지, 풀 다운 전류(201)(즉, NDR 디바이스(103)을 통하는 SN으로부터 접지로의 전류)는 증가하는 반면, 풀 업 전류(202)(즉, NDR 디바이스(102)를 통하는 SN으로부터 Vdd로의 전류)는 제로 또는 제로 근처로 유지된다. SN 상의 0.5V 근처에서, 풀 다운 전류(201)는 제로 가까이 급격하게 떨어지는 반면, 풀 업 전류(202)는 급격하게 상승한다. VSN이 더욱 증가함에 따라, 풀 업 전류(202)는 하락하여 VSN이 Vdd에 거의 동일하게 도달함에 따라 거의 제로에 도달하는 반면, 풀 다운 전류(201)는 실질적으로 제로에 가깝고 전류(202)와 동일하게 유지된다. 0.5V의 VSN 근처의 영역은 도 2b에 도시되는 바와 같이 준안정(meta-stable) 영역이다.
도 2b에서, 그래프(220)는 SN이 '0'을 저장할 때 및 SN이 '1'을 저장할 때의 전류 Ix를 보여준다. VSN이 고 전압에 있을 때, NDR 디바이스(102)는 NDR 디바이스(103)가 싱크할 수 있는 것보다 더 강하게 전류를 얻고, 따라서 SN 상의 전압을 높게 유지한다. 역으로, VSN이 저 전압 풀 다운에 있을 때, NDR 디바이스(103)는 전류를 더 강하게 싱크하고, SN은 저 전압으로 유지될 수 있다.
도 3의 (a)는 본 개시내용의 일 실시예에 따른 n-형 트랜지스터를 갖는 NDR 디바이스 기반 메모리 비트 셀(300)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 (a)의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 여기서 실시예들은 NDR 디바이스들을 위한 에사키(Esaki) 다이오드들을 참조하여 설명되지만, 다른 종류의 NDR 디바이스들이 실시예들의 범위를 벗어나지 않고 사용될 수 있다.
이러한 실시예에서, 하나 이상의 트랜지스터들(101)은 n-형 MOS 트랜지스터(MN1)(101)로 도시되고, NDR 디바이스(102)는 에사키(Esaki) 다이오드(D1)로 도시되며, NDR 디바이스(103)는 에사키(Esaki) 다이오드(D2)로 도시된다. 일 실시예에서, 커패시터 C1(104)는 기판 위에 형성되는 금속 커패시터이다. 일 실시예에서, 커패시터 C1(104)는 기판 내에 트랜지스터에 의해 형성되는 MOS 기반 커패시터이다. 일 실시예에서, 커패시터 C1(104)는 트랜지스터(들) 및 금속망으로 형성되는 하이브리드 커패시터이다. 일 실시예에서, D1의 단자들 중 하나(여기서, 캐소드)는 동일한 금속 라인이 MN1의 게이트 단자를 제어하는데 사용되도록 WL 또는 Vref2에 연결된다. 이러한 실시예의 하나의 기술적 효과는 비트 셀 내의 인터커넥트 경로화들의 수가 감소되고, 이는 다른 인터커넥트 경로화들을 위한 면적을 비워 낸다.
이러한 실시예에서, WL 및/또는 커패시터 백 플레이트 신호는 NDR 쌍(즉, NDR 디바이스들(102 및 103))에 공급하기 위해 재사용된다. 이러한 실시예에서, 각각의 비트 셀에 대한 Vdd(전원) 및 Vss(접지)의 추가적 경로화들은 감소되는데 그 이유는 이들이 비트 셀(300)에 의해 더 이상 사용되지 않기 때문이다. 금속 경로들을 감소시키는 것에 의해, 비트 셀, 및 이에 따른 메모리 어레이의 크기가 감소되는데 그 이유는 금속 경로화 공간, 및 Vdd 및 Vss를 제공하기 위한 추가적인 콘택트들 및 비아들이 감소되기 때문이다. 일 실시예에서, WL은 일반적으로 제로 또는 네거티브 바이어스에 있으므로 접지를 대체하는데 사용된다. WL이 표명될 때 NDR 쌍은 상태를 유지하는 것을 정지할 수 있지만, 이것은 문제가 되지 않는데 그 이유는 비트 셀(300)이 판독/기록될 때 WL 표명이 일시적으로 발생하고 SN 상의 전하가 그 때 전체 값으로 회복되기 때문이다. WL을 스위칭하는 것은 커패시터(104) 및 기생 커패시터를 방전하는 기생 전류들을 유발할 수 있지만, 이러한 전류들은 액세스 트랜지스터(MN1)의 것들에 비해 작다. 일 실시예에서, NDR 쌍의 포지티브 전원은 플레이트가 논리 1 전압으로 유지될 때 커패시터(104)의 백 플레이트에 접속될 수 있다.
일 실시예에서, NDR 공급 전압은 어드레싱 라인(예를 들어, 워드 라인, 비트 라인) 또는 플레이트 라인(즉, 플레이트)과 조합되는데 그 이유는 누설을 극복하기 위해 NDR 디바이스로부터의 래칭 동작이 필요하기 때문이다. 이러한 실시예에서, NDR 디바이스는 어드레싱 라인들이 사용될 때 래칭 엘리먼트를 형성하는 것을 중지 할 수 있지만, 메모리 상태는 동적으로 유지될 수 있다. 이러한 동작에서의 이러한 시간에, NDR 디바이스들의 낮은 전류는 판독 방해(예를 들어, 비트 셀 소거)를 방지하는 것에 의해 유익하다. 이러한 동작의 하나의 기술적 효과는 비트 셀 면적에서의 감소이다.
비트 셀(300)의 일부 비 제한적인 기술적 효과들은, 스토리지 커패시터(104)와 함께 NDR 디바이스들(102 및 103)을 사용하는 것이 리프레시 동작들에 대한 필요성을 제거하고, 이는 에너지를 절약하고 메모리 어레이 대역폭을 증가시킨다는 점이다. 추가적으로, 누설-취소 NDR 디바이스는 비트 셀(300)의 추가적 스케일링을 가능하게 한다. 예를 들어, 최악의 경우의 판독 마진들을 손상시키지 않고 커패시터(104)는 더 작게 또는 더 누설성으로 만들어질 수 있다. 추가적으로, 액세스 트랜지스터(MN1)를 통해 증가되는 누설을 고려하는 것이 가능하다. 이는 디바이스 스케일링 또는 엄격하게 조절된 WL 과-/부족-구동 전압들의 제거를 가능하게 한다.
도 3의 (b)는 본 개시내용의 일 실시예에 따른 n-형 트랜지스터를 갖는 NDR 디바이스 기반 메모리 비트 셀(300)의 레이아웃(320)의 상면도를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 (b)의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
비트 셀 레이아웃(320)은 자명하고, BL, NDR 디바이스(102), 액세스 트랜지스터(MN1), NDR 디바이스(103), SN, 커패시터 C1(104), 및 MN1의 게이트 단자로의 콘택트, 트랜지스터(즉, FIN) 콘택트, 핀 비아(Fin Via), MN1의 게이트 영역, MN1의 게이트 영역 위 NDR 디바이스 성장을 위한 개구 영역, 기판 위의 금속 커패시터 영역, 및 금속-0를 포함하는 관련 콘택트들을 보여준다. 접지 및 전원에 대한 경로화를 제거하는 것에 의해, 비트 셀 레이아웃(320)을 소형화하는 접지 및 전원 콘택트와 비아들이 제거된다.
도 4a-b는 본 개시내용의 일 실시예에 따른 p-형 트랜지스터들을 갖는 NDR 디바이스 기반 메모리 비트 셀들(400 및 420)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4a-b의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 따라서 도 4a-b의 실시예들을 불명료하게 하지 않기 위해, 도 3의 (a)의 실시예들과 도 4a-b의 실시예들 사이의 차이들이 논의된다.
도 4a-b의 실시예들은 도 3의 (a)의 실시예들과 유사하지만, n-형 MOS 트랜지스터 대신에 p-형 MOS 트랜지스터를 사용한다. 기능적으로, 비트 셀들(400 및 420)은 비트 셀(300)과 유사하게 동작한다. 이러한 실시예들에서는, NDR 디바이스들 (D1 및 D2)의 단자들의 연결 또한 반전된다. 예를 들어, 비트 셀(400)의 실시예에서는, NDR 디바이스(D1)의 애노드가 WL 또는 Vref2에 연결되고, NDR 디바이스(D1)의 캐소드가 SN에 연결된다. 마찬가지로, NDR 디바이스(D2)의 애노드가 SN에 연결되고, NDR 디바이스(D2)의 캐소드가 Vref1 또는 플레이트에 연결된다. 도 4b의 실시예에서는, NDR 디바이스(D2)의 캐소드를 Vref1 또는 플레이트와 연결하는 것에 의해 금속 경로들, 콘택트들, 및 비아들의 추가적 수가 감소된다. 애노드 및 캐소드 접속들의 반전은 역 표명되는 전압의 값을 NDR 특성들이 발생하는 전압 영역에서의 NDR 디바이스들을 바이어스하는데 필요한 전압과 매칭하기 위해 행해진다.
도 5는 본 개시내용의 일 실시예에 따른 도 3의 (b)의 NDR 디바이스 기반 메모리 비트 셀 어레이의 레이아웃(500)의 상면도를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
레이아웃(500)은 도 3의 (b)의 레이아웃(320)과 유사한 레이아웃을 각각 갖는 몇몇 비트 셀들을 보여준다. 레이아웃(500)의 실시예는 Vref1에 대해 WL을 재사용하는 것에 의해 금속 경로화(및 관련 커패시턴스 및 면적)이 감소된다는 점을 보여준다. 레이아웃(500)은 BL(1), Vref1과 공유되는 WL(2), WL(3), Vref2(4), 비트 셀(300)의 비트 셀 경계(5), 및 비트 셀(300)의 커패시터(104)의 경계(6)을 보여준다. 핀(FIN)(즉, 액세스 트랜지스터(101)), 핀 콘택트, 트랜지스터(MN1) 게이트, 트랜지스터(MN1) 게이트 콘택트, 금속 -0 층, 커패시터(105) 경계, 및 트랜지스터(MN1)의 게이트 단자 위에 형성되는 NDR 디바이스들을 위한 개구를 포함하는 어레이(500)의 다양한 층들 및 영역들이 도시된다. 레이아웃(500)의 실시예는 소형 메모리 어레이를 제조하기 위해 비트 셀들(300)의 어레이가 어떻게 배치될 수 있는지를 보여준다.
도 6a는 본 개시내용의 일 실시예에 따른 도 3의 (b)의 NDR 디바이스 기반 메모리 비트 셀 레이아웃(320)의 레이아웃의 단면 A(600)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6a의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 이러한 실시예에서, 비트 라인 콘택트, 액세스 트랜지스터, SN 콘택트, 및 NDR 디바이스는 접촉되는 게이트 피치의 1.5 배 치수로 맞춰진다. 이러한 실시예에서, 비트 셀 어드레싱 및 바이어싱 신호들을 공유하는 이점은 추가적인 배선들 및 컨택트들에 대해 제한되는 여분의 공간으로 인해 명백하다.
도 6b는 본 개시내용의 일 실시예에 따른 도 3의 (b)의 NDR 디바이스 기반 메모리 비트 셀의 레이아웃의 단면 B(620)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6b의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 이러한 실시예에서, 비트 셀 어드레싱 및 바이어싱 신호들을 공유하는 이점은 추가적인 배선들 및 컨택트들에 대해 제한되는 여분의 공간으로 인해 명백하다.
도 7a-b는 본 개시내용의 일 실시예에 따른 n-형 트랜지스터들(MN1)을 갖는 단일 NDR 디바이스 기반 메모리 비트 셀들(700 및 720)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7a-b의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서는, 비트 셀(300)에 비해 추가적 면적을 절약하기 위해, 비트 셀(700)에 도시되는 바와 같이 단일 NDR 디바이스 다이오드(D2)가 사용된다. 이러한 실시예에서는, NDR 디바이스(102)가 제거되어 더 많은 면적을 비워내고 비트 셀 레이아웃을 소형화한다. 이러한 실시예에서는, NDR 디바이스(D2)의 애노드가 Vref1에 연결되고, NDR 디바이스(D2)의 캐소드가 SN에 연결된다. 다른 실시예에서는, 비트 셀(300)에 비해 추가적 면적을 절약하기 위해, 비트 셀(720)에 도시되는 바와 같이 단일 NDR 디바이스 다이오드(D1)가 사용된다. 이러한 실시예에서는, NDR 디바이스(103)가 제거되어 더 많은 면적을 비워내고 비트 셀 레이아웃을 소형화한다. 이러한 실시예에서는, NDR 디바이스(D1)의 캐소드가 Vref2/WL(즉, WL 또는 Vref2)에 연결되고, NDR 디바이스(D1)의 애노드가 SN에 연결된다.
도 8a-b는 본 개시내용의 일 실시예에 따른 p-형 트랜지스터(MP1)를 갖는 단일 NDR 디바이스 기반 메모리 비트 셀들(800 및 820)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8a-b의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서는, 비트 셀(400)에 비해 추가적 면적을 절약하기 위해, 비트 셀(800)에 도시되는 바와 같이 단일 NDR 디바이스 다이오드(D2)가 사용된다. 이러한 실시예에서는, NDR 디바이스(102)가 제거되어 더 많은 면적을 비워내고 비트 셀 레이아웃을 소형화한다. 이러한 실시예에서는, D2의 캐소드가 Vref1(또는 플레이트)에 연결되고, D2의 애노드가 SN에 연결된다. 다른 실시예에서는, 비트 셀(420)에 비해 추가적 면적을 절약하기 위해, 비트 셀(820)에 도시되는 바와 같이 단일 NDR 디바이스 다이오드(D1)가 사용된다. 이러한 실시예에서는, NDR 디바이스(103)가 제거되어 더 많은 면적을 비워내고 비트 셀(820)의 레이아웃을 소형화한다. 이러한 실시예에서는, NDR 디바이스(D1)의 애노드가 Vref2/WL(즉, WL 또는 Vref2)에 연결되고, NDR 디바이스(D1)의 캐소드가 SN에 연결된다.
도 9는 본 개시내용의 일 실시예에 따른 래칭 엘리먼트를 형성하기 위해 NDR 디바이스와 쌍을 이루는 트랜지스터를 갖는 단일 NDR 디바이스 기반 메모리 비트 셀(900)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
이러한 실시예에서는, 비트 셀(300)에 비해, NDR 디바이스(103)가 트랜지스터 누설 경로로 대체된다. 여기서, 그 경로는 n-형 트랜지스터(MN2)로 도시된다. 일 실시예에서는, MN2의 게이트 단자가 Vref3에 연결되고, MN2의 소스 단자가 Vref2에 연결되고, MN2의 드레인 단자가 SN에 연결된다. 이러한 실시예에서, MN2는 단일 NDR 디바이스(여기서, 디바이스(102))를 사용하는 것과 함께 상태 유지를 초래하는 로드를 제공한다. 일 실시예에서, 비트 셀(900)에 대한 레이아웃 밀도는 레이아웃(320)보다 개선되는데 그 이유는 트랜지스터(MN2)가 NDR 디바이스(103)보다 프로세스 복잡성이 적기 때문이다. 일 실시예에서는, 바이어스 전압 Vref2가 플레이트와 공유될 수 있다.
도 10은 본 개시내용의 일 실시예에 따른 TFET 트랜지스터들을 갖는 NDR 디바이스 기반 메모리 비트 셀(1000)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 10의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
TFET들은 더 급격한 하위 임계 경사(sub-threshold slope)로 인해 현저한 성능 증가 및 에너지 소비 감소를 제공할 수 있다는 점에서 유망한 디바이스들이다. 이러한 실시예에서는, 하나 이상의 트랜지스터들(101)이 2개의 n-형 TFET들(MNT1 및 MNT2)로 대체된다. 이러한 실시예에서, TFET들 채널 전류가 비대칭이기 때문에(즉, 전류가 실질적으로 한 방향으로 흐름), MNT1의 소스 단자가 MNT2의 드레인 단자에 연결되고, MNT1의 드레인 단자가 MNT2의 소스 단자에 연결된다.
비트 셀(1000)의 다른 엘리먼트들 및 디바이스들은 도 3을 참조하여 설명된 것들과 동일하다. 비트 셀(1000)의 다른 대안들은 다른 실시예들을 참조하여 논의되지만 트랜지스터(MN1) 대신에 TFET들(MNT1 및 MNT2)를 사용하는 대안적인 설계들 중 임의의 것일 수 있다. p-형 트랜지스터 기반 메모리 비트 셀들의 다른 실시예들을 참조하여 도시된 바와 유사한 NDR 디바이스(들)의 토폴로지를 갖는 p-형 TFET들(MPT1 및 MPT2)(도시되지 않음)을 사용하여 유사한 비트 셀(1000)이 형성될 수 있다. TFET들을 사용하는 것은 비트 셀의 저 전압 성능을 향상시키거나 또는 NDR 특성을 갖는 디바이스들의 보다 용이한 통합을 제공할 수 있다.
도 11은 본 개시내용의 일 실시예에 따른 NDR 디바이스 기반 메모리를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 11의 이러한 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
도 11은 플랫 표면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트-폰, 무선-가능형 e-리더기, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)은 논의된 실시예들에 따른 NDR 디바이스 기반 메모리를 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 실시예들의 NDR 디바이스 기반 메모리 디바이스의 장치를 또한 포함할 수 있다. 본 개시내용의 다양한 실시예들은 시스템 실시예가 무선 디바이스, 예를 들어 셀 폰 또는 개인 휴대 정보 단말기에 통합될 수 있도록 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스를 또한 포함할 수 있다.
일 실시예에서, 프로세서(1610)(및/또는 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능 로직 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 이러한 처리 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 이러한 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내로 통합될 수 있거나, 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공하는 것에 의해 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관련된 적어도 일부의 처리를 수행하기 위해 프로세서(1610)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(1640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작될 수 있다. 추가적으로, I/O 제어기(1640)는, 그것을 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(1600)에 접속하는 추가적인 디바이스들에 대한 접속 포인트를 도시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같은 구체적인 응용들에서 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 명령들을 제공할 수 있다. 추가적으로, 오디오 출력은 디스플레이 출력 대신에, 또는 디스플레이 출력에 추가적으로 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하면, 디스플레이 디바이스는 I/O 제어기(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서의 역할도 한다. I/O 제어기(1640)에 의해 관리되는 I/O 기능들을 제공하는 추가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 (잡음에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 피처들과 같이) 그 동작들에 영향을 주는 환경적 입력을 시스템에 제공하는 것뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하는 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 규정되지 않음) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터 뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행에 관련되는 시스템 데이터(장기적이거나 일시적임)를 저장할 수 있다.
실시예들의 엘리먼트들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 프로세스들을 구현하는 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 이러한 머신 판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, PCM(phase change memory), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 종류의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 경유하는 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 기기들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(1670)은 다수의 상이한 종류의 접속성을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(1672) 및 무선 접속성(1674)을 갖는 것으로 도시된다. 셀룰러 접속성(1672)은, GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스(Bluetooth), 니어 필드(Near Field) 등과 같은) 개인 영역 네트워크들, (와이-파이(Wi-Fi)와 같은) 근거리 네트워크들, 및/또는 (와이맥스(WiMax)와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변기기 접속들(1680)은 주변기기 접속들을 이루는 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스로의 주변기기 디바이스("~로"(1682))일 수 있는 것은 물론, 자신에 접속되는 주변기기 디바이스("~로부터의"(1684))를 가질 수 있다는 점이 이해될 것이다. 컴퓨팅 디바이스(1600)는 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 접속하는 "도킹(docking)" 커넥터를 보통 갖는다. 추가적으로, 도킹 커넥터는, 예를 들어, 시청각 또는 다른 시스템들에 출력되는 콘텐츠를 컴퓨팅 디바이스(1600)가 제어하게 하는 특정 주변기기들에 컴퓨팅 디바이스(1600)가 접속하게 할 수 있다.
전용 도킹 커넥터(proprietary docking connector) 또는 다른 전용 접속 하드웨어에 추가적으로, 컴퓨팅 디바이스(1600)는 공통의 또는 표준-기반의 커넥터들을 통해 주변기기 접속들(1680)을 이룰 수 있다. 공통 종류는 (임의의 다수의 상이한 하드웨어 인터페이스들을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 종류들을 포함할 수 있다.
"실시예", "일 실시예", 또는 "일부 실시예들"에 대한 명세서에서의 지칭은, 실시예들과 관련하여 설명되는 특정 피처, 구조, 또는 특징이, 반드시 모든 실시예들일 필요는 없는, 적어도 일부 실시예들에 포함된다는 점을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현들이 반드시 모두 동일한 실시예들을 지칭할 필요는 없다. 명세서가 컴포넌트, 피처, 구조, 또는 특징이 포함될 수 있다("may", "might", or "could" be included)고 진술하는 경우, 이러한 특정 컴포넌트, 피처, 구조, 또는 특징이 반드시 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항이 "하나의(a, an)" 엘리먼트를 지칭하는 경우, 이러한 엘리먼트들 중 단지 하나만 존재한다는 점을 의미하는 것은 아니다. 명세서 또는 청구항들이 "추가적인(additional)" 엘리먼트를 지칭하는 경우, 하나 보다 많은 추가적인 엘리먼트가 존재함을 배제하는 것은 아니다.
또한, 특정 피처들, 구조들, 기능들, 또는 특징들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들과 관련되는 특정한 피처들, 구조들, 기능들, 또는 특징들이 상호 배타적이지 않다면 어디서든 제2 실시예와 조합될 수 있다.
본 개시내용이 그 구체적인 실시예들과 함께 설명되었지만, 관련분야의 통상의 지식을 가진 자들에게는 전술한 설명을 고려하여 이러한 실시예들의 다수의 대안들, 수정들 및 변형들 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, DRAM(Dynamic RAM)은 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은 이러한 대안들, 수정들 및 변형들 모두를 첨부된 청구항들의 폭넓은 범위 내에 들어가는 것으로 포괄하도록 의도된다.
또한, IC(integrated circuit) 칩들 및 다른 컴포넌트들로의 잘 알려진 전력/접지 접속들은, 설명 및 논의를 간단히 하고, 개시내용을 불명료하게 하지 않기 위해, 제시된 도면들 내에 보여질 수도 있고 그렇지 않을 수도 있다. 또한, 배열들은 블록도 형태로 보여질 수 있는데, 그것은 개시내용을 불명료하게 하는 것을 회피하기 위한 것이며, 또한 이러한 블록도 배열들의 구현에 대한 세부사항들이 본 개시내용이 구현될 플랫폼에 매우 의존된다는 관점에서이다(즉, 이러한 세부사항들은 관련분야의 숙련된 자의 이해의 범위 내에 있을 것이다). 구체적인 상세사항들(예를 들어, 회로들)이 본 개시내용의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 관련분야의 숙련된 자에게는 본 개시내용이 이러한 세부적인 상세사항들 없이도, 또는 이러한 세부적인 상세사항들을 변경하여 실시될 수 있다는 점이 명백할 것이다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.
이하의 예들은 추가적 실시예들에 관련된다. 이러한 예들에서의 세부사항들은 하나 이상의 실시예에서 어디에서든 사용될 수 있다. 본 명세서에서 설명되는 장치의 모든 선택적인 피처들은 방법 또는 프로세스에 대하여 또한 구현될 수 있다.
예를 들어, 메모리 비트 셀이 제공되는데, 이는, 스토리지 노드; 스토리지 노드에 연결되는 액세스 트랜지스터; 스토리지 노드에 연결되는 제1 단자를 갖는 커패시터; 및 메모리 비트 셀이 접지 라인 또는 전원 라인 중 하나 또는 양자 모두를 갖지 않도록 스토리지 노드에 연결되는 하나 이상의 네거티브 차동 저항 디바이스들을 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 에사키(Esaki) 다이오드; 공진 터널링 다이오드; 또는 TFET(tunneling FET) 중 하나를 포함한다.
일 실시예에서, 액세스 트랜지스터는 워드 라인에 연결되는 게이트 단자를 갖는다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은 워드 라인에 연결되는 제1 단자 및 스토리지 노드에 연결되는 제2 단자를 갖는 단일 디바이스이다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 워드 라인에 연결되는 제1 단자 및 스토리지 노드에 연결되는 제2 단자를 갖는 제1 네거티브 차동 저항 디바이스; 및 스토리지 노드에 연결되는 제1 단자 및 전원 노드에 연결되는 제2 단자를 갖는 제2 네거티브 차동 저항 디바이스를 포함한다.
일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 워드 라인에 연결되는 제1 단자 및 스토리지 노드에 연결되는 제2 단자를 갖는 제1 네거티브 차동 저항 디바이스; 및 스토리지 노드에 연결되는 제1 단자 및 커패시터의 제2 단자에 연결되는 제2 단자를 갖는 제2 네거티브 차동 저항 디바이스를 포함한다. 일 실시예에서, 액세스 트랜지스터는 비트 라인에 연결된다.
일 실시예에서, 액세스 트랜지스터는 p-형 트랜지스터; 또는 n-형 트랜지스터 중 하나이다. 일 실시예에서, 커패시터는, 트랜지스터 기반 커패시터; 금속 커패시터; 또는 금속 커패시터와 트랜지스터 기반 커패시터의 조합 중 하나로서 형성된다. 일 실시예에서, 액세스 트랜지스터는 제1 TFET 및 제2 TFET를 포함한다. 일 실시예에서, 제1 TFET의 소스 단자는 제2 TFET의 드레인 단자에 연결되고, 제1 TFET의 드레인 단자는 제2 TFET의 소스 단자에 연결된다.
일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은 단일 네거티브 차동 저항 디바이스이고, 메모리 비트 셀은, 액세스 트랜지스터와는 별개이고, 스토리지 노드에 연결되는 트랜지스터를 더 포함한다. 일 실시예에서, 트랜지스터의 게이트 단자는 기준 전압에 의해 바이어스된다.
다른 예에서는, 시스템이 제공되는데, 이는, 로우들 및 컬럼들로 구조화되는 메모리 비트 셀들로 형성되는 메모리 어레이를 갖는 프로세서- 각각의 메모리 비트 셀은 위에 설명된 메모리 비트 셀에 따름 -; 및 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스를 포함한다. 일 실시예에서, 이러한 시스템은 프로세서 위에 또는 아래에 적층되는 메모리 다이를 더 포함한다.
다른 예에서는, 비트 셀이 제공되는데, 이는, 워드 라인; 비트 라인; 스토리지 노드; 스토리지 노드, 워드 라인, 및 비트 라인에 연결되는 액세스 트랜지스터; 스토리지 노드에 연결되는 제1 단자 및 전압 노드에 연결되는 제2 단자를 갖는 커패시터; 및 스토리지 노드 및 워드 라인에 연결되는 제1 네거티브 차동 저항 디바이스를 포함한다. 일 실시예에서, 이러한 비트 셀은 스토리지 노드 및 전압 노드에 연결되는 제2 네거티브 차동 저항 디바이스를 더 포함한다.
일 실시예에서, 제1 및 제2 네거티브 차동 저항 디바이스들은, 에사키(Esaki) 다이오드; 공진 터널링 다이오드; 또는 TFET(tunneling FET)중 하나를 포함한다. 일 실시예에서, 액세스 트랜지스터는 p-형 트랜지스터; 또는 n-형 트랜지스터 중 하나이다. 일 실시예에서, 전압 노드는 공칭 전원의 절반인 전원에 연결된다. 일 실시예에서, 이러한 비트 셀은 액세스 트랜지스터와는 별개이고, 스토리지 노드에 연결되는 트랜지스터를 더 포함하고, 트랜지스터의 게이트 단자는 기준 전압에 의해 바이어스된다.
다른 예에서는, 시스템이 제공되는데, 이는, 로우들 및 컬럼들로 구조화되는 메모리 비트 셀들로 형성되는 메모리 어레이를 갖는 프로세서- 각각의 메모리 비트 셀은 위에 설명된 비트 셀에 따름 -; 및 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스를 포함한다. 일 실시예에서, 이러한 시스템은 프로세서 위에 또는 아래에 적층되는 메모리 다이를 더 포함한다.
다른 예에서는, 메모리 비트 셀이 제공되는데, 이는, 스토리지 노드; 스토리지 노드에 연결되는 액세스 트랜지스터; 스토리지 노드에 연결되는 제1 단자를 갖는 커패시터; 및 적어도 하나의 네거티브 차동 저항 디바이스가 또한 워드 라인, 비트 라인, 플레이트 라인, 또는 다른 어드레싱 신호에 연결되도록 스토리지 노드에 연결되는 하나 이상의 네거티브 차동 저항 디바이스들을 포함한다.
일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 비트 라인에 연결되는 제1 단자 및 스토리지 노드에 연결되는 제2 단자를 갖는 제1 네거티브 차동 저항 디바이스; 및 스토리지 노드에 연결되는 제1 단자 및 다른 신호에 연결되는 제2 단자를 갖는 제2 네거티브 차동 저항 디바이스들을 포함한다.
다른 예에서는, 방법이 제공되는데, 이는, 스토리지 노드에 액세스 트랜지스터를 연결하는 단계; 제1 단자를 갖는 커패시터를 스토리지에 연결하는 단계; 및 메모리 비트 셀이 접지 라인 또는 전원 라인 중 어느 하나 또는 양자 모두를 갖지 않도록 하나 이상의 네거티브 차동 저항 디바이스들을 스토리지 노드에 연결하는 단계를 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 에사키(Esaki) 다이오드; 공진 터널링 다이오드; 또는 TFET(tunneling FET) 중 하나를 포함한다.
일 실시예에서, 이러한 방법은 액세스 트랜지스터의 게이트 단자를 워드 라인에 연결하는 단계를 더 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은 제1 및 제2 단자들을 갖는 단일 디바이스이고, 이러한 방법은 제1 단자를 워드 라인에 연결하는 단계, 및 제2 단자를 스토리지 노드에 연결하는 단계를 더 포함한다.
일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 제1 및 제2 단자들을 갖는 제1 네거티브 차동 저항 디바이스; 및 제1 및 제2 단자들을 갖는 제2 네거티브 차동 저항 디바이스를 포함한다. 일 실시예에서, 이러한 방법은, 제1 네거티브 차동 저항 디바이스의 제1 단자를 워드 라인에 연결하는 단계; 및 제1 네거티브 차동 저항 디바이스의 제2 단자를 스토리지 노드에 연결하는 단계를 더 포함한다.
일 실시예에서, 이러한 방법은, 제2 네거티브 차동 저항 디바이스의 제1 단자를 스토리지 노드에 연결하는 단계; 및 제2 네거티브 차동 저항 디바이스의 제2 단자를 전원 노드에 연결하는 단계를 더 포함한다. 일 실시예에서, 이러한 방법은, 제2 네거티브 차동 저항 디바이스의 제1 단자를 스토리지 노드에 연결하는 단계; 및 제2 네거티브 차동 저항 디바이스의 제2 단자를 커패시터의 제2 단자에 연결하는 단계를 더 포함한다.
일 실시예에서, 이러한 방법은 액세스 트랜지스터를 비트 라인에 연결하는 단계를 더 포함한다. 일 실시예에서, 액세스 트랜지스터는 p-형 트랜지스터; 또는 n-형 트랜지스터 중 하나이다. 일 실시예에서, 이러한 방법은, 트랜지스터 기반 커패시터; 금속 커패시터; 또는 금속 커패시터와 트랜지스터 기반 커패시터의 조합 중 하나로서 커패시터를 형성하는 단계를 더 포함한다. 일 실시예에서, 액세스 트랜지스터는 제1 TFET 및 제2 TFET를 포함한다.
일 실시예에서, 이러한 방법은, 제1 TFET의 소스 단자를 제2 TFET의 드레인 단자에 연결하는 단계, 및 제1 TFET의 드레인 단자를 제2 TFET의 소스 단자에 연결하는 단계를 더 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은 단일 네거티브 차동 저항 디바이스이고, 이러한 방법은, 액세스 트랜지스터와는 별개인, 트랜지스터를 스토리지 노드에 연결하는 단계를 더 포함한다. 일 실시예에서, 이러한 방법은 트랜지스터의 게이트 단자를 기준 전압에 의해 바이어스하는 단계를 더 포함한다.
다른 예에서는, 장치가 제공되는데, 이는, 스토리지 노드에 액세스 트랜지스터를 연결하는 수단; 제1 단자를 갖는 커패시터를 스토리지에 연결하는 수단; 및 메모리 비트 셀이 접지 라인 또는 전원 라인 중 어느 하나 또는 양자 모두를 갖지 않도록 하나 이상의 네거티브 차동 저항 디바이스들을 스토리지 노드에 연결하는 수단을 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 에사키(Esaki) 다이오드; 공진 터널링 다이오드; 또는 TFET(tunneling FET) 중 하나를 포함한다.
일 실시예에서, 이러한 장치는 액세스 트랜지스터의 게이트 단자를 워드 라인에 연결하는 수단을 더 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은 제1 및 제2 단자들을 갖는 단일 디바이스이고, 이러한 방법은 제1 단자를 워드 라인에 연결하는 수단, 및 제2 단자를 스토리지 노드에 연결하는 수단을 더 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은, 제1 및 제2 단자들을 갖는 제1 네거티브 차동 저항 디바이스; 및 제1 및 제2 단자들을 갖는 제2 네거티브 차동 저항 디바이스를 포함한다.
일 실시예에서, 이러한 방법은, 제1 네거티브 차동 저항 디바이스의 제1 단자를 워드 라인에 연결하는 수단; 및 제1 네거티브 차동 저항 디바이스의 제2 단자를 스토리지 노드에 연결하는 수단을 더 포함한다. 일 실시예에서, 이러한 방법은, 제2 네거티브 차동 저항 디바이스의 제1 단자를 스토리지 노드에 연결하는 수단; 및 제2 네거티브 차동 저항 디바이스의 제2 단자를 전원 노드에 연결하는 수단을 더 포함한다.
일 실시예에서, 이러한 방법은, 제2 네거티브 차동 저항 디바이스의 제1 단자를 스토리지 노드에 연결하는 수단; 및 제2 네거티브 차동 저항 디바이스의 제2 단자를 커패시터의 제2 단자에 연결하는 수단을 더 포함한다. 일 실시예에서, 이러한 장치는 액세스 트랜지스터를 비트 라인에 연결하는 수단을 더 포함한다. 일 실시예에서, 액세스 트랜지스터는 p-형 트랜지스터; 또는 n-형 트랜지스터 중 하나이다. 일 실시예에서, 이러한 장치는, 트랜지스터 기반 커패시터; 금속 커패시터; 또는 금속 커패시터와 트랜지스터 기반 커패시터의 조합 중 하나로서 커패시터를 형성하는 수단을 더 포함한다.
일 실시예에서, 액세스 트랜지스터는 제1 TFET 및 제2 TFET를 포함한다. 일 실시예에서, 이러한 장치는, 제1 TFET의 소스 단자를 제2 TFET의 드레인 단자에 연결하는 수단, 및 제1 TFET의 드레인 단자를 제2 TFET의 소스 단자에 연결하는 수단을 더 포함한다. 일 실시예에서, 하나 이상의 네거티브 차동 저항 디바이스들은 단일 네거티브 차동 저항 디바이스이고, 이러한 방법은, 액세스 트랜지스터와는 별개인, 트랜지스터를 스토리지 노드에 연결하는 수단을 더 포함한다. 일 실시예에서, 이러한 장치는 트랜지스터의 게이트 단자를 기준 전압에 의해 바이어스하는 수단을 더 포함한다.
다른 예에서는, 시스템이 제공되는데, 이는, 로우들 및 컬럼들로 구조화되는 메모리 비트 셀들로 형성되는 메모리 어레이를 갖는 프로세서- 각각의 메모리 비트 셀은 청구항들 41 내지 55 중 어느 하나에 따름 -; 및 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스를 포함한다. 일 실시예에서, 이러한 시스템은 프로세서 위에 또는 아래에 적층되는 메모리 다이를 더 포함한다.
독자가 본 기술적 개시내용의 속성 및 요점을 확인할 수 있게 할 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 이하의 청구항들은 본 명세서에 의해 상세한 설명에 통합되는데, 각각의 청구항은 개별 실시예로서 자체로 자립한다.

Claims (25)

  1. 메모리 비트 셀로서,
    스토리지 노드;
    상기 스토리지 노드에 연결되는 액세스 트랜지스터;
    상기 스토리지 노드에 연결되는 제1 단자를 갖는 커패시터; 및
    상기 메모리 비트 셀이 접지 라인과 전원 라인을 갖지 않도록 상기 스토리지 노드에 연결되는 하나 이상의 네거티브 차동 저항 디바이스들
    을 포함하고, 상기 액세스 트랜지스터는 FinFET이며, 상기 하나 이상의 네거티브 차동 저항 디바이스들은 워드 라인에 연결되는 제1 단자 및 상기 스토리지 노드에 연결되는 제2 단자를 갖는 제1 네거티브 차동 저항 디바이스를 포함하고, 상기 제1 네거티브 차동 저항 디바이스는 상기 액세스 트랜지스터의 게이트 영역 위의 개구 영역 내에서 성장되는 메모리 비트 셀.
  2. 제1항에 있어서,
    상기 하나 이상의 네거티브 차동 저항 디바이스들은,
    에사키(Esaki) 다이오드;
    공진 터널링 다이오드; 또는
    TFET(tunneling FET)
    중 하나를 포함하는 메모리 비트 셀.
  3. 제1항에 있어서,
    상기 액세스 트랜지스터는 상기 워드 라인에 연결되는 게이트 단자를 갖는 메모리 비트 셀.
  4. 제3항에 있어서,
    상기 하나 이상의 네거티브 차동 저항 디바이스들은 오직 하나의 네거티브 차동 저항 디바이스를 포함하는 메모리 비트 셀.
  5. 제3항에 있어서,
    상기 하나 이상의 네거티브 차동 저항 디바이스들은,
    상기 스토리지 노드에 연결되는 제1 단자 및 전원 노드에 연결되는 제2 단자를 갖는 제2 네거티브 차동 저항 디바이스
    를 포함하는 메모리 비트 셀.
  6. 제3항에 있어서,
    상기 하나 이상의 네거티브 차동 저항 디바이스들은,
    상기 스토리지 노드에 연결되는 제1 단자 및 상기 커패시터의 제2 단자에 연결되는 제2 단자를 갖는 제2 네거티브 차동 저항 디바이스
    를 포함하는 메모리 비트 셀.
  7. 제1항에 있어서,
    상기 액세스 트랜지스터는 비트 라인에 연결되는 메모리 비트 셀.
  8. 제1항에 있어서,
    상기 액세스 트랜지스터는 p-형 트랜지스터; 또는 n-형 트랜지스터 중 하나인 메모리 비트 셀.
  9. 제1항에 있어서,
    상기 커패시터는,
    트랜지스터 기반 커패시터;
    금속 커패시터; 또는
    금속 커패시터와 트랜지스터 기반 커패시터의 조합
    중 하나로서 형성되는 메모리 비트 셀.
  10. 제1항에 있어서,
    상기 액세스 트랜지스터는 제1 TFET 및 제2 TFET를 포함하는 메모리 비트 셀.
  11. 제10항에 있어서,
    상기 제1 TFET의 소스 단자는 상기 제2 TFET의 드레인 단자에 연결되고, 상기 제1 TFET의 드레인 단자는 상기 제2 TFET의 소스 단자에 연결되는 메모리 비트 셀.
  12. 제1항에 있어서,
    상기 하나 이상의 네거티브 차동 저항 디바이스들은 단일 네거티브 차동 저항 디바이스이고, 상기 메모리 비트 셀은, 상기 액세스 트랜지스터와는 별개이고, 상기 스토리지 노드에 연결되는 트랜지스터를 더 포함하는 메모리 비트 셀.
  13. 제12항에 있어서,
    상기 트랜지스터의 게이트 단자는 기준 전압에 의해 바이어스되는 메모리 비트 셀.
  14. 비트 셀로서,
    워드 라인;
    비트 라인;
    스토리지 노드;
    상기 스토리지 노드, 상기 워드 라인, 및 상기 비트 라인에 연결되는 액세스 트랜지스터;
    상기 스토리지 노드에 연결되는 제1 단자 및 전압 노드에 연결되는 제2 단자를 갖는 커패시터; 및
    상기 스토리지 노드 및 상기 워드 라인에 연결되는 제1 네거티브 차동 저항 디바이스
    를 포함하고, 상기 액세스 트랜지스터는 FinFET이며, 상기 제1 네거티브 차동 저항 디바이스는 상기 액세스 트랜지스터의 게이트 영역 위의 개구 영역 내에서 성장되는 비트 셀.
  15. 제14항에 있어서,
    상기 스토리지 노드 및 상기 전압 노드에 연결되는 제2 네거티브 차동 저항 디바이스를 더 포함하는 비트 셀.
  16. 제15항에 있어서,
    상기 제1 및 제2 네거티브 차동 저항 디바이스들은,
    에사키(Esaki) 다이오드;
    공진 터널링 다이오드; 또는
    TFET(tunneling FET)
    중 하나를 포함하는 비트 셀.
  17. 제14항에 있어서,
    상기 액세스 트랜지스터는 p-형 트랜지스터; 또는 n-형 트랜지스터 중 하나인 비트 셀.
  18. 제14항에 있어서,
    상기 액세스 트랜지스터와는 별개이고, 상기 스토리지 노드에 연결되는 트랜지스터를 더 포함하고, 상기 트랜지스터의 게이트 단자는 기준 전압에 의해 바이어스되는 비트 셀.
  19. 시스템으로서,
    로우들 및 컬럼들로 구조화되는 메모리 비트 셀들로 형성되는 메모리 어레이를 갖는 프로세서; 및
    상기 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스
    를 포함하고,
    각각의 메모리 비트 셀은,
    스토리지 노드;
    상기 스토리지 노드에 연결되는 액세스 트랜지스터;
    상기 스토리지 노드에 연결되는 제1 단자를 갖는 커패시터; 및
    상기 메모리 비트 셀이 접지 라인과 전원 라인을 갖지 않도록 상기 스토리지 노드에 연결되는 하나 이상의 네거티브 차동 저항 디바이스들
    을 포함하고, 상기 액세스 트랜지스터는 FinFET이며, 상기 하나 이상의 네거티브 차동 저항 디바이스들은 워드 라인에 연결되는 제1 단자 및 상기 스토리지 노드에 연결되는 제2 단자를 갖는 제1 네거티브 차동 저항 디바이스를 포함하고, 상기 제1 네거티브 차동 저항 디바이스는 상기 액세스 트랜지스터의 게이트 영역 위의 개구 영역 내에서 성장되는 시스템.
  20. 제19항에 있어서,
    상기 프로세서 위에 또는 아래에 적층되는 메모리 다이를 더 포함하는 시스템.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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