CN111868828A - 基于高密度负微分电阻的存储器 - Google Patents

基于高密度负微分电阻的存储器 Download PDF

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Abstract

描述了一种装置，该装置包括：存储节点；耦合到存储节点的第一器件；耦合到第一基准与存储节点的第二器件，其中，第二器件具有负微分电阻(NDR)；耦合到第二基准与存储节点的第三器件，其中，第三器件具有NDR；以及用于读取数据的电路，所述电路耦合到存储节点以及第一、第二、和第三器件，其中，第一、第二、和第三器件、以及所述电路是在管芯的后端制程(BEOL)中放置的。

Description

基于高密度负微分电阻的存储器
背景技术
密集且高性能的嵌入式存储器是高性能中央处理单元(CPU)、图形处理单元(GPU)、和片上系统(SoC)的重要组成部分。静态随机存取存储器(SRAM)是常用的存储器，但是在高级处理节点，它不能很好地缩放到低电源电压(例如，小于1伏(V))。例如，六晶体管(6T)SRAM在低电压(例如，小于1V)下变得不稳定且缓慢，并且还需要更高的最小操作电压(Vmin)。尽管8T SRAM比6T SRAM改善了速度，但这样做是以面积为代价的。
附图说明
根据以下给出的具体实施方式和本公开的各个实施例的附图，将更充分地理解本公开的实施例，然而，不应当将其理解为将本公开限制为特定的实施例，而是仅用于解释和理解。
图1示出了根据本公开的一个实施例的基于负微分电阻(NDR)器件的存储位单元的高层级电路。
图2A-图2C示出了示出NDR二极管和相关联的电路的I-V特性的曲线图。
图2D-图2E示出了根据一些实施例的示出针对不同电源电压的NDR二极管和相关联的电路的I-V特性的曲线图。
图3示出了根据本公开的一些实施例的具有单独的读取和写入端口的NDR存储单元的示意图。
图4A示出了根据一些实施例的具有五个晶体管的NDR存储单元的示意图。
图4B示出了根据本公开的一些实施例的示出了图4A的NDR存储器相对于典型的NDR存储器在数据保留上的改善的曲线图。
图5A示出了根据一些实施例的示出了NDR存储器相对于典型的NDR存储器的上升和下降写入延迟的曲线图。
图5B示出了根据一些实施例的示出了与典型的NDR存储器相比，NDR存储器的写入字线(WWL)升压效果的曲线图。
图5C示出了根据一些实施例的示出了具有读取字线(RWL)升压的读取电流的改善的曲线图。
图6A示出了根据本公开的一些实施例的具有一个晶体管和现场可编程栅格阵列(FPGA)的NDR存储单元的示意图。
图6B示出了根据本公开的一些其他实施例的具有一个晶体管和FPGA的NDR存储单元的示意图。
图7示出了根据本公开的一些实施例的具有一个晶体管和电容器的NDR存储单元的示意图。
图8示出了根据本公开的一些实施例的具有一个晶体管和电容器的NDR存储单元的示意图。
图9A-图9D示出根据本公开的一个实施例的具有p型晶体管和电容器的基于单个NDR器件的存储位单元。
图10示出了根据一些实施例的基于NDR的存储器的三维(3D)架构。
图11示出了根据本公开的一个实施例的具有基于NDR器件的存储器的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
负微分电阻SRAM(NDR-SRAM)可以代替6T互补金属氧化物半导体(CMOS)SRAM单元，由于晶体管数量更少(例如3T相对6T)，从而导致更小的面积和更低的泄漏功率，并且由于读取和写入路径解耦，导致了更低的最小操作电源VCCMIN。然而，由于参数工艺变化，NDR-SRAM中的反馈会被削弱，从而导致数据保留失败。
一些实施例描述了存储位单元，该存储位单元通过使用施密特触发器件来解决关于当前NDR-SRAM位单元的存储节点的保留失败条件。在NDR-SRAM中，状态存储元件是具有串联连接的两个NDR器件的三端子施密特触发器器件。在一些实施例中，施密特触发器器件可以被制作为具有小面积的单个单片结构。这里，存储节点用于读取和写入两者。该器件的另两个端子分别连接到第一基准(Vdd)和第二基准(例如，Vss)。
在一些实施例中，NDR-SRAM的晶体管和/或二极管包括允许在管芯的后端制程(BEOL)部分中制作NDR-SRAM位单元的铟镓、氧化锌(IGZO)材料。这样一来，根据各种实施例，形成了三维(3D)存储架构，其中在管芯的BEOL部分中制造NDR-SRAM位单元，而在管芯的前端制程(FEOL)部分中可以以CMOS技术制造其他存储电路，例如，列解码器、行/列多路复用器、感测放大器等。在一些实施例中，还在管芯的BEOL上制造诸如列解码器、行/列多路复用器、感测放大器等的存储电路，并且该存储电路包括铟镓、氧化锌(IGZO)材料。在一些实施例中，用在管芯的BEOL中制造的3D电容器替换NDR-SRAM的读取晶体管。各种实施例的3DNDR-SRAM导致了与典型的NDR-SRAM类似的性能，但是具有更高的密度、节省的面积和成本。根据各种实施例和附图，其他技术效果将是显而易见的。
一些实施例描述了存储位单元，其包括：存储节点；耦合到存储节点的器件；耦合到第一基准和存储节点的第一负微分电阻(NDR)器件；耦合到第二基准和存储节点的第二NDR器件；以及用于读取数据的电路，其中，该电路耦合到存储节点、器件以及第一和第二NDR器件。在一些实施例中，该电路包括第二器件，该第二器件具有耦合到存储节点的栅极端子和耦合到第二基准的源极端子。在一些实施例中，该电路包括第三器件，该第三器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极/漏极端子、以及耦合到第二器件的漏极/源极端子。在一些实施例中，第一基准是电源节点(Vdd)，而第二基准是地电源节点(Vss)。与传统的六晶体管(6T)静态随机存取存储器(SRAM)位单元相比，各种实施例的存储位单元的尺寸更小(例如，x和y布局尺寸更小)。例如，各种实施例的存储位单元的布局比6T SRAM位单元的布局小三倍。
在一些实施例中，第一和第二NDR器件提供施密特触发器机制。在一些实施例中，通过结合与施密特触发器NDR器件串联的两个附加器件，可以使由施密特触发器NDR器件提供的反馈更强。这种更新的更强的施密特触发器结构可以用于改善读取操作，并且也用于改善保留VMIN，VMIN是用于操作存储器件的最小电源电压。注意的是，低于VMIN的电源电压会导致存储节点上的数据丢失或损坏。在一些实施例中，存储单元中的附加反馈改善了用于存储“0”或“1”的存储单元的稳定性。在一些实施例中，施密特触发器机制或电路使用两个附加的晶体管(例如，一个n型和一个p型)，取决于实施方式，这可以使用前端制程(FEOL)中的常规晶体管或后端制程(BEOL)中的IGZO晶体管来实现。在一些实施例中，该器件具有耦合到写入字线(WWL)的栅极端子。在一些实施例中，该器件耦合到写入位线(WBL)。在一些实施例中，该器件是以下中的一个：p型晶体管；或n型晶体管。在一些实施例中，该器件包括薄膜晶体管(TFT)。在一些实施例中，该电路包括现场可编程栅格阵列(FPGA)。在一些实施例中，NDR存储位单元是在管芯的后端制程(BEOL)中放置的，其中，诸如列/行解码器、感测放大器、写入驱动器等的其他存储电路是在管芯的前端制程(FEOL)中放置的。
这里，术语“后端”或“BEOL”通常是指管芯的与“前端”相对的区段，并且其中IC(集成电路)封装耦合到IC管芯凸块。例如，高层级金属层(例如，十金属堆叠体管芯中的金属层6及以上)和更靠近管芯封装的对应的过孔被认为是管芯后端的一部分。BEOL是IC制造的部分，其中个体的半导体器件(无论是嵌入式存储器还是逻辑晶体管)以导电特征彼此互连，所述导电特征例如给定的金属化层级内的金属互连迹线(线)以及多个金属化层级之间的金属填充导电过孔。这些导电互连嵌入在电介质材料中，使得存储器件是单片集成电路。相反地，术语“前端”或FEOL通常是指管芯的区段，该区段包括传统的有源区域(例如，在其中制造晶体管(例如，BJT、MOS))以及更靠近有源区域的低层级金属层和对应的过孔(例如，十金属堆叠体管芯示例中的金属层5(M5)及以下)。
在下面的描述中，讨论了许多细节以提供对本公开的实施例的更彻底的解释。然而，对于本领域中的技术人员将显而易见的是，可以在没有这些特定细节的情况下实践本公开的实施例。在其他实例中，以块图形式而不是详细地示出了公知的结构和器件，以避免使本公开的实施例难以理解。
注意，在实施例的对应图中，信号用线表示。一些线可能更粗，用于指示更多的组成信号路径，和/或在一个或多个末端具有箭头以指示主要信息流动方向。这样的指示不旨在是限制性的。而是，线与一个或多个示例性实施例结合使用，以促进对电路或逻辑单元的更容易的理解。如设计需要或偏好所指示的任何表示的信号实际上可以包括一个或多个信号，所述一个或多个信号可以在任一方向上传送，并且可以用任何合适类型的信号方案来实施。
贯穿说明书以及在权利要求中，术语“连接”是指被被连接的物体之间的直接连接而没有任何中间器件，所述直接连接例如电连接、机械连接、或磁连接。术语“耦合”是指通过一个或多个无源或有源中间器件的直接或间接连接，例如被连接的物体之间的直接电连接、机械连接、或磁连接或间接连接。术语“电路”或“模块”可以指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“信号”可以指至少一个电流信号、电压信号、磁信号、或数据/时钟信号。“一”和“所述”的含义包括复数形式。“中”的含义包括“中”和“上”。
术语“基本”、“接近”、“约”、“靠近”和“大约”通常是指在目标值的+/–10％内(除非明确指出)。除非另有说明，否则使用序数形容词“第一”、“第二”、和“第三”等来描述共同的对象，仅指示相似对象的不同实例，并且不旨在暗示对象因此必须在时间上、空间上、等级上、或任何其他方式上以给定的顺序来描述。
为了本公开的目的，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
在说明书和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等(如果有的话)用于描述性目的，并且不一定用于描述永久相对位置。本文使用的术语“之上”、“之下”、“之间”和“上”是指其中这种物理关系显著的一个部件或材料相对于其他部件或材料的相对位置。例如，在材料的上下文中，一种材料或设置在另一种材料之上或之下的材料可以直接接触或可以具有一种或多种中间材料。此外，设置在两种材料之间的一种或多种材料可以与这两层直接接触，或者可以具有一个或多个中间层。相反地，在第二材料“上”的第一材料与第二材料直接接触。在部件装配的上下文中做出了类似的区分。
如贯穿说明书以及在权利要求中所使用的，由术语“中的至少一个”或“中的一个或多个”连接的项目列表可以表示所列出术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。
应当指出，与任何其他附图的元件具有相同的附图标记(或名称)的附图的那些元件可以以与所描述的方式类似的任何方式操作或运行，但不限于此。
图1示出了根据本公开的一个实施例的基于NDR器件的存储位单元的高层级电路100。在一些实施例中，电路100分别包括一个或多个晶体管101(例如，存取器件)、第一和第二NDR器件102和103、存储节点(SN)、读取端口电路104、和包含第一和第二NDR器件102和103的施密特触发机制105。
具有NDR特性的器件在低电压下的导电性高于在高电压下的导电性。多种材料和器件结构展现出NDR特性，所述NDR特性包括：江崎二极管、RTD、TFET。在低电压下的最大电流与在高电压下的最小电流的比称为峰谷比(PVR)，并且观察到这些电流水平的电压分别被称为峰值电压和谷值电压。NDR器件通常具有低峰谷比和低峰值电流的限制。这里描述的一些实施例的位单元以低峰值电流(例如，小于0.1nA(纳米安培))进行工作。位单元也与具有更高的峰值电流水平的NDR器件使用。
当两个隧穿NDR器件102和103串联耦合时，得到的组合是称为对(twin)的电路元件。对用中间或公共节点如SN来形成双稳态存储元件。在一些实施例中，第一NDR器件102耦合到基准电源Vref2(例如，电源Vdd)和SN。在一些实施例中，第二NDR器件103耦合到另一基准电源Vref1(例如，地电源Vss)和SN。在一些实施例中，当SN上的电压处于高电压(例如，接近于Vdd)时，第一NDR器件102(也称为上拉NDR器件)提供的电流比第二NDR器件103(也称为下拉NDR器件)可以吸收的电流更强，因此使SN上的电压保持为高。相反地，当SN上的电压处于低电压时，下拉第二NDR器件103更强烈地吸收电流，并且SN可以保持在低电压。
这里，第一和第二NDR器件102和103被表示为两个端子器件，但是一般而言，器件102和103可以具有两个或更多个物理端子，在至少两个端子之间具有NDR特性。在各种实施例中，施密特触发器器件的磁滞行为用于实施NDR行为，如标识符105所示。施密特触发器器件的磁滞行为允许对传统NDR器件的替代性实施方式。
在一些实施例中，一个或多个晶体管101(这里也称为(一个或多个)存取晶体管)是单个n型或p型晶体管。在一些实施例中，薄膜晶体管(TFT)可以用于实施一个或多个晶体管101。薄膜晶体管(TFT)是一类场效应晶体管(FET)，其中沟道材料是沉积的薄膜而不是单晶材料。TFT技术的常见应用是液晶显示器(LCD)，但是TFT在其他应用中也是有优势的，因为在TFT制造中采用的薄膜沉积工艺可以相对低(例如，低于450℃)，从而允许TFT插入通常在常规硅MOSFET制造技术中仅在完成高温处理后才形成的类型的互连金属化层内。TFT可以使用各种各样的半导体材料制造，所述半导体材料例如硅、锗、硅锗、以及包括金属氧化物(例如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO))的各种氧化物半导体(又称为半导体氧化物)等。
在一些实施例中，取决于晶体管101是n型晶体管还是p型晶体管，一个或多个晶体管101的栅极端子耦合到WWL或WWLB(相反的WWL)。在一些实施例中，晶体管101的源极端子或漏极端子耦合到WBL，而晶体管101的漏极端子或源极端子耦合到SN。在一些实施例中，SN被耦合到读取端口电路104。
对单元(例如，第一和第二NDR器件102和103)有助于在SN上保持存储状态。NDR对的电流驱动能力低(如图2A-图2B中所示)，但足够克服通过耦合到存储节点SN的晶体管逐渐耗尽电荷的泄露。例如，一些泄漏是通过晶体管MN2的栅极泄漏，而一些泄漏是通过晶体管MN1的源极端子或漏极端子。在一些实施例中，来自NDR器件(例如，NDR器件102或103中的一个)的电流减轻了由于SN上的泄漏造成的电荷损失，并且可以将SN上的存储电荷恢复到原始值。
在各种实施例中，参考基线NDR-SRAM。基线NDR-SRAM单元基于两个串联连接的NDR器件的磁滞反馈原理来工作。在基线NDR-SRAM中，器件是传统的CMOS器件，而二极管是江崎二极管。CMOS工艺的性质要求所有器件在管芯的FEOL上制造。这样一来，较高层级层(例如，BEOL中的层)保持仅用于布线目的。各种实施例的NDR-SRAM在管芯的BEOL中被制造，从而导致比传统NDR-SRAM更高的密度。
当偏置为“0”或“1”时，只要电路不受外围电路的干扰，NDR-SRAM就会保持状态(RET)。为了将新值写入(WR)到SRAM单元中，借助外围电路来克服内部反馈。除了用于成功的WR和RET的条件外，在读取操作(RD)期间，还应当确保内部反馈不被干扰。与传统的6TSRAM单元相比，使用单独的RD和WR端口大大减少该单元的RD干扰。由于缩放技术固有的工艺变化，RD/WR/RET故障是不可避免的。与可以通过增加电源来改善保留故障的SRAM不同，在NDR-SRAM中，由于与电压无关的固定的NDR特性，因此无法改善保留故障。例如，增加VCC不会改变单元的“0”和“1”稳定点。因此，各种实施例使用基于施密特触发器的NDR-SRAM来改善反馈强度。
图2A-图2C分别示出了曲线图200和220以及相关联的电路230，其分别示出了NDR二极管的I-V特性。对于图2A，x轴是在SN上的以伏特为单位的电压(即，VSN)，并且y轴是通过NDR器件(例如102和103)的以nA为单位的电流。对于图2B，x轴是在SN上的以伏特为单位的电压(即，VSN)，并且y轴是进入存储节点SN中的以nA为单位的电流Ix。使用图2C的电路230形成曲线图200和220，其中用江崎二极管替换NDR器件102和103。这里，Vref2是Vdd(电源)，而Vref1是地(Vss)，并且电压源Vx用于向存储节点SN驱动电流或从存储节点SN吸收电流。
再次参考图2A，当VSN从0V增加时，下拉电流201(例如，从SN通过NDR器件103到地的电流)增加，而上拉电流202(例如，从SN通过NDR器件102到Vdd的电流)保持为零或接近零，直到靠近0.5V VSN。在存储节点SN上靠近0.5V，下拉电流201突然下降至接近零，而上拉电流202突然上升。随着VSN进一步增加，当VSN接近等于Vdd时，上拉电流202下降并接近于零，而下拉电流201基本上保持靠近零并等于电流202。靠近0.5V的VSN的区域为亚稳定区域，如图2B中所示。
当存储节点SN正在存储“0”时，器件103保持在高增益区域中，使得对存储节点SN的任何干扰(例如，Vss+Δ或Vref1+Δ)将通过更高的下拉电流来补偿。类似地，当存储节点SN正在存储“1”时，器件102保持在高增益区域，并补偿从“Vdd”到Vdd–Δ(或从Vref2到Vref2–Δ)的任何波动。这样确保了值被主动保留。
在图2B中，曲线图220示出了当SN存储“0”时和当SN存储“1”时的电流Ix。当VSN处于高电压时，第一NDR器件102提供的电流比第二NDR器件103可以吸收的电流更强，从而使SN上的电压保持为高。相反地，当VSN处于低电压时，下拉NDR器件103更强烈地吸收电流，并且存储节点SN上的电压可以保持在低电压。
图2D-2E分别示出了根据一些实施例的示出了针对不同电源电压的I-V特性的曲线图240和250。曲线图240示出了当电源Vcc＝0.6V时，由具有正反馈的两个NDR器件存储的数据241和242。曲线图250示出了当电源增加到Vcc＝1.0V时，由具有正反馈的两个NDR器件存储的数据251和252。注意的是，由于NDR器件的I-V特性是固定的，因此，例如，增加Vcc将使“逻辑0”从0V移动至0.2V，并将使“逻辑1”从0.6V移动至0.8V。
图3示出了根据本公开的一些实施例的具有单独的读取和写入端口的NDR存储单元300的示意图。尽管这里参考n型BEOL晶体管描述了各种实施例，但是也可以使用p型BEOL晶体管。在一些实施例中，p型和n型BEOL晶体管的组合可以用于这里描述的各种实施例。在该示例中，存取晶体管101是n型BEOL晶体管MN1，第一和第二NDR器件102和103一起提供施密特触发器行为，并且读取端口电路103包括n型BEOL晶体管MN2和MN3。在一些实施例中，基于施密特触发器的二极管D1(第一NDR器件102)的阴极耦合到存储节点SN，而基于施密特触发器的二极管D1的阳极耦合到Vdd(Vref2的示例)。在一些实施例中，基于施密特触发器的二极管D2(第二NDR器件103)的阳极耦合到存储节点SN，而基于施密特触发器的二极管D2的阴极耦合到Vss(Vref1的示例)。
在一些实施例中，BEOL晶体管MN2的栅极端子耦合到存储节点SN，BEOL晶体管MN2的源极耦合到Vss(Vref1的示例)，并且BEOL晶体管MN2的漏极耦合到BEOL晶体管MN3。在一些实施例中，BEOL晶体管MN3的源极端子耦合到BEOL晶体管MN2。在一些实施例中，BEOL晶体管MN3的漏极端子耦合到读取位线(RBL)。在一些实施例中，BEOL晶体管MN3的栅极端子耦合到读取字线(RWL)。
这里的存储单元类似于8-T SRAM单元来进行操作，其中存在单独的读取/写入端口。对于读取，可以使用电流差来检测“0”或“1”。例如，RBL在读取之前被预充电到一个值，并且取决于存储节点是“0”还是“1”，节点将被单独留下或开始放电至更低的值。在一些实施例中，为了将数据写入存储单元，RWL被去激活(例如，变为逻辑低以关断晶体管MN3)，并且存取晶体管MN1被导通(例如，WWL被设置为逻辑高)，并且WBL上的数据被传输到SN。在各种实施例中，第一和第二NDR器件102和103使用施密特触发反馈机制来协助将数据保持在存储节点SN上。
图4A示出了根据一些实施例的具有五个晶体管的NDR存储单元400的示意图。在一些实施例中，通过结合与基于施密特触发器的NDR器件串联的两个附加器件，可以使由图1和图3的施密特触发器NDR器件提供的反馈更强。这种更新的更强的施密特触发器结构可以用于改善读取操作，并且也用于改善保留VMIN，VMIN是用于操作存储器件的最小电源电压。这里，两个附加器件是n型晶体管MSTN和p型晶体管MSTP。
在一些实施例中，n型晶体管MSTN与NDR器件102串联耦合并且还耦合到Vdd。在一些实施例中，p型晶体管MSTP与NDR器件103串联耦合并且还耦合到Vss。在一些实施例中，n型晶体管MSTN和p型晶体管MSTP的栅极端子耦合在一起并且还耦合到存储节点SN。在一些实施例中，两个附加晶体管MSTN和MSTP用施密特触发器作用来自切断来自NDR器件102和103的泄漏，因此改善了RET操作。在一些实施例中，施密特触发器作用由两个附加晶体管MSTN和MSTP提供，取决于实施方式，这可以使用前端制程(FEOL)中的常规晶体管或后端制程(BEOL)中的IGZO晶体管来实现。
图4B示出了根据本公开的一些实施例的示出了图4A的NDR存储器相对于典型的NDR存储器在数据保留上的改善的曲线图420。这里，x轴是电源电压，并且y轴是存储节点SN上的电压。曲线421是用于基线NDR-SRAM的数据，而曲线422是用于图4A的NDR存储器的数据。曲线图420示出了在存储逻辑1时在存储节点SN处的电位方面的基线NDR-SRAM单元与图4A的基于施密特触发器的NDR-SRAM单元之间的比较。在0.8V下，存储节点SN电压VSN的改善约为4％，在该示例中，如由曲线421和422所示。尽管所示的结果是在25摄氏度(C)下的典型工艺下产生的，但是例如在快速工艺和高温条件下，预期会有更多的改善。
图5A示出了根据一些实施例的示出了NDR存储器相对于典型的NDR存储器的上升和下降写入延迟的曲线图500。这里，x轴是电源电压，并且y轴是以皮秒(ps)为单位的写入延迟。由于一些实施例的NDR-SRAM单元的更强的施密特触发器作用，如图5A所示，该单元的可写性略有降低，图5A将一些实施例的NDR-SRAM单元的上升和下降写入延迟与基线单元进行比较。这里，曲线501示出了针对基线NDR存储器的跨电源的下降写入延迟，曲线502示出了针对基于更强的施密特触发器的NDR存储器的跨电源的下降写入延迟，曲线503示出了针对基线NDR存储器的跨电源的上升写入延迟，并且曲线504示出了针对基于更强的施密特触发器的NDR存储器的跨电源的上升写入延迟。为了改善WR速度，根据一些实施例，执行写入WL(WWL)升压。
图5B示出了根据一些实施例的示出了与典型的NDR存储器相比，用于NDR存储器的写入字线(WWL)升压效果的曲线图520。这里，x轴是电源电压，并且y轴是以皮秒(ps)为单位的写入延迟。具有仅5％和10％升压的WWL(上升)分别将写入延迟改善了5.9％和13.6％。这里，术语升压是指增加线上的电压。在该示例中，具有仅5％的WWL升压的写入延迟略好于基线NDR-SRAM。写入“0”也可以实现类似的写入时间上的改善。这里，曲线521示出了针对具有10％的WWL升压的基于施密特触发器的NDR存储器的上升写入延迟，曲线522示出了针对具有5％的WWL升压的基于施密特触发器的NDR存储器的上升写入延迟，曲线523示出了针对不具有WWL升压的基线NDR存储器的上升写入延迟，并且曲线524示出了针对不具有WWL升压的基于施密特触发器的NDR存储器的上升写入延迟。
图5C示出了根据一些实施例的示出了具有读取字线(RWL)升压的读取电流的改善的曲线图530。这里，曲线531、532、533、534和535分别示出了0.35V、0.45V、0.55V、0.65V、和0.75V的RWL升压。更强的基于施密特触发器的NDR-SRAM(例如，图4A)通过增加存储节点处的逻辑“1”电压来改善RD性能，因此增加了RD端口中的BL放电电流(用于读取“1”)。通过对RWL进行升压观察到RD性能的进一步改善。图5C示出了具有RWL升压的ΔI(RD电流“1”–RD电流“0”)的改善。
图6A示出了根据本公开的一些实施例的具有一个晶体管和现场可编程栅格阵列(FPGA)的NDR存储单元的示意图600。在一些实施例中，使用现场可编程栅格阵列(FPGA)601来实施读取端口104。在一些实施例中，FPGA601包括一个或多个可编程传输门。在一些实施例中，晶体管MN1和可编程传输门601与NDR器件102/103形成在管芯的BEOL上。在一些实施例中，使用TFT形成晶体管MN1和可编程传输门601。在一些实施例中，读取端口104包括电容器C1。在一些实施例中，为了进一步增加密度，IGZO可以用于制造基于FPGA的SRAM单元。由于IGZO器件提供非常低的泄露(例如，小于0.1pA)，因此在保留模式期间存储“1”时，存储节点SN将保持稳定(假设在空闲时间期间BL接地)。
然而，通过移除单独的读取端口，单元变得易于在读取操作期间翻转，这可以通过添加3D电容器C1以存储电荷来补偿。由于该单元被主动提供来自VCC的泄漏电流，因此可能不使用刷新。由于缺少RWL和RBL，因此WWL用于通过WWL升压来改善写入操作以及通过WWL欠驱动和通过使用3D电容器来改善保留。
图6B示出了根据本公开的一些实施例的具有一个晶体管和现场可编程栅格阵列(FPGA)的NDR存储单元的示意图620。与图6A相比，这里与NDR器件105串联添加了附加的两个晶体管MSTN和MSTP，以改善施密特触发器机制并还改善了保留和读取性能。示意图620也类似于示意图400，除了读取端口105被概括为在FPGA中实施之外，并且还可以包括耦合到Vss(地)的电容器C1。
图7示出了根据本公开的一些实施例的具有一个晶体管和电容器的基于施密特触发器的NDR存储单元的示意图700。在一些实施例中，存储节点SN耦合到电容器701，使得电容器701的第一端子耦合到存储节点SN，并且电容器701的第二端子耦合到板。
在一些实施例中，电容器701是形成在衬底上方的金属电容器。例如，电容器701也形成在管芯的BEOL上。在一个实施例中，电容器C1 701是由BEOL中的晶体管形成的基于TFT的电容器。在一些实施例中，电容器C1 701是由金属网和BEOL中的(一个或多个)TFT晶体管形成的混合电容器。
在一些实施例中，板上的电压是Vdd/2(例如，电源电压的一半)。在其他实施例中，板可以偏置在不同的电压电平。对单元(即，NDR器件102和103)有助于在电容性SN上保持存储状态。NDR对的电流驱动能力低，但是足以克服逐渐耗尽离开电容器701的电荷的泄露。在一些实施例中，来自NDR器件(即NDR器件102或103中的一个)的电流减轻了由于SN上的泄露造成的电荷损失，并且可以将SN上的存储电荷恢复到原始值。
图8示出了根据本公开的一些实施例的具有一个晶体管和电容器的基于施密特触发器的NDR存储单元800的示意图。在一些实施例中，一个或多个晶体管101由一个或多个n型BEOL晶体管(MN1)101示出，NDR器件102由基于施密特触发器的二极管D1示出，并且NDR器件103由另一个基于施密特触发器的二极管D2示出。在一些实施例中，电容器C1 104(例如，电容器701)是形成在衬底上方的金属电容器。例如，电容器104也形成在管芯的BEOL上。在一个实施例中，电容器C1 104是由BEOL中的晶体管形成的基于TFT的电容器。在一些实施例中，电容器C1 104是由金属网和BEOL中的(一个或多个)TFT晶体管形成的混合电容器。在一些实施例中，D1的端子中的一个(这里为阴极)耦合到WL或Vref2，使得相同的金属线用于控制MN1的栅极端子。这样的实施例的一个技术效果是减少了位单元中的互连布线的数量，这为其他互连布线释放了面积。
在该实施例中，重新使用WL和/或电容器背板信号来为NDR对(即NDR器件102和103)供电。在这样的实施例中，减少了Vdd(电源)和Vss(地)到每个位单元的附加布线，因为它们不再被位单元800使用。通过减少金属布线，由于减少了金属布线空间以及用于提供Vdd和Vss的附加接触部和过孔，所以减少了位单元的尺寸并且因此减少了存储阵列。在一些实施例中，由于WL通常处于零或负偏置，因此它被用来代替地。尽管当置位WL时NDR对可能会停止保持状态，但这没有问题，因为当位单元300被读取/写入时并且此时SN上的电荷恢复到全值，WL置位会瞬时发生。切换WL可以引入使电容器104和寄生电容器放电的寄生电流，但是这些电流与存取晶体管MN1的电流相比较小。在一些实施例中，当板保持在逻辑1电压时，NDR对的正电源可以连接到电容器104的背板。
在一些实施例中，因为需要来自NDR器件的闩锁行为来克服泄漏，所以将NDR电源电压与寻址线(例如，字线、位线)或板线(即，板)组合。在一些实施例中，尽管当使用寻址线时NDR器件可能停止形成闩锁元件，但是可以动态地维持存储状态。此时在操作中，通过防止读取干扰(例如，位单元擦除)NDR器件的低电流是有利的。
位单元300的一些非限制性技术效果是将NDR器件102和103与存储电容器104结合使用，从而消除了对刷新操作的需求，这节省了能量并增加了存储阵列带宽。另外，消除泄漏的NDR器件使位单元300能够进一步缩放。例如，可以使电容器104更小或更泄漏，而不会损害最坏情况下的读取裕度。另外，可以为通过存取晶体管MN1的增加的泄漏作预算。这实现了器件缩放或严格调节的WL过驱动/欠驱动电压的消除。
图9A-图9D分别示出了根据本公开的一个实施例的具有p型晶体管和电容器的基于单个NDR器件的存储位单元900、920、930和940的多个实施例。为了不使图9A-图9D的实施例难以理解，讨论了图8的实施例和图9A-图9D的实施例之间的不同点。
图9A-图9B的实施例类似于图8的实施例，但是使用p型BEOL晶体管取代n型BEOL晶体管。在功能上，位单元900和920的操作类似于位单元800。在这些实施例中，NDR器件D1和D2的端子耦合也是相反的。例如，在位单元900的实施例中，基于施密特触发器的NDR器件D1的阳极耦合到WL或Vref2，并且NDR器件D1的阴极耦合到存储节点SN。同样，基于施密特触发器的NDR器件D2的阳极耦合到存储节点SN，并且基于施密特触发器的NDR器件D2的阴极耦合到Vref1或板。
这里，Vref2(与WL连结)为“1”以关断存取器件MP1，并且在保留模式期间Vref1＝Vss。
在读取操作期间，WL＝0，并且在这种情况下，Vref1＝Vref2＝Vss。在读取操作期间，如果存储节点SN正在存储“0”，则该值不受RD操作干扰。然而，如果节点SN正在存储“1”，则SN节点可能朝向Vss移动，因为端子Vref1和Vref2两者为Vss。然而，例如，在保留操作中，当WL在读取之后变为1时，Vref1＝Vss，而Vref2＝Vdd。在保留操作期间，电容器C1确保在存储节点SN处恢复为1。注意，如果快速完成读取操作(例如，小于1ns的时间标度)，则电容器C1可以恢复为1。
在写入操作期间，WL＝0，并且在这种情况下，Vref1＝Vref2＝Vss。在这种情况下，与在SN上写入“1”相比，写入“0”相对容易。例如，BL写入1必须克服将使“0”强制到达节点SN的来自Vref2和Vref1电流的竞争。根据具有BL、WL、Vref1、Vref2和电容器背平面连接(5个信号)的基线设计，如图9A-图9D所示的一些实施例的设计可以减少到BL、WL、Vref2的信号(3个信号)，由此改善存储阵列的密度。
在图9B的一些实施例中，通过将基于施密特触发器的NDR器件D2的阴极与Vref1或板耦合，减少了更多数量的金属布线、接触部和过孔。使阳极和阴极连接相反，以使解置位的字线电压的值与在发生NDR特性的电压区域中对基于施密特触发器的NDR器件进行偏置所需的值相匹配。
图9C-图9D的实施例类似于图9A-图9B的实施例，除了提供通过晶体管MSTN和MSTP的附加反馈以增强施密特触发器机制的强度之外。
图10示出了根据一些实施例的基于施密特触发器的基于NDR的存储器的三维(3D)架构1000。在一些实施例中，与基于NDR的存储单元相关联的外围电路1001形成在管芯的FEOL上。在一些实施例中，与基于NDR的存储单元相关联的外围电路1001也形成在管芯的BEOL中。外围电路1001可以包括用于实现向和从基于NDR的存储单元的写入和读取操作的任何电路。例如，外围电路1001包括子阵列解码器1006、感测放大器1007、行缓冲器1008、列多路复用器1009等。
在一些实施例中，通过在管芯的BEOL中形成基于NDR的存储单元1003的阵列1002来增加存储密度。存储单元可以根据参考各种实施例描述的存储单元架构中的任何一种。这里，线1004和1005是WWL、RWL、WBL等。在一些实施例中，由于可以在BEOL中实现3D IGZO器件，所以使用3D铟镓锌氧化物、或IGZO器件来代替Si晶体管。在一些实施例中，以硅来实施外围电路1001，并且外围电路1001的晶体管耦合到BEOL阵列1002。例如，可以使用FEOL中的Si晶体管来实施RD/WR IO电路(地址解码器)，并且跨阵列1001来共享RD/WR IO电路。由于IO和解码器电路与常规设计一样跨多个行和列公用，但是对于3D的存储单元来说，该设计可以使阵列效率最大化。由于IGZO器件的导通电流比Si晶体管低大约10倍，因此任何读取和写入速度的下降可以分别通过RWL和WWL升压来补偿。
图11是根据本公开的一个实施例的具有基于NDR器件的存储器的智能设备或计算机系统或SoC(片上系统)。要指出的是，图11的具有与任何其他附图的元件相同的附图标记(或名称)的元件可以以类似于所描述的任何方式来操作或起运行，但不限于此。
图11示出了其中可以使用平坦表面接口连接器的移动设备的实施例的块图。在一个实施例中，计算设备1600表示移动计算设备，例如，计算平板、移动电话或智能电话、启用无线的电子阅读器、或其他无线移动设备。将理解的是，总体上示出了某些部件，并且在计算设备1600中未示出这样的设备的所有部件。
在一个实施例中，根据所讨论的实施例，计算设备1600包括具有基于NDR器件的存储器的第一处理器1610。计算设备1600的其他块也可以包括实施例的基于NDR器件的存储器的装置。本公开的各种实施例还可以包括在1670内的诸如无线接口的网络接口，使得可以将系统实施例合并到无线设备(例如，蜂窝电话或个人数字助理)中。
在一个实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理器件，例如微处理器、应用处理器、微控制器、可编程逻辑器件、或其他处理装置。由处理器1610执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或其他设备的I/O(输入/输出)有关的操作、与电源管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，音频子系统1620表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)部件。音频功能可以包括扬声器和/或耳机输出以及麦克风输入。可以将用于这样的功能的设备集成到计算设备1600中，或者连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令来与计算设备1600交互。
显示子系统1630表示为用户提供视觉和/或触觉显示以与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)部件。显示子系统1630包括显示接口1632，显示接口1632包括用于向用户提供显示的特定的屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分开的逻辑以执行至少一些与显示有关的处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
I/O控制器1640表示与用户交互有关的硬件设备和软件部件。I/O控制器1640可操作为管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。另外，I/O控制器1640示出了用于连接到计算设备1600的附加设备的连接点，用户可以通过该连接点与系统交互。例如，可以附接到计算设备1600的设备可能包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或用于与诸如读卡器的特定应用使用的其他I/O设备、或其他设备。
如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其他音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。另外，可以提供音频输出来代替显示输出或除了显示输出之外还提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，则显示设备还充当可以至少部分地由I/O控制器1640管理的输入设备。在计算设备1600上还可以有附加的按钮或开关以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理设备，例如加速度计、照相机、光传感器或其他环境传感器、或可以包括在计算设备1600中的其他硬件。输入可以是直接用户交互的一部分，以及向系统提供环境输入以影响其操作(例如过滤噪声、调整显示器以用于亮度检测、对相机应用闪光灯、或其他特征)。
在一个实施例中，计算设备1600包括电源管理1650，电源管理1650管理电池电源使用、电池的充电、以及与省电操作有关的特征。存储器子系统1660包括用于在计算设备1600中存储信息的存储器器件。存储器可以包括非易失性(如果到存储器件的电源被中断，状态不会改变)和/或易失性(如果到存储器件的电源被中断，状态是不确定的)存储器器件。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与计算设备1600的应用和功能的执行有关的系统数据(无论是永久的还是临时的)。在一些实施例中，存储器子系统1660包括如各种实施例中所讨论的基于施密特触发器的NDR存储器。
实施例的元件也被提供为用于存储计算机可执行指令(例如，实施本文所讨论的任何其他过程的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于闪存存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或适用于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可以被下载为计算机程序(例如，BIOS)，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)通过数据信号的方式从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)。
连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动器、协议栈)，以使计算设备1600能够与外部设备通信。计算设备1600可以是单独的设备，例如其他计算设备、无线接入点或基站、以及外围设备(例如头戴式耳机、打印机、或其他设备)。
连接1670可以包括多种不同类型的连接。一般而言，计算设备1600被示出为具有蜂窝连接1672和无线连接1674。蜂窝连接1672一般是指由无线运营商例如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址访问)或变体或衍生物、TDM(时分多路复用)或变体或衍生物、或其他蜂窝服务标准提供的蜂窝网络连接。无线连接(或无线接口)1674是指非蜂窝的无线连接，并且可以包括个人区域网络(例如蓝牙、近场等)、局域网(例如Wi-Fi)、和/或广域网络(例如WiMax)或其他无线通信。
外围连接1680包括硬件接口和连接器以及进行外围连接的软件部件(例如，驱动器、协议栈)。将理解，计算设备1600可以是到其他计算设备的外围设备(“到”1682)，也可以具有连接到计算设备1600的外围设备(“来自”1684)。计算设备1600通常具有“对接”连接器以出于诸如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容的目的而连接到其他计算设备。另外，对接连接器可以允许计算设备1600连接到允许计算设备1600控制例如到视听或其他系统的内容输出的某些外围设备。
除了专有的对接连接器或其他专有的连接硬件之外，计算设备1600还可以经由通用的或基于标准的连接器进行外围连接1680。通用的类型可以包括通用串行总线(USB)连接器(其可以包括许多不同的硬件接口中的任一个)、包括微显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线接口、或其他类型。
在说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”的引用是指结合实施例描述的特定的特征、结构、或特性被包括在至少一些实施例中，但不一定被包括在所有实施例中。各种出现的“实施例”、“一个实施例”、或“一些实施例”不一定都指相同的实施例。如果说明书指出部件、特征、结构、或特性“可以”、“可能”或“能够”被包括，则不要求包括特定的部件、特征、结构、或特性。如果说明书或权利要求提及“一个”元件，则并不意味着仅存在一个元件。如果说明书或权利要求提及“附加”元件，则不排除存在多于一个的附加元件。
此外，在一个或多个实施例中，可以以任何合适的方式组合特定的特征、结构、功能、或特性。例如，在与两个实施例相关联的特定的特征、结构、功能、或特性不彼此排斥的任何情况下，第一实施例可以与第二实施例组合。
尽管已经结合本公开的具体实施例描述了本公开，但是鉴于前述描述，这样的实施例的许多替代、修改和变化对于本领域中的普通技术人员将是显而易见的。例如，其他存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本公开的实施例旨在涵盖落入所附权利要求的广泛范围内的所有这样的替代、修改和变化。
另外，为了简化图示和讨论，并且不使本公开难以理解，在所呈现的附图中可以或可以不示出到集成电路(IC)芯片和其他部件的公知的电源/地连接。此外，可以以块图形式示出布置，以便避免使本公开难以理解，并且还鉴于以下事实：关于这样的块图布置的实施方式的细节高度取决于在其内实施本公开的平台(即，这样的细节应该完全在本领域中的技术人员的范围内)。在阐述具体细节(例如，电路)以便描述本公开的示例性实施例的情况下，对于本领域中的技术人员应当显而易见的是，可以在没有这些具体细节的情况下或在这些具体细节变化的情况下实践本公开。因此，说明书被认为是说明性的而不是限制性的。
以下示例涉及另外的实施例。在一个或多个实施例中的任何地方可以使用示例中的细节。本文描述的装置的所有可选特征也可以相对于方法或工艺来实施。
示例1、一种装置，包括：存储节点；耦合到存储节点的第一器件；耦合到第一基准与存储节点的第二器件，其中，第二器件具有负微分电阻(NDR)；耦合到第二基准与存储节点的第三器件，其中，第三器件具有NDR；以及用于读取数据的电路，该电路耦合到存储节点以及第一、第二、和第三器件，其中，第一、第二、和第三器件以及该电路是在管芯的后端制程(BEOL)中放置的。
示例2、示例1的装置，其中，该电路包括第四器件，该第四器件具有耦合到存储节点的栅极端子和耦合到第二基准的源极端子。
示例3、示例2的装置，其中，该电路包括第五器件，该第五器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极/漏极端子、以及耦合到第四器件的漏极/源极端子。
示例4、示例1的装置，其中，第一基准是电源节点，而第二基准是地电源节点。
示例5、示例1的装置，其中，第二和第三器件包括施密特触发器件。
示例6、示例1的装置，其中，第一器件具有耦合到写入字线(WWL)的栅极端子。
示例7、示例1的装置，其中，第一器件耦合到写入位线(WBL)。
示例8、示例1的装置，其中，第一器件为以下中的一个：p型晶体管或n型晶体管。
示例9、示例1的装置，其中，第一器件包括铟、镓、锌、和氧。
示例10、一种装置，包括：存储节点；耦合到存储节点的第一器件；耦合到存储节点的第二器件，其中，第二器件具有负微分电阻(NDR)；耦合到存储节点的第三器件，其中，第三器件具有NDR；第一导电类型的第四器件，所述第一导电类型的第四器件与第二器件串联耦合并耦合到第一基准；第二导电类型的第五器件，所述第二导电类型的第五器件与第三器件串联耦合并耦合到第二基准；其中，第四和第五器件的栅极端子耦合在一起并耦合到存储节点；以及用于读取数据的电路，该电路耦合到存储节点以及第一、第二、和第三器件。
示例11、示例10的装置，其中，第一、第二、第三、第四、和第五器件以及该电路是在管芯的后端制程(BEOL)中放置的。
示例12、示例10的装置，其中，第一、第四、和第五器件包括铟、镓、锌、和氧。
示例13、示例10的装置，其中，第二和第三器件包括施密特触发器件。
示例14、示例10的装置，其中，第一器件具有耦合到写入字线(WWL)的栅极端子，并且其中，第一器件还耦合到写入位线(WBL)。
示例15、示例10的装置，其中，该电路包括：第六器件，所述第六器件具有耦合到存储节点的栅极端子和耦合到第二基准的源极端子；以及第七器件，所述第七器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极或漏极端子、以及耦合到第六器件的漏极或源极端子。
示例16、一种系统，包括：处理器；耦合到处理器的存储器，其中，该存储器包括：在管芯的后端制程(BEOL)中放置的存储位单元阵列；在管芯的前端制程(FEOL)中放置的感测放大器，其中，该感测放大器耦合到存储位单元阵列，其中，该阵列的存储位单元包括：存储节点；耦合到存储节点的第一器件；耦合到第一基准与存储节点的第二器件，其中，第二器件具有负微分电阻(NDR)；耦合到第二基准与存储节点的第三器件，其中，第三器件具有NDR；以及用于读取数据的电路，该电路耦合到存储节点以及第一、第二、和第三器件；以及允许处理器与另一设备通信的无线设备。
示例17、示例16的系统，其中，第二和第三器件包括施密特触发器件。
示例18、示例16的系统，其中，第一器件具有耦合到写入字线(WWL)的栅极端子，并且其中，第一器件耦合到写入位线(WBL)。
示例19、示例16的系统，其中，第一器件包括铟、镓、锌、和氧。
示例20、示例16的系统，其中，该电路包括：第四器件，所述第四器件具有耦合到存储节点的栅极端子和耦合到第二基准的源极端子；以及第五器件，所述第五器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极/漏极端子、以及耦合到第四器件的漏极/源极端子。
提供了将允许读者确定技术公开的性质和主旨的摘要。提交摘要时应当理解为摘要不会用于限制权利要求的范围或含义。因此，以下权利要求被结合到具体实施方式中，其中每个权利要求本身作为单独的实施例。

Claims (25)

1.一种装置，包括：
存储节点；
耦合到所述存储节点的第一器件；
耦合到第一基准与所述存储节点的第二器件，其中，所述第二器件具有负微分电阻(NDR)；
耦合到第二基准与所述存储节点的第三器件，其中，所述第三器件具有NDR；以及
用于读取数据的电路，所述电路耦合到所述存储节点以及所述第一器件、所述第二器件、和所述第三器件，
其中，所述第一器件、所述第二器件、和所述第三器件、以及所述电路是在管芯的后端制程(BEOL)中放置的。
2.根据权利要求1所述的装置，其中，所述电路包括第四器件，所述第四器件具有耦合到所述存储节点的栅极端子和耦合到所述第二基准的源极端子。
3.根据权利要求2所述的装置，其中，所述电路包括第五器件，所述第五器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极/漏极端子、以及耦合到所述第四器件的漏极/源极端子。
4.根据权利要求1到3中任一项所述的装置，其中，所述第一基准是电源节点，而所述第二基准是地电源节点。
5.根据权利要求1到3中任一项所述的装置，其中，所述第二器件和所述第三器件包括施密特触发器件。
6.根据权利要求1到3中任一项所述的装置，其中，所述第一器件具有耦合到写入字线(WWL)的栅极端子。
7.根据权利要求1到3中任一项所述的装置，其中，所述第一器件耦合到写入位线(WBL)。
8.根据权利要求1到3中任一项所述的装置，其中，所述第一器件为以下中的一个：p型晶体管或n型晶体管。
9.根据权利要求1到3中任一项所述的装置，其中，所述第一器件包括以下中的一种或多种：铟、镓、锌、或氧。
10.一种装置，包括：
存储节点；
耦合到所述存储节点的第一器件；
耦合到所述储存节点的第二器件，其中，所述第二器件具有负微分电阻(NDR)；
耦合到所述存储节点的第三器件，其中，所述第三器件具有NDR；
第一导电类型的第四器件，所述第四器件与所述第二器件串联耦合并耦合到第一基准；
第二导电类型的第五器件，所述第五器件与所述第三器件串联耦合并耦合到第二基准，其中，所述第一导电类型不同于所述第二导电类型，并且其中，所述第四器件和所述第五器件的栅极端子耦合在一起并耦合到所述存储节点；以及
用于读取数据的电路，所述电路耦合到所述存储节点以及所述第一器件、所述第二器件、和所述第三器件。
11.根据权利要求10所述的装置，其中，所述第一器件、所述第二器件、所述第三器件、所述第四器件、和所述第五器件以及所述电路是在管芯的后端制程(BEOL)中放置的。
12.根据权利要求10所述的装置，其中，所述第一器件、所述第四器件、和所述第五器件包括以下中的一种或多种：铟、镓、锌、或氧。
13.根据权利要求10所述的装置，其中，所述第一导电类型是n型导电，并且其中，所述第二导电类型是p型导电。
14.根据权利要求10所述的装置，其中，所述第一器件具有耦合到写入字线(WWL)的栅极端子，并且其中，所述第一器件还耦合到写入位线(WBL)。
15.根据权利要求10到15中任一项所述的装置，其中，所述电路包括：
第六器件，所述第六器件具有耦合到所述存储节点的栅极端子和耦合到所述第二基准的源极端子；以及
第七器件，所述第七器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极端子或漏极端子、和耦合到所述第六器件的漏极端子或源极端子。
16.一种系统，包括：
处理器；
耦合到所述处理器的存储器，其中，所述存储器包括：
在管芯的后端制程(BEOL)中放置的存储位单元的阵列；
在所述管芯的前端制程(FEOL)中放置的感测放大器，其中，所述感测放大器耦合到存储位单元的所述阵列，其中，所述阵列的存储位单元包括：
存储节点；
耦合到所述存储节点的第一器件；
耦合到第一基准与所述存储节点的第二器件，其中，所述第二器件具有负微分电阻(NDR)；
耦合到第二基准与所述存储节点的第三器件，其中，所述第三器件具有NDR；以及
用于读取数据的电路，所述电路耦合到所述存储节点以及所述第一器件、所述第二器件、和所述第三器件；以及
允许所述处理器与另一设备通信的无线设备。
17.根据权利要求16所述的系统，其中，所述第二器件和所述第三器件包括施密特触发器件。
18.根据权利要求16所述的系统，其中，所述第一器件具有耦合到写入字线(WWL)的栅极端子，并且其中，所述第一器件耦合到写入位线(WBL)。
19.根据权利要求16所述的系统，其中，所述第一器件包括铟、镓、锌、和氧。
20.根据权利要求16所述的系统，其中，所述电路包括：
第四器件，所述第四器件具有耦合到所述存储节点的栅极端子和耦合到所述第二基准的源极端子；以及
第五器件，所述第五器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极/漏极端子、和耦合到所述第四器件的漏极/源极端子。
21.一种系统包括：
处理器；
耦合到所述处理器的存储器，其中，所述存储器包括：
在管芯的后端制程(BEOL)中放置的存储位单元的阵列；
在所述管芯的前端制程(FEOL)中放置的感测放大器，其中，所述感测放大器耦合到存储位单元的所述阵列，其中，所述阵列的存储位单元包括根据权利要求10到15中任一项所述的装置；以及
允许所述处理器与另一设备通信的无线设备。
22.一种方法包括：
形成存储节点；
形成耦合到所述存储节点的第一器件；
形成耦合到第一基准与所述存储节点的第二器件，其中，所述第二器件具有负微分电阻(NDR)；
形成耦合到第二基准与所述存储节点的第三器件，其中，所述第三器件具有NDR；以及
形成用于读取数据的电路，所述电路耦合到所述存储节点以及所述第一器件、所述第二器件、和所述第三器件，
其中，所述第一器件、所述第二器件、和所述第三器件、以及所述电路是在管芯的后端制程(BEOL)中放置的。
23.根据权利要求22所述的方法，其中，形成所述电路包括形成第四器件，所述第四器件具有耦合到所述存储节点的栅极端子和耦合到所述第二基准的源极端子。
24.根据权利要求23所述的方法，其中，形成所述电路包括形成第五器件，所述第五器件具有耦合到读取字线(RWL)的栅极端子、耦合到读取位线(RBL)的源极/漏极端子、和耦合到所述第四器件的漏极/源极端子。
25.根据权利要求22到24中任一项所述的方法，其中，所述第一基准是电源节点，而所述第二基准是地电源节点。
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