KR20150111293A - 반도체 기억 장치 - Google Patents

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겐 시바따
신지 다나까
마꼬또 야부우찌
노리아끼 마에다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는, 기입 마진을 증대시킴과 함께 면적의 증대를 억제하는 것이 가능한 반도체 기억 장치를 제공하는 것이다. 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀과, 각 메모리 셀 열에 대응하여 배치되는 복수의 비트선 쌍과, 기입 데이터에 따라, 선택 열의 비트선 쌍에 데이터를 전송하는 기입 드라이브 회로와, 선택 열의 비트선 쌍의 저전위측의 비트선을 음전압 레벨로 구동하는 기입 보조 회로를 구비한다. 기입 보조 회로는, 제1 신호 배선과, 제어 신호에 따라, 제1 신호 배선을 구동하는 제1 드라이브 회로와, 저전위측의 비트선과 접속되고, 제1 드라이브 회로의 구동에 의해 제1 신호 배선과의 사이의 배선간의 결합 용량에 기초하여 음전압을 생성하기 위한 제2 신호 배선을 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억 장치에 관한 것이며, 특히 SRAM(Static Random Access Memory)에 관한 것이다.
고집적화를 위해, 트랜지스터 소자의 미세화가 진행된다. 이 미세화에 수반하여 제조 차이가 커지고, 트랜지스터 소자의 특성의 차이도 커지고 있다. 또한, 미세화에 수반하여, 신뢰성 확보, 소비 전력 저감을 위해 저전압화도 진행되고 있다. 이로 인해 SRAM의 기입 마진이 저하된다고 하는 문제가 발생한다.
이 문제에 대해, 기입 시에 비트선을 음전압으로 하고, 메모리 셀의 액세스 MOS 트랜지스터의 전류 구동 능력을 향상시켜, 기입 동작의 불량을 방지하는 방법이 있다(특허문헌 1 및 2, 비특허문헌 1 및 2).
특허문헌 1에서는, 부스트 용량과 그것을 구동하는 인버터를 포함하는 부스트 회로가 비트선 쌍의 각각에 설치되고, 접지 전압으로 하는 비트선측의 부스트 회로를 선택하여 구동하는 방식이 나타내어져 있다.
특허문헌 2에서는, 부스트 용량과 그것을 구동하는 인버터를 포함하는 부스트 회로를 1개 설치하고, 비트선 쌍의 각각에 스위치를 통해 접속되어 있다. 접지 전위로 구동된 비트선측의 스위치를 선택하고, 음전압을 전달하는 방식이 나타내어져 있다.
비특허문헌 1에서는, 기입 구동 회로로서 비트선 쌍 각각에 인버터를 설치하고 있다. 이 2개의 기입 인버터의 소스를 단락하고, 전원 스위치를 통해 저전압측 전원 VSS에 접속하고 있다. 부스트 용량은 이 단락된 기입 인버터의 소스에 접속되어 있다. 전원 스위치를 오프로 하면, 접지 전압을 출력하고 있는 측의 인버터의 출력 노드만이 플로팅으로 된다. 부스트에 의한 음전압은 접지 전압을 출력하고 있는 기입 인버터의 NMOS와 Y 스위치를 통해, 비트선에 전달하는 방식이 나타내어져 있다.
비특허문헌 2에서는, 듀얼 포트 SRAM에 대해, 기입 데이터에 따라 비트선을 접지 전압으로 구동한 후에 플로팅 상태로 하고, 그 후 부스트 용량을 통해 비트선을 음전압으로 부스트하는 방식이 나타내어져 있다.
일본 특허 출원 공개 제2002-298586호 공보 일본 특허 출원 공개 제2009-295246호 공보
한편, 컴파일드 메모리와 같이 비트선 길이가 다른 IP가 있는 경우, 비트선의 길이에 의해 비트선 용량이 바뀌므로, 그것에 따른 부스트 용량을 개별적으로 형성할 필요가 있고, 칩 면적의 증대를 초래할 가능성이 있다.
상기와 같은 과제를 해결하기 위해, 기입 마진을 증대시킴과 함께 면적의 증대를 억제하는 것이 가능한 반도체 기억 장치를 제공한다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시예에 따르면, 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀과, 각 메모리 셀 열에 대응하여 배치되는 복수의 비트선 쌍과, 기입 데이터에 따라, 선택 열의 비트선 쌍에 데이터를 전송하는 기입 드라이브 회로와, 선택 열의 비트선 쌍의 저전위측의 비트선을 음전압 레벨로 구동하는 기입 보조 회로를 구비한다. 기입 보조 회로는, 제1 신호 배선과, 제어 신호에 따라, 제1 신호 배선을 구동하는 제1 드라이브 회로와, 저전위측의 비트선과 접속되고, 제1 드라이브 회로의 구동에 의해 제1 신호 배선과의 사이의 배선간의 결합 용량에 기초하여 음전압을 생성하기 위한 제2 신호 배선을 포함한다.
일 실시예에 따르면, 상기 구성에 의해 기입 마진을 증대시킴과 함께 면적의 증대를 억제하는 것이 가능하다.
도 1은 본 실시 형태 1에 기초하는 반도체 기억 장치의 전체 구성의 개략을 설명하는 도면.
도 2는 메모리 셀(MC)의 구성을 설명하는 도면.
도 3은 실시 형태 1에 기초하는 제1 기입 구동 회로(6A) 및 제1 비트선 쌍 충전 회로(7A)의 구성을 설명하는 도면.
도 4는 본 실시 형태 1에 따르는 제1 및 제2 기입 보조 회로(5A 및 5B)의 구성에 대해 설명하는 도면.
도 5는 본 실시 형태 1에 기초하는 기입 동작의 신호 파형을 설명하는 도면.
도 6은 실시 형태 1에 따르는 신호 배선의 배치를 설명하는 도면.
도 7은 본 실시 형태 1에 따르는 신호 배선의 구조를 설명하는 도면.
도 8은 본 실시 형태 1에 따르는 다른 신호 배선의 배치를 설명하는 도면.
도 9는 본 실시 형태 1에 따르는 또 다른 신호 배선의 배치를 설명하는 도면.
도 10은 본 실시 형태 1의 변형예에 따르는 제1 및 제2 기입 보조 회로(5A# 및 5B#)의 구성에 대해 설명하는 도면.
도 11은 본 실시 형태 2에 따르는 제1 및 제2 기입 보조 회로(5A 및 5B)의 구성에 대해 설명하는 도면.
도 12는 본 실시 형태 3에 따르는 제1 및 제2 기입 보조 회로(5AP 및 5BP)의 구성에 대해 설명하는 도면.
도 13은 본 실시 형태 3에 기초하는 기입 동작의 신호 파형을 설명하는 도면.
본 실시 형태에 대해 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고, 그 설명은 반복하지 않는다.
(실시 형태 1)
<반도체 기억 장치의 전체 구성>
도 1은 본 실시 형태 1에 기초하는 반도체 기억 장치의 전체 구성의 개략을 설명하는 도면이다.
도 1에 나타내어지는 바와 같이, 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀(MC)을 갖는 메모리 셀 어레이(1)를 포함한다. 메모리 셀 어레이(1)는, 메모리 셀 행에 각각 대응하여 설치된 복수의 워드선과, 메모리 셀 열에 각각 대응하여 설치된 복수의 비트선 쌍을 포함한다. 여기서, 메모리 셀(MC)은, 제1 워드선 WLA와 그것에 대응하는 제1 비트선 쌍 BLA, /BLA와, 제2 워드선 WLB와 그것에 대응하는 제2 비트선 쌍 BLB, /BLB를 갖는 소위 듀얼 포트 셀이다.
반도체 기억 장치는, 제1 워드선 WLA를 선택하는 제1 행 선택 구동 회로(2A)와, 메모리 셀 어레이(1)의 제1 열을 선택하는 열 선택 신호를 생성하는 제1 열 선택 회로(3A)를 갖는다. 또한, 반도체 기억 장치는, 제1 기입 데이터 DA를 입력하는 제1 입력 회로(4A)와, 제1 입력 회로(4A)로부터 전달된 제1 기입 데이터 DA를 제1 열 선택 회로(3A)에 의해 선택된 제1 비트선 쌍 BLA, /BLA에 전달하는 제1 기입 구동 회로(6A)를 갖는다. 또한, 반도체 기억 장치는, 제1 기입 보조 회로(5A)와, 제1 비트선 쌍 BLA, /BLA를 충전하는 제1 비트선 쌍 충전 회로(7A)와, 제1 제어 회로(8A)를 갖는다.
반도체 기억 장치는, 제2 워드선 WLB를 선택하는 제2 행 선택 구동 회로(2B)와, 제2 워드선 WLB를 선택하는 제2 행 선택 구동 회로(2B)와, 메모리 셀 어레이(1)의 제2 열을 선택하는 열 선택 신호를 생성하는 제2 열 선택 회로(3B)를 갖는다. 또한, 반도체 기억 장치는, 제2 기입 데이터 DB를 제2 열 선택 회로(3B)에 의해 선택된 제2 비트선 쌍 BLB, /BLB에 전달하는 제2 기입 구동 회로(6B)와, 제2 기입 보조 회로(5B)와, 제2 비트선 쌍 BLB, /BLB를 충전하는 제2 비트선 쌍 충전 회로(7B)와, 제2 제어 회로(8B)를 갖는다.
제1 행 선택 구동 회로(2A)는, 제1 제어 회로(8A)로부터의 내부 행 어드레스 RAA에 따라 지정된 제1 행에 대응하는 워드선 WLA를 선택 상태로 구동한다.
제1 열 선택 회로(3A)는, 제1 제어 회로(8A)로부터의 내부 열 어드레스 신호 CAA에 따라 메모리 셀 어레이(1)의 제1 열을 지정하는 열 선택 신호를 생성한다.
제1 입력 회로(4A)에 입력된 제1 기입 데이터 DA는, 상보적인 한 쌍의 데이터로서 제1 기입 구동 회로(6A)에 전달된다.
제1 기입 구동 회로(6A)는, 한 쌍의 데이터에 따라 제1 열 선택 회로(3A)에 의해 선택된 제1 비트선 쌍 BLA, /BLA에 데이터를 전달하고, 제1 행 선택 구동 회로(2A)에 의해 선택된 제1 워드선 WLA에 접속된 메모리 셀(MC)에 데이터가 기입된다.
메모리 셀(MC)에의 데이터의 기입 종료 후, 제1 비트선 쌍 충전 회로(7A)는, 제1 비트선 쌍 BLA, /BLA를 소정의 전압 레벨로 충전한다.
제2 워드선 WLB 및 제2 비트선 쌍 BLB, /BLB에 대한 제2 행 선택 구동 회로(2B), 제2 열 선택 회로(3B), 제2 입력 회로(4B), 제2 기입 구동 회로(6B), 제2 기입 보조 회로(5B), 제2 비트선 쌍 충전 회로(7B), 제2 제어 회로(8B)의 동작에 대해서도 상기에서 설명한 것과 마찬가지이므로 그 상세한 설명에 대해서는 생략한다.
<메모리 셀(MC)의 구성>
도 2는 메모리 셀(MC)의 구성을 설명하는 도면이다.
도 2에 나타내어지는 바와 같이, 메모리 셀(MC)은, 제1 및 제2 CMOS 인버터를 포함한다. 제1 CMOS 인버터는, 전압 VDD와 전압 VSS 사이에 접속된, P 채널의 부하 MOS(전계 효과형) 트랜지스터 PQ1과, N 채널의 드라이버 MOS 트랜지스터 NQ1을 포함한다. 제2 CMOS 인버터는, 전압 VDD와 전압 VSS 사이에 접속된, P 채널의 부하 MOS 트랜지스터 PQ2와, N 채널의 드라이버 MOS 트랜지스터 NQ2를 포함한다. 전압 VSS는, 전압 VDD보다도 낮은 전압이다.
제1 CMOS 인버터의 출력 노드는, 제2 COS 인버터의 입력 노드에 접속되고, 제2 CMOS 인버터의 출력 노드는, 제1 CMOS 인버터의 입력 노드에 접속된다. 소위 인버터 래치를 구성하고 있다. 따라서, 인버터 래치의 출력 노드인 기억 노드 MN, /MN에는 상보적인 데이터가 유지된다.
메모리 셀(MC)은, 기억 노드 MN, /MN과 제1 비트선 쌍 BLA, /BLA를 도통하는 N 채널의 액세스 MOS 트랜지스터 NQ3, NQ4와, 기억 노드 MN 및 /MN과 제2 비트선 쌍 BLB, /BLB를 도통하는 N 채널의 액세스 MOS 트랜지스터 NQ5, NQ6을 갖는다.
액세스 MOS 트랜지스터 NQ3, NQ4의 게이트는, 제1 워드선 WLA와 접속된다. 액세스 MOS 트랜지스터 NQ5, NQ6의 게이트는, 제2 워드선 WLB와 접속된다. 각각 선택적으로 동작한다.
메모리 셀(MC)은, 듀얼 포트의 8 트랜지스터형의 SRAM 셀이다.
이 듀얼 포트 SRAM의 메모리 셀(MC)의 통상의 기입 동작에 대해 설명한다.
일례로서, 기억 노드 MN, /MN에 각각 「H」 레벨, 「L」 레벨의 전위가 유지되어 있는 것으로 한다. 그리고, 제1 워드선 WLA와 제1 비트선 쌍 BLA, /BLA를 사용하여 기억 노드 MN, /MN의 전위를 반전시키는 경우에 대해 설명한다.
또한, 제2 워드선 WLB는, 비선택(「L」 레벨)인 것으로 한다.
여기서, 제1 비트선 쌍 BLA, /BLA에 각각 「L」 레벨, 「H」 레벨의 전위를 부여한다.
그리고, 다음으로, 제1 워드선 WLA를 「H」 레벨로 설정한다.
이에 수반하여, 제1 비트선 쌍 BLA의 「L」 레벨의 전위는, 액세스 MOS 트랜지스터 NQ3을 통해 기억 노드 MN에 전달된다. 그리고, 제2 CMOS 인버터에 의해 반전되어 기억 노드 /MN은, 「H」 레벨로 된다.
한편, 당해 듀얼 포트 SRAM의 메모리 셀(MC)에는 디스터브 기입이라고 하는 특징적인 상태가 있다. 구체적으로는, 상기 기입 동작의 동안에 제2 워드선 WLB가 「H」 레벨의 전위로 되는 상태이다.
제2 비트선 쌍 BLB, /BLB는, 「H」 레벨의 프리차지 레벨로 되어 있는 상태인 것으로 한다. 그리고, 이 상태는 제2 워드선 WLB를 공유하고 있는 다른 메모리 셀에 대해 기입/판독을 행하는 경우에 일어난다.
이때, 액세스 MOS 트랜지스터 NQ3과 NQ5는 양쪽 도통 상태로 되므로, 기억 노드 MN은 완전히 접지 전위로는 되지 않는다.
액세스 MOS 트랜지스터 NQ5의 임계값 전압이 낮아지면 기억 노드 MN의 전위는 더욱 상승한다. 또한 부하 MOS 트랜지스터 PQ2의 임계값 전압의 절대값이 커지면 기억 노드 /MN의 전위를 끌어올리는 능력이 작아지고, 기입 동작이 느려진다.
따라서, 미세화와 그것에 수반하는 저전원 전압에 있어서도 고속이고 또한 확실하게 기입을 행하기 위해, 도 1에 나타내는 제1 및 제2 기입 보조 회로(5A, 5B)가 설치되어 있다.
또한, 상기 통상의 기입 동작 및 디스터브 기입에서는, 제1 워드선 WLA와 제1 비트선 쌍 BLA, /BLA를 사용하여 기입을 행하는 경우를 예로 설명하였지만, 제2 워드선 WLB와 제2 비트선 쌍 BLB, /BLB를 사용하는 경우에 대해서도 마찬가지이다.
또한, 기억 노드 /MN을 「H」 레벨로부터 「L」 레벨로 변환하는 경우에 대해서도 마찬가지이다.
이후의 설명에서도 제1 워드선 WLA, 제1 비트선 쌍 BLA, /BLA, 제1 입력 회로(4A), 제1 기입 보조 회로(5A), 제1 기입 구동 회로(6A), 제1 비트선 쌍 충전 회로(7A)를 사용하여 메모리 셀(MC)의 기억 노드 MN을 「H」 레벨로부터 「L」 레벨로 반전하는 동작을 예로 설명하지만, 제2 워드선 WLB, 제2 비트선 쌍 BLB, /BLB, 제2 입력 회로(4B), 제2 기입 보조 회로, 제2 기입 구동 회로(6B), 제2 비트선 쌍 충전 회로(7B)를 사용하는 경우에도 마찬가지이며, 또한 메모리 셀(MC)의 기억 노드 /MN을 「H」 레벨로부터 「L」 레벨로 반전하는 경우에도 마찬가지이다.
<다른 주변 회로의 구성>
도 3은 실시 형태 1에 기초하는 제1 기입 구동 회로(6A) 및 제1 비트선 쌍 충전 회로(7A)의 구성을 설명하는 도면이다.
도 3에 나타내어지는 바와 같이, 메모리 셀(MC)과, 제1 비트선 쌍 충전 회로(7A)와, 제1 기입 구동 회로(6A)와, 제1 기입 보조 회로(5A)의 일부가 나타내어져 있다.
제1 비트선 쌍 충전 회로(7A)는, 제1 비트선 쌍 BLA, /BLA를 단락하는 P 채널의 이퀄라이즈 MOS 트랜지스터 PQ3과, 제1 비트선 쌍 BLA, /BLB를 전압 VDD로 풀업하는 P 채널 MOS 트랜지스터 PQ4, PQ5를 포함한다. 또한, 제1 비트선 쌍 충전 회로(7A)는, 제1 비트선 쌍 BLA, /BLA를 제1 기입 구동 회로(6A)의 출력 노드 CW, /CW에 접속하는 N 채널의 트랜스퍼 MOS 트랜지스터 NQ7, NQ8을 포함한다.
또한, 여기서, 제1 비트선 쌍 BLA, /BLA에 붙어 있는 기생 용량(접지 용량)을 Cg3T, Cg3B로서 나타내고 있다.
이퀄라이즈 MOS 트랜지스터 PQ3, 풀업 MOS 트랜지스터 PQ4, PQ5와, 트랜스퍼 MOS 트랜지스터 NQ7, NQ8의 게이트는 제1 열 선택 신호 YSA에 접속되어 있다.
제1 기입 구동 회로(6A)는, P 채널 MOS 트랜지스터 PQ6과, N 채널 MOS 트랜지스터 NQ9로 구성되는 제1 기입 인버터와, P 채널 MOS 트랜지스터 PQ7과 N 채널 MOS 트랜지스터 NQ10으로 구성되는 제2 기입 인버터로 구성된다.
제1 및 제2 기입 인버터의 소스 노드 WBSA는 단락되고, 제1 기입 보조 회로(5A)에 접속된다.
또한, 여기서, 제1 및 제2 기입 인버터의 출력 노드 CW, /CW에 붙어 있는 기생 용량(접지 용량)을 Cg2T, Cg2B로서 나타내고 있다.
제1 기입 보조 회로(5A)는, 소스 노드 WBSA와 전압 VSS 사이에 접속되는 N 채널 MOS 트랜지스터 NQ11A를 갖는다. 제1 기입 보조 회로(5A)의 상세에 대해서는 후술한다.
또한, 제2 비트선 쌍 충전 회로(7B), 제2 기입 구동 회로(6B) 등의 구성에 대해서는 제1 비트선 쌍 충전 회로(7A), 제1 기입 구동 회로(6A)의 구성과 마찬가지이므로 그 상세한 설명에 대해서는 반복하지 않는다.
다음으로, 제1 기입 보조 회로(5A)의 구성에 대해 설명한다.
도 4는 본 실시 형태 1에 따르는 제1 및 제2 기입 보조 회로(5A 및 5B)의 구성에 대해 설명하는 도면이다.
도 4에 나타내어지는 바와 같이, 제1 기입 보조 회로(5A)는, 제1 및 제2 기입 인버터의 소스 노드 WBSA를 전압 VSS에 접속하는 N 채널 MOS 트랜지스터 NQ11A와, 인버터 INV1A와, 버퍼 BUF1A와, 제1 신호 배선 ML11A와, 제2 신호 배선 ML12A를 포함한다. 본 예에 있어서는, 각 메모리 셀 열에 대응하여 상기 제1 기입 보조 회로(5A)를 설치한다.
본 예에 있어서는, 제1 신호 배선 ML11A와, 제2 신호 배선 ML12A 사이의 배선간의 결합 용량에 기초하여 제1 기입 보조 회로(5A)의 부스트 용량 소자 Cb13A가 형성된다.
또한, 제2 신호 배선 ML12A와, 전압 VSS의 전원 배선 사이의 배선간의 결합 용량에 기초하여 접지 용량 소자 Cg13A가 형성된다.
제1 인버터 INV1A는, 제1 부스트 신호 BSTA의 입력을 받는다.
당해 제1 부스트 신호 BSTA는, 제1 제어 회로(8A)로부터 출력된다.
제1 인버터 INV1A의 출력 노드 /BSTA는, N 채널 MOS 트랜지스터 NQ11A의 게이트에 접속되어 있다.
출력 노드 /BSTA는, 버퍼 BF1A의 입력에 접속되어 있고, 버퍼 BF1A는, 출력 노드 /BSTA에 따라 출력 노드 NBSTA와 접속되어 있는 제1 신호 배선 ML11A를 구동한다.
도 5는 본 실시 형태 1에 기초하는 기입 동작의 신호 파형을 설명하는 도면이다.
도 5에 나타내어지는 바와 같이, 기억 노드 MN, /MN이 「H」 레벨, 「L」 레벨의 상태에서, 제1 워드선 WLA와 제1 비트선 쌍 BLA, /BLA를 사용하고, 기억 노드 MN, /MN을 「L」 레벨, 「H」 레벨로 반전시키는 경우에 대해 설명한다.
제2 비트선 쌍 BLB, /BLB는 프리차지 상태인 것으로 한다.
일례로서, 제2 워드선 WLB는, 제1 워드선 WLA와 동일한 타이밍에 동작하는 경우의 파형이 나타내어져 있다.
초기의 상태로서, 제1 및 제2 워드선 WLA, WLB는 「L」 레벨, 제1 열 선택 신호 YSA도 「L」 레벨이며, 이퀄라이즈 MOS 트랜지스터 PQ3, 프리차지 MOS 트랜지스터 PQ4, PQ5에 의해 제1 비트선 쌍 BLA, /BLA는 「H」 레벨로 프리차지되어 있다. 한편, 트랜스퍼 MOS 트랜지스터 NQ7, NQ8은 도통하고 있지 않은 상태이다.
다음으로, 제1 기입 데이터 DA에 「L」 레벨이 입력된다.
제1 기입 데이터 DA에 따라 제1 입력 회로(4A)에 의해 상보적인 제1 기입 입력 데이터 DN, /DN이 제1 기입 구동 회로(6A)에 입력된다. 그리고, 제1 및 제2 기입 인버터의 출력 노드 CW, /CW로 반전되어 출력된다. 여기에서는, 일례로서 제1 기입 입력 데이터 DN, /DN은 「H」 레벨, 「L」 레벨이며, 출력 노드 CW, /CW는 「L」 레벨, 「H」 레벨로 된다.
다음으로, 제1 열 선택 신호 YSA가 「H」 레벨로 되고, 이퀄라이즈 MOS 트랜지스터 PQ3, 풀업 MOS 트랜지스터 PQ4, PQ5가 비도통으로 된다. 그리고, 트랜스퍼 MOS 트랜지스터 NQ7, NQ8이 도통 상태로 되고, 제1 및 제2 기입 인버터의 출력 노드 CW, /CW의 전위가 제1 비트선 쌍 BLA, /BLA에 전달되고, 제1 비트선 BLA는 「L」 레벨로 변환된다.
다음으로, 제1 및 제2 워드선 WLA, WLB가 「H」 레벨로 되고, 제1 비트선 BLA의 전위가 기억 노드 MN에 전달되어, MN의 전위가 내려간다.
한편, 제2 워드선 WLB도 「H」 레벨이므로, 제2 비트선 BLB로부터 프리차지 전류가 유입되고, 기억 노드 MN은 완전히 접지 전위로는 되지 않는다.
따라서, 부하 MOS 트랜지스터 PQ2는 충분히 도통 상태로 되지 않고, 기억 노드 /MN이 「H」 레벨로 상승하는 속도가 느려진다.
여기서, 제1 부스트 신호 BSTA를 「H」 레벨로 하면, 인버터 INV1A에 의해 N 채널의 전원 MOS 트랜지스터 NQ11A의 게이트와 접속된 출력 노드 /BSTA가 「L」 레벨로 된다. 이에 수반하여, N 채널의 전원 MOS 트랜지스터 NQ11A가 비도통으로 되고, 기입 인버터의 소스 노드 WBSA가 플로팅으로 된다.
다음으로, 버퍼 BF1A의 출력 노드 NBSTA가 「L」 레벨로 된다. 이에 수반하여, 부스트 용량 소자 Cb13A에 기초하여 기입 인버터의 소스 노드 WBSA가 음전위로 부스트된다.
소스 노드 WBSA의 전위는, 제1 기입 인버터의 N 채널 MOS 트랜지스터 NQ9, 트랜스퍼 MOS 트랜지스터 NQ7을 통해 제1 비트선 BLA의 전위를 끌어내린다.
그러면, 액세스 MOS 트랜지스터 NQ3의 게이트-소스간 전압 Vgs가 커지고, N 채널 MOS 트랜지스터 NQ3의 전류 구동 능력이 증대되고, 기억 노드 MN의 전위를 더욱 끌어내린다.
부하 MOS 트랜지스터 PQ2가 보다 강하게 도통함으로써, 기억 노드 /MN이 「H」 레벨로 끌어올려지고, 기억 노드의 반전을 가속한다.
이에 의해, 미세화에 의한 차이가 커지고, 전원 전압이 낮은 경우라도, 고속으로 안정된 기입을 행할 수 있다.
단, 제2 비트선 BLB로부터의 전류의 유입에 의해, 제1 비트선 BLA의 전위는 상승한다. 제1 비트선 BLA의 전위가 양으로 변하면 기입 보조의 효과는 없어질 뿐만 아니라, 한번 반전한 전위가 원래로 되돌아가 버리는 일이 있을 수 있다.
따라서, 제1 비트선 BLA의 전위가 양으로 변하기 전에 부스트 신호 BSTA를 「L」 레벨로 되돌리고, 전원 MOS 트랜지스터 NQ11A를 도통 상태로 하여, 기입 인버터의 소스 노드 WBSA를 접지 전위로 되돌릴 필요가 있다.
그 후, 제1 워드선 WLA를 「L」 레벨로 설정함으로써, 기억 노드 MN, /MN의 상태는 반전하여 안정된다.
그 후, 제1 열 선택 신호 YSA를 「L」 레벨로 설정함으로써 제1 비트선 쌍 BLA, /BLA는 프리차지되고, 기입 동작은 종료된다.
도 6은 실시 형태 1에 따르는 신호 배선의 배치를 설명하는 도면이다.
도 6에 나타내어지는 바와 같이, 본 예에 있어서는, 메모리 셀 어레이(1)의 상층에 금속 배선층을 형성한 경우를 나타내고 있다.
구체적으로는, 메모리 셀 어레이(1)의 상층에 설치된 전압 VDD를 공급하는 전원 배선, 전압 VSS를 공급하는 전원 배선과 동일한 행 방향을 따라 신호 배선을 배치한 경우가 나타내어져 있다. 일례로서 전압 VDD, VSS를 공급하는 전원 배선과 동일한 금속 배선층을 사용하여 형성하는 것으로 한다.
본 예에 있어서는, 전압 VDD, VSS를 공급하는 전원 배선과의 사이에 신호 배선 ML11A, ML12A를 설치한 경우가 나타내어져 있다. 또한, 마찬가지의 방식에 따라 신호 배선 ML11B, ML12B를 설치한 경우가 나타내어져 있다.
또한, 메모리 셀 어레이(1)의 상층에 설치하는 구성이며, 기판 상에 부스트 용량 소자를 설치하는 구성이 아니라 제1 및 제2 신호 배선을 배치하여, 신호 배선의 배선간의 결합 용량에 기초하여 부스트 용량 소자를 설치하는 구성이므로 칩 면적을 축소하는 것이 가능하다.
또한, 상기한 구성에서는 2개의 신호 배선을 전원 배선으로 사이에 끼운 구조로 되어 있지만, 신호 배선의 개수나 순서는 임의이다. 또한, 적절히 신호 배선의 옆에 접지선을 끼워도 상관없다.
또한, 신호 배선의 길이를 조정함으로써 부스트 용량 소자의 용량값을 용이하게 조정하는 것이 가능하다.
메모리 셀 어레이(1)에 설치되는 비트선의 길이가 다른 경우라도, 비트선의 길이에 따라 용이하게 부스트 용량을 변경하는 것이 가능하고, 상기한 신호 배선을 배치하는 구조에 의해, 비트선 길이가 다른 메모리 IP에 대해서도 적절한 부스트 용량을 용이하게 형성하는 것이 가능하다.
도 7은 본 실시 형태 1에 따르는 신호 배선의 구조를 설명하는 도면이다.
도 7에 나타내어지는 바와 같이, 반도체 기판 상에 MOS 트랜지스터가 설치된다. 그리고, 그 상층의 금속 배선층에 비트선 쌍 BLA, /BLA가 설치된다. 그리고, 더욱 상층에 워드선 WLA가 설치된다. 그리고, 더욱 상층에 전압 VDD, VSS의 전원 배선이 설치된다. 그리고, 동일한 금속 배선층에 신호 배선 ML11A, ML12A가 설치된다.
또한, 전압 VDD와 VSS의 전원 배선은 같은 층의 신호 배선으로부터의 크로스 토크를 방지하는 실드의 효과로서도 작용시키는 것이 가능하다. 또한, 실드의 효과에 대해 부스트 동작 시에 고정되어 있는 배선이라면, 전압 VDD, VSS를 공급하는 전원 배선이 아니어도 된다.
도 8은 본 실시 형태 1에 따르는 다른 신호 배선의 배치를 설명하는 도면이다.
도 8에 나타내어지는 바와 같이, 메모리 셀 어레이(1)와 비교하여, 행 방향을 따라 상단부로부터 하단부에 대해 신호 배선을 배치하는 것이 아니라, 메모리 셀 어레이(1A)의 행 방향의 길이의 절반으로 하는 것도 가능하다.
도 9는 본 실시 형태 1에 따르는 또 다른 신호 배선의 배치를 설명하는 도면이다.
도 9에 나타내어지는 바와 같이, 메모리 셀 어레이(1B)에 관해, 제1 신호 배선 ML11A, 제2 신호 배선 ML12A에 대해 신호 배선을 더 추가한 점이 다르다.
제1 신호 배선 ML11A에 대해 서브 신호 배선 ML15A를 복수 설치한다.
제2 신호 배선 ML12A에 대해 서브 신호 배선 ML16A를 복수 설치한다.
서브 신호 배선 ML11A는, 복수의 서브 신호 배선 ML15A와 콘택트 CT1을 통해 접속된다.
서브 신호 배선 ML12A는, 복수의 서브 신호 배선 ML16A와 콘택트 CT2를 통해 접속된다.
서브 신호 배선 ML15A, ML16A는, 전원선과 교차하는 방향에 대해 열 방향을 따라 배치된다. 복수의 서브 신호 배선은, 제1 신호 배선 ML11A, 제2 신호 배선 ML12A의 상층 혹은 하층의 금속 배선층을 사용하여 형성하는 것이 가능하다. 당해 구성에 의해 부스트 용량 소자의 부스트 용량의 조정이 용이해진다.
(변형예)
상기에 있어서는, 신호 배선에 의해 부스트 용량 소자를 형성하는 경우에 대해 설명하였다.
본 변형예에 있어서는, 부스트 용량 소자에 의한 전위 변화 ΔV의 조정에 대해 설명한다.
음전압의 부스트 시의 비트선의 전압 강하량(전위 변화 ΔV)은 부스트 용량과 접지 용량의 비로 결정된다.
Figure pat00001
CG는, 신호 배선 ML12A에 붙어 있는 기생 용량 Cg13A와, 제1 기입 인버터의 출력 노드 CW에 붙어 있는 기생 용량 Cg2T와, 제1 비트선 BLA에 붙어 있는 기생 용량 Cg3T의 합이다.
단, N 채널 MOS 트랜지스터 NQ9, NQ7, NQ5의 채널 저항, 확산층 용량, 게이트 용량의 영향은 설명의 간략화를 위해, 고려하고 있지 않다.
총 용량을 Call로 하면, 다음 수학식 2로 나타내어진다.
Figure pat00002
듀얼 포트 SRAM에서는 반선택 상태(워드선이 선택, 비트선이 비선택으로 프리차지 상태)의 포트의 비트선으로부터 전류가 유입되고, 부스트 시의 음전압이 상승함으로써, 액세스 MOS 트랜지스터의 전류 구동 능력의 향상을 저해한다. 이것은 비트선이 짧고, 비트선 용량이 작은 경우에 현저해진다.
부스트 용량을 크게 하고, 비트선의 전압 강하량(전위 변화 ΔV)을 크게 하면, 당해 비트선을 공유하고, 다른 워드선에 접속된 메모리 셀의 액세스 MOS 트랜지스터도 도통해 버려, 비선택 메모리 셀의 데이터가 반전할 가능성이 있다. 즉, 오기입을 발생시킬 가능성이 있으므로 전위 변화 ΔV를 어느 일정한 범위로 할 필요가 있다.
한편, 반선택 상태(워드선이 선택, 비트선이 비선택으로 프리차지 상태)에서는, 기입측의 비트선을 음전위로 해도, 반선택 상태의 포트의 비트선으로부터의 전류의 유입에 의해, 기입측의 비트선을 음전위로 유지할 수 없게 될 가능성이 있다. 따라서, 기입측의 비트선을 음전위로 안정적으로 유지하기 위해서는 접지 용량을 크게 하는 것도 필요하다.
따라서, 상기 수학식 1, 수학식 2로부터, 전위 변화 ΔV를 최적점으로 유지하면서 총 용량 Call을 늘리기 위해서는, CB와 CG의 비를 일정하게 유지하면서, 양쪽을 크게 하면 된다.
도 10은 본 실시 형태 1의 변형예에 따르는 제1 및 제2 기입 보조 회로(5A# 및 5B#)의 구성에 대해 설명하는 도면이다.
도 10에 나타내어지는 바와 같이, 도 4의 구성과 비교하여, 제1 기입 보조 회로(5A#)에 관해, 또한 접지 용량 소자로서, 용량 소자 Cg11A, Cg12A를 추가한 점과, 부스트 용량 소자로서, 용량 소자 Cb11A, Cb12A를 추가한 점이 다르다.
용량 소자 Cb11A, Cb12A는, 출력 노드 NBSTA와 소스 노드 WBSA 사이에 각각 설치된다.
용량 소자 Cg11A는, 소스 노드 WBSA와 전압 VSS 사이에 설치된다. 또한, 용량 소자 Cg12A는, 소스 노드 WBSA와 접속된다.
용량 소자 Cg12A는, MOS 용량으로서 형성된다. MOS 트랜지스터의 소스 및 드레인이 소스 노드 WBSA와 접속되고, 게이트는, 전압 VDD와 접속된다.
용량 소자 Cb12A는, 출력 노드 NBSTA와 소스 노드 WBSA 사이에 접속되는 MOS 용량으로서 형성된다.
당해 구성에 의해, 수학식 1에 있어서의 CG, CB의 비를 일정하도록 하고, 필요한 용량을 확보하여 전위 변화 ΔV가 최적의 값으로 되도록 조정하는 것이 가능하다.
본 실시 형태에 있어서는, 부스트 용량 소자로서 용량 소자 Cb11A, Cb12A를 설치하는 구성에 대해 설명하였지만, 1개의 용량 소자로 하는 것도 가능하다. 예를 들어, 용량 소자 Cb12A, Cg12A로서, 면적 효율이 좋은 MOS 용량 소자를 사용하도록 해도 된다. 용량 소자 Cg11A, Cg12A에 대해서도 마찬가지이다.
또한, 본 예에 있어서는, 또한 용량 소자 Cb12A, Cg12A로서 N 채널의 MOS 용량을 사용하고 있지만, 이것은 P 채널 MOS 용량을 사용하도록 해도 된다.
또한, 제1 기입 보조 회로(5B#)의 구성에 대해서도 마찬가지이므로 그 상세한 설명에 대해서는 반복하지 않는다.
또한, 용량 소자 Cg11A, Cg12A, Cg2T, Cg2B, Cg3T, Cg3B는 설명의 편의상, 접지 용량으로 하고 있지만, 기입 동작 중에 전위가 고정되어 있으면, 전원 VDD나 그 밖의 신호 노드와 접속되는 구성으로 해도 된다.
(실시 형태 2)
도 11은 본 실시 형태 2에 따르는 제1 기입 보조 회로(5A)의 구성에 대해 설명하는 도면이다.
도 11을 참조하여, 복수의 메모리 셀 열에 각각 대응하여 복수의 제1 기입 구동 회로(6A), 복수의 제1 기입 보조 회로(5A)가 설치되는 경우가 나타내어져 있다. 그리고, 복수의 제1 기입 보조 회로(5A)에 있어서, 소스 노드 WBSA를 공통으로 한다. 여기에서는, 인접하는 제1 기입 보조 회로(5A)의 소스 노드 WBSA가 모두 공통으로 접속되어 있는 경우가 나타내어져 있다. 또한, 다른 기입 보조 회로(5A)에 대해서도 마찬가지이며, 제2 기입 보조 회로(5B)에 대해서도 제1 기입 보조 회로(5A)와 마찬가지로 설치된다.
상기한 디스터브 기입에서는, 디스터브측의 액세스 MOS 트랜지스터 NQ5의 임계값 전압이 낮아진 경우에, 기입측의 비트선의 전위 상승이 현저해진다. 그러나, 동시에 기입을 행하는 모든 메모리 셀의 NQ5의 임계값 전압이 동일하도록 변동되어 낮아지는 일은 적고, 그 중에는 임계값 전압이 높아지는 것도 존재한다.
따라서, 소스 노드 WBSA를 공통으로 하여, 전체 용량 Call을 공유화하는 것이 가능하다. 이에 의해, 트랜지스터의 차이에 기인하여 기입 동작이 느린 트랜지스터에 대한 기입을 보강하는 것이 가능하다.
(실시 형태 3)
본 실시 형태 3에 있어서는, 부스트 능력을 더욱 향상시키는 방식에 대해 설명한다.
도 12는 본 실시 형태 3에 따르는 제1 및 제2 기입 보조 회로(5AP 및 5BP)의 구성에 대해 설명하는 도면이다.
도 12에 나타내어지는 바와 같이, 제1 기입 보조 회로(5AP)는, 제1 기입 보조 회로(5A)와 비교하여, 버퍼 BF2A와, 제3 신호 배선 ML13A를 추가한 점이 다르다.
버퍼 BF2A는, 제1 신호 배선 ML11A와 접속되고, 제1 신호 배선 ML11A에 전달된 신호 레벨에 따라 제3 신호 배선 ML13A를 구동한다.
제2 기입 보조 회로(5BP)에 대해서도 마찬가지이므로 그 상세한 설명은 반복하지 않는다.
출력 노드 NBSTA는, 신호 배선 ML11A와 접속되고, 노드 WBSA는, 신호 배선 ML12A와 접속된다. 신호 배선 ML11A 및 ML12A는, 비트선과 평행하게 배치되고, 메모리 셀 어레이(1) 상에 배치되어 있다.
신호 배선 ML11A와, 신호 배선 ML12A 사이의 배선간의 결합 용량에 기초하여 부스트 용량 소자 Cb13A가 형성된다. 또한, 신호 배선 ML13A와, 신호 배선 ML12A 사이의 배선간의 결합 용량에 기초하여 부스트 용량 소자 Cb14A가 형성된다.
신호 배선 ML12A와 접지 사이에는 접지 용량 Cg13A가 형성된다.
버퍼 BF2A는, 제2 기입 보조 회로(5BP)의 내부에 배치되어 있는 경우가 나타내어져 있지만, 특별히 당해 장소를 특정하는 것이 아니라, 어떠한 위치에 배치해도 된다.
도 13은 본 실시 형태 3에 기초하는 기입 동작의 신호 파형을 설명하는 도면이다.
도 13을 참조하여 본 실시 형태 3에 있어서는, 복수회, 부스트 동작을 행하는 경우에 대해 설명한다.
본 예에 있어서는, 2회 부스트 동작을 행하는 경우에 대해 나타내고 있다.
버퍼 BF2A에 있어서의 지연 시간은, 디스터브측의 비트선으로부터의 전류의 유입에 의해 기입측의 비트선의 전위가 0V 부근까지 올라가는 보다 짧은 시간으로 설정한다.
기억 노드 MN, /MN이 「H」 레벨, 「L」 레벨의 상태에서, 제1 워드선 WLA와 제1 비트선 쌍 BLA, /BLA를 사용하고, 기억 노드 MN, /MN을 「L」 레벨, 「H」 레벨로 반전시키는 경우에 대해 설명한다.
제2 비트선 쌍 BLB, /BLB는 프리차지 상태인 것으로 한다.
일례로서, 제2 워드선 WLB는, 제1 워드선 WLA와 동일한 타이밍에 동작하는 경우의 파형을 나타내고 있다.
초기의 상태로서, 제1 및 제2 워드선 WLA, WLB는 「L」 레벨, 제1 열 선택 신호 YSA도 「L」 레벨이며, 이퀄라이즈 MOS 트랜지스터 PQ3, 프리차지 MOS 트랜지스터 PQ4, PQ5에 의해 제1 비트선 쌍 BLA, /BLA는 「H」 레벨로 프리차지되어 있다. 한편, 트랜스퍼 MOS 트랜지스터 NQ7, NQ8은 도통하고 있지 않은 상태이다.
다음으로, 제1 기입 데이터 DA에 「L」 레벨이 입력된다.
제1 기입 데이터 DA에 따라 제1 입력 회로(4A)에 의해 상보적인 제1 기입 입력 데이터 DN, /DN은 「H」 레벨, 「L」 레벨이며, 출력 노드 CW, /CW는 「L」 레벨, 「H」 레벨로 된다.
다음으로, 제1 열 선택 신호 YSA가 「H」 레벨로 되고, 이퀄라이즈 MOS 트랜지스터 PQ3, 풀업 MOS 트랜지스터 PQ4, PQ5가 비도통으로 된다. 그리고, 트랜스퍼 MOS 트랜지스터 NQ7, NQ8이 도통 상태로 되고, 제1 및 제2 기입 인버터의 출력 노드 CW, /CW의 전위가 제1 비트선 쌍 BLA, /BLA에 전달되어, 제1 비트선 BLA는 「L」 레벨로 변환된다.
다음으로, 제1 및 제2 워드선 WLA, WLB가 「H」 레벨로 되고, 제1 비트선 BLA의 전위가 기억 노드 MN에 전달되어, MN의 전위가 내려간다.
한편, 제2 워드선 WLB도 「H」 레벨이므로, 제2 비트선 BLB로부터 프리차지 전류가 유입되고, 기억 노드 MN은 완전히 접지 전위로 되지는 않는다.
따라서, 부하 MOS 트랜지스터 PQ2는 충분히 도통 상태로 되지 않고, 기억 노드 /MN이 「H」 레벨로 상승하는 속도가 느려진다.
여기서, 제1 부스트 신호 BSTA를 「H」 레벨로 하면, 인버터 INV1A에 의해 N 채널의 전원 MOS 트랜지스터 NQ11A의 게이트와 접속된 노드 /BSTA가 「L」 레벨로 된다. 이에 수반하여, N 채널의 전원 MOS 트랜지스터 NQ11A가 비도통으로 되고, 기입 인버터의 소스 노드 WBSA가 플로팅으로 된다.
다음으로, 버퍼 BF1A의 출력 노드 NBSTA가 「L」 레벨로 된다. 이에 수반하여, 부스트 용량 소자 Cb13A에 기초하여 기입 인버터의 소스 노드 WBSA가 음전위로 부스트된다.
소스 노드 WBSA의 전위는, 제1 기입 인버터의 N 채널 MOS 트랜지스터 NQ9, 트랜스퍼 MOS 트랜지스터 NQ7을 통해 제1 비트선 BLA의 전위를 끌어내린다.
그러면, 액세스 MOS 트랜지스터 NQ3의 게이트-소스간 전압 Vgs가 커지고, NQ3의 전류 구동 능력이 증대되고, 기억 노드 MN의 전위를 더욱 끌어내린다.
부하 MOS 트랜지스터 PQ2가 보다 강하게 도통함으로써, 기억 노드 /MN이 「H」 레벨로 끌어올려지고, 기억 노드의 반전을 가속한다.
단, 제2 비트선 BLB로부터의 전류의 유입에 의해, 제1 비트선 BLA의 전위는 상승한다. 제1 비트선 BLA의 전위가 양으로 변하면 기입 보조의 효과는 없어질 뿐만 아니라, 한번 반전한 전위가 원래로 되돌아가 버리는 일이 있을 수 있다.
본 실시 형태 3은 또한 버퍼 BF2A와 신호 배선 ML13A를 사용하여 재부스트한다.
버퍼 BF2A의 출력 노드 NBST2A가 「L」 레벨로 된다. 이에 수반하여, 부스트 용량 소자 Cb14A에 기초하여 기입 인버터의 소스 노드 WBSA가 음전위로 더욱 부스트된다.
이에 의해, 다시 기억 노드의 반전을 가속한다. 그 후, 제1 비트선 BLA의 전위가 양으로 변하기 전에 부스트 신호 BSTA를 「L」 레벨로 되돌리고, 전원 MOS 트랜지스터 NQ11A를 도통 상태로 하여, 기입 인버터의 소스 노드 WSB를 접지 전위로 되돌릴 필요가 있다.
그 후, 제1 워드선 WLA를 「L」 레벨로 되돌림으로써, 기억 노드 MN, /MN의 상태는 반전하여 안정된다.
그 후, 제1 열 선택 신호 YSA를 「L」 레벨로 되돌림으로써, 제1 비트선 쌍 BLA, /BLA는 프리차지되고, 기입 동작이 종료된다.
부스트 용량 CB를 크게 하면, 부스트 동작에 의한 비트선 전위의 전위 변화 ΔV가 커지므로 비선택 워드선에 접속된 메모리 셀에 오기입이 일어날 가능성이 있다.
본 실시 형태 3에 따르면 부스트 동작을 복수회로 나눔으로써 1회당 전위 변화 ΔV를 작게 하는 것이 가능하므로, 상기한 오기입을 방지하는 것이 가능하다.
또한, 본 예에 있어서는, 8 트랜지스터형의 듀얼 포트 SRAM의 구성에 대해 설명하였지만, 특별히 당해 구성에 한정되지 않고, 소위 6 트랜지스터형 싱글 포트 SRAM에 대해서도 마찬가지로 적용 가능하다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1, 1A, 1B : 메모리 셀 어레이
2A : 제1 행 선택 구동 회로
2B : 제2 행 선택 구동 회로
3A : 제1 열 선택 회로
3B : 제2 열 선택 회로
4A : 제1 입력 회로
4B : 제2 입력 회로
5A, 5AP : 제1 기입 보조 회로
5B, 5BP : 제2 기입 보조 회로
6A : 제1 기입 구동 회로
6B : 제2 기입 구동 회로
7A : 제1 비트선 쌍 충전 회로
7B : 제2 비트선 쌍 충전 회로
8A : 제1 제어 회로
8B : 제2 제어 회로

Claims (8)

  1. 행렬 형상으로 배치되는 복수의 메모리 셀과,
    각 상기 메모리 셀 열에 대응하여 배치되는 복수의 비트선 쌍과,
    기입 데이터에 따라, 선택 열의 비트선 쌍에 데이터를 전송하는 기입 드라이브 회로와,
    상기 선택 열의 비트선 쌍의 저전위측의 비트선을 음전압 레벨로 구동하는 기입 보조 회로
    를 구비하고,
    상기 기입 보조 회로는,
    제1 신호 배선과,
    제어 신호에 따라, 상기 제1 신호 배선을 구동하는 제1 드라이브 회로와,
    상기 저전위측의 비트선과 접속되고, 상기 제1 드라이브 회로의 구동에 의해 상기 제1 신호 배선과의 사이의 배선간의 결합 용량에 기초하여 상기 음전압을 생성하기 위한 제2 신호 배선을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    각 상기 메모리 셀은, 상기 기입 데이터를 유지하기 위해 제1 전압 및 상기 제1 전압보다도 낮은 제2 전압에 의해 구동되고,
    상기 제1 및 제2 전압을 공급하는 제1 및 제2 전압 신호 배선을 더 구비하고,
    상기 제1 및 제2 신호 배선은, 상기 복수의 메모리 셀보다도 상층의 상기 제1 및 제2 전압 신호 배선이 형성되는 금속 배선층과 동일한 금속 배선층을 사용하여 형성되는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 신호 배선은, 상기 제1 및 제2 전압 신호 배선과 동일한 방향을 따라 설치되는 반도체 기억 장치.
  4. 제1항에 있어서,
    각 상기 메모리 셀 행에 각각 대응하여 설치되는 복수의 제1 및 제2 워드선과,
    상기 복수의 비트선 쌍은, 각 상기 메모리 셀 열에 각각 대응하여 설치되는 복수의 제1 및 제2 비트선 쌍을 포함하고,
    각 상기 메모리 셀은,
    기입 데이터에 따라, 제1 및 제2 기억 노드를 제1 및 제2 전위 레벨의 한쪽 및 다른 쪽으로 각각 설정하기 위한 플립플롭 회로와,
    대응하는 제1 워드선과 게이트가 전기적으로 결합되고, 대응하는 제1 비트선 쌍과 상기 플립플롭 회로 사이를 전기적으로 결합하기 위한 제1 게이트 트랜지스터 쌍과,
    대응하는 제2 워드선과 게이트가 전기적으로 결합되고, 대응하는 제2 비트선 쌍과 상기 플립플롭 회로 사이를 전기적으로 결합하기 위한 제2 게이트 트랜지스터 쌍을 포함하고,
    상기 기입 보조 회로는, 상기 제2 신호 배선에 대해 설치되고, 상기 제2 신호 배선을 안정화시키는 접지 용량 소자를 더 포함하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 안정화 용량 소자는, 전계 효과형 트랜지스터로 형성되는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 기입 보조 회로는, 상기 제1 및 제2 신호 배선과의 사이에 설치된 용량 소자를 더 포함하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 기입 보조 회로는, 상기 복수의 비트선 쌍에 대응하여 공통으로 설치되는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 기입 보조 회로는,
    상기 제1 신호 배선의 일방측에 설치된 상기 제1 드라이브 회로에 대해 타방측에 설치된 제2 드라이브 회로와,
    상기 제2 드라이브 회로의 구동에 의해 상기 제2 신호 배선과의 사이의 배선간의 결합 용량에 기초하여 상기 음전압을 생성하기 위한 제3 신호 배선을 더 포함하는 반도체 기억 장치.
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