CN106782640A - 一种基于stt‑mtj的mram单元控制电路 - Google Patents
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Abstract
本发明公开了一种基于STT‑MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。本发明能够补偿写0过程电流，从而有效避免写0过程产生误操作。
Description
技术领域
本发明涉及存储电路技术领域,具体涉及一种基于STT-MTJ的MRAM单元控制电路。
背景技术
磁阻随机存储器(MRAM,Magnetic Random Access Memory)是一种非挥发性的磁性随机存储器.它拥有静态随机存储器的高速读取写入能力，以及动态随机存储器的高集成度,而且基本上可以无限次地重复写入。
一个标准的MRAM单元包括一个MOS管和一个STT-MTJ结，参见图1所示，MRAM在工作过程中要求一定的阈值电流和写入时间来完成写入，通过低电流实现读出。由于MRAM具有较好的非易失性，因而得到越来越多的应用。
而在标准MRAM单元结构中，针对写1和写0存在两种不对称性。首先是1和0的电阻不同，其实是相同的正反向阈值电流（写入动作）下，1和0写入的电压不同，用于写0过程电流较小，导致写0过程容易产生误操作。
发明内容
本发明的发明目的是提供一种基于STT-MTJ的MRAM单元控制电路，通过引入写辅助电路，补偿写0过程电流，从而有效避免写0过程产生误操作。
为达到上述发明目的，本发明采用的技术方案是：一种基于STT-MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；
所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；
所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。
优选地，所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管；
所述第二反相器包括第二PMOS晶体管和第二NMOS晶体管。
优选地，所述第一NMOS晶体管的源极连接到负脉冲产生电路的输出端，所述第二NMOS晶体管的源极接地。
优选地，所述负脉冲产生电路包括第一与非门电路、第二与非门电路、第一非门电路、第二非门电路、第三非门电路、第四非门电路、电解电容器和第三NMOS晶体管；
所述第一非门电路的输入端连接到第一字线，所述第一与非门电路的输入端分别连接到第一非门的输出端、第二字线和负脉冲产生电路的内部时序控制信号端，所述第一与非门电路的输出端连接到第二非门电路的输入端，所述第二与非门电路的输入端分别连接到第二非门电路的输出端和使能信号端，所述第二与非门电路的输出端连接到第三非门电路的输入端，所述第三非门电路的输出端连接到第四非门电路的输入端，所述第四非门电路的输出端分别连接到电解电容器的正极和第三NMOS晶体管的栅极，所述电解电容器的负极和第三NMOS晶体管的源极均连接到第一反相器的接地端，所述第三NMOS晶体管的漏极接地。
优选地，所述负脉冲产生电路仅在第二字线电平为1且第一字线电平为0时输出负脉冲。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
本发明通过引入写辅助电路，其中，所述负脉冲产生电路仅在第二字线电平为1且第一字线电平为0时输出负脉冲，能够补偿写0过程电流，从而有效避免写0过程产生误操作。
附图说明
图1是本发明实施例一的第一字线逻辑电路结构示意图。
图2是本发明实施例一的第二字线逻辑电路结构示意图。
图3是本发明实施例一的负脉冲产生电路结构示意图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例一：
参见图1至3所示，一种基于STT-MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；
所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；
所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。
本实施例中，所述第一反相器和第二反相器均为现有的标准CMOS反相器，其中，所述第一反相器包括第一PMOS晶体管MP1和第一NMOS晶体管MN1；
所述第二反相器包括第二PMOS晶体管MP2和第二NMOS晶体管MN2。
所述第一NMOS晶体管MN1的源极连接到负脉冲产生电路的输出端，所述第二NMOS晶体管MN2的源极接地。
所述负脉冲产生电路由内部时序控制信号GIC、第一字线BL电平、第二字线BLB电平、以及使能信号NBLEN共同控制，具体为包括第一与非门电路、第二与非门电路、第一非门电路、第二非门电路、第三非门电路、第四非门电路、电解电容器和第三NMOS晶体管MN3；
所述第一非门电路的输入端连接到第一字线BL，所述第一与非门电路的输入端分别连接到第一非门的输出端、第二字线BLB和负脉冲产生电路的内部时序控制信号端，所述第一与非门电路的输出端连接到第二非门电路的输入端，所述第二与非门电路的输入端分别连接到第二非门电路的输出端和使能信号端，所述第二与非门电路的输出端连接到第三非门电路的输入端，所述第三非门电路的输出端连接到第四非门电路的输入端，所述第四非门电路的输出端分别连接到电解电容器的正极和第三NMOS晶体管MN3的栅极，所述电解电容器的负极和第三NMOS晶体管MN3的源极均连接到第一反相器的接地端，所述第三NMOS晶体管MN3的漏极接地。
所述负脉冲产生电路仅在写0时，即第二字线BLB电平为1且第一字线BL电平为0时，输出负脉冲，以补偿写入电流，此时MTJ处于反平行态；其他时刻负脉冲产生电路输出为地。
Claims (5)
1.一种基于STT-MTJ的MRAM单元控制电路，其特征在于：其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；
所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；
所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。
2.根据权利要求1所述的基于STT-MTJ的MRAM单元控制电路，其特征在于：所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管；
所述第二反相器包括第二PMOS晶体管和第二NMOS晶体管。
3.根据权利要求2所述的基于STT-MTJ的MRAM单元控制电路，其特征在于：所述第一NMOS晶体管的源极连接到负脉冲产生电路的输出端，所述第二NMOS晶体管的源极接地。
4.根据权利要求1所述的基于STT-MTJ的MRAM单元控制电路，其特征在于：所述负脉冲产生电路包括第一与非门电路、第二与非门电路、第一非门电路、第二非门电路、第三非门电路、第四非门电路、电解电容器和第三NMOS晶体管；
所述第一非门电路的输入端连接到第一字线，所述第一与非门电路的输入端分别连接到第一非门的输出端、第二字线和负脉冲产生电路的内部时序控制信号端，所述第一与非门电路的输出端连接到第二非门电路的输入端，所述第二与非门电路的输入端分别连接到第二非门电路的输出端和使能信号端，所述第二与非门电路的输出端连接到第三非门电路的输入端，所述第三非门电路的输出端连接到第四非门电路的输入端，所述第四非门电路的输出端分别连接到电解电容器的正极和第三NMOS晶体管的栅极，所述电解电容器的负极和第三NMOS晶体管的源极均连接到第一反相器的接地端，所述第三NMOS晶体管的漏极接地。
5.根据权利要求1或4所述的基于STT-MTJ的MRAM单元控制电路，其特征在于：所述负脉冲产生电路仅在第二字线电平为1且第一字线电平为0时输出负脉冲。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201710063686.2A CN106782640A (zh) | 2017-02-03 | 2017-02-03 | 一种基于stt‑mtj的mram单元控制电路 |
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| CN201710063686.2A Pending CN106782640A (zh) | 2017-02-03 | 2017-02-03 | 一种基于stt‑mtj的mram单元控制电路 |
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| CN (1) | CN106782640A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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