CN112382326B - 一种亚阈值双电源sram读辅助电路 - Google Patents

一种亚阈值双电源sram读辅助电路 Download PDF

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Abstract

本发明提供的一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；本发明在读操作时，连接在第一电源的正极和字线之间的第一PMOS晶体管导通，使字线输出比较低的第一电源的电压，在读加速阶段，利用第二PMOS晶体管和PMOS晶体管电容组成RC负载将字线缓慢充电至比较高的第二电源的电压，在保证了读稳定性的前提下，实现了SRAM的快速访问。

Description

一种亚阈值双电源SRAM读辅助电路
技术领域
本发明涉及存储器访问技术领域，特别是涉及一种亚阈值双电源SRAM读辅助电路。
背景技术
随着单元供电电压的降低，SRAM（Static Random Access Memory，静态随机访问存储器）的读稳定性下降。SRAM在进行读操作时，单元内部存储数据极易发生改变，造成SRAM功能错误。字线欠压读辅助电路是一种常用的读辅助电路，但是传统的读辅助电路对SRAM的访问时间产生了负面的影响。如何实现在保证读稳定性的前提下，减小访问时间，成为一个亟待解决的技术问题。
发明内容
本发明的目的是提供一种亚阈值双电源SRAM读辅助电路，以实现在保证读稳定性的前提下，减小访问时间。
为实现上述目的，本发明提供了如下方案：
一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；
所述第一PMOS晶体管的源极与第一电源的正极连接，所述第二PMOS晶体管的源极与第二电源的正极连接，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极均与所述第三PMOS晶体管的源极连接，所述第一PMOS晶体管的栅极与读辅助控制信号连接，所述第二PMOS晶体管的栅极与读加速控制信号连接；所述第一电源的负极和所述第二电源的负极均与地线连接；所述第二电源的电压大于所述第一电源的电压；
所述第三PMOS晶体管的漏极、所述NMOS晶体管的漏极、所述第四PMOS晶体管的源极均与字线连接；所述第三PMOS晶体管的栅极和所述NMOS晶体管的栅极均与输入信号连接；所述NMOS晶体管的源极与地线连接；
所述第四PMOS晶体管的漏极与PMOS晶体管电容的上极板连接，所述PMOS晶体管电容的下极板与地线连接，所述第四PMOS晶体管的栅极与读加速控制信号连接。
可选的，当进行欠压读辅助操作时：读辅助控制信号为低电平，读加速控制信号为高电平，此时，第一PMOS晶体管导通，第二PMOS晶体管和第四PMOS晶体管断开。
可选的，当输入信号为低电平时，第三PMOS晶体管导通，NMOS晶体管断开，字线的输出电压为经第一PMOS晶体管和第三PMOS晶体管拉高后的第一电源的电压。
可选的，当输入信号为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压。
可选的，当进行读加速操作时：读辅助控制信号为高电平，读加速控制信号为低电平，此时，第一PMOS晶体管断开，第二PMOS晶体管和第四PMOS晶体管导通。
可选的，当输入信号为低电平时，第三PMOS晶体管导通，NMOS晶体管断开，通过对PMOS晶体管电容充电，使字线的输出电压增加至第二电源的电压。
可选的，当输入信号为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供的一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；所述第一PMOS晶体管的源极与第一电源的正极连接，所述第二PMOS晶体管的源极与第二电源的正极连接，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极均与所述第三PMOS晶体管的源极连接，所述第一PMOS晶体管的栅极与读辅助控制信号连接，所述第二PMOS晶体管的栅极与读加速控制信号连接；所述第一电源的负极和所述第二电源的负极均与地线连接；所述第三PMOS晶体管的漏极、所述NMOS晶体管的漏极、所述第四PMOS晶体管的源极均与字线连接；所述第三PMOS晶体管的栅极和所述NMOS晶体管的栅极均与输入信号连接；所述NMOS晶体管的源极与地线连接；所述第四PMOS晶体管的漏极与PMOS晶体管电容的上极板连接，所述PMOS晶体管电容的下极板与地线连接，所述第四PMOS晶体管的栅极与读加速控制信号连接。本发明在读操作时，使字线输出比较低的第一电源的电压，在读加速阶段，利用第二PMOS晶体管和PMOS晶体管电容组成RC负载将字线缓慢充电至比较高的第二电源的电压，在保证了读稳定性的前提下，实现了SRAM的快速访问。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种亚阈值双电源SRAM读辅助电路的电路图；
图2为本发明提供的一种亚阈值双电源SRAM读辅助电路的工作原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种亚阈值双电源SRAM读辅助电路，以实现在保证读稳定性的前提下，减小访问时间。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示，本发明公开了一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、NMOS晶体管MN1和PMOS晶体管电容CAP。
所述第一PMOS晶体管MP1的源极与第一电源的正极连接，所述第二PMOS晶体管MP2的源极与第二电源的正极连接，所述第一PMOS晶体管MP1的漏极和所述第二PMOS晶体管MP2的漏极均与所述第三PMOS晶体管MP3的源极连接，所述第一PMOS晶体管MP1的栅极与读辅助控制信号A（读辅助控制信号A的波形如图2中的V(A)所示）连接，所述第二PMOS晶体管MP2的栅极与读加速控制信号B（读加速控制信号B的波形如图2中的V(B)所示）连接；所述第一电源的负极和所述第二电源的负极均与地线连接；即，第一PMOS晶体管MP1，栅极连接读辅助控制信号A，用于连接第一电源的正极和字线WL的电压线VDDWL。第二PMOS晶体管MP2，栅极连接读加速控制信号B，用于连接第二电源的正极和VDDWL。本发明中，第二电源的电压大于第一电源的电压。
所述第三PMOS晶体管MP3的漏极、所述NMOS晶体管MN1的漏极、所述第四PMOS晶体管MP4的源极均与字线WL连接；所述第三PMOS晶体管MP3的栅极和所述NMOS晶体管MN1的栅极均与输入信号WLn(输入信号WLn的波形如图2中的V(WLn)所示)连接；所述NMOS晶体管MN1的源极与地线连接；即，第三PMOS晶体管MP3，栅极连接输入信号WLn，用于连接字线WL的电压线VDDWL和字线WL（字线WL的信号的波形如图2中的V（WL）所示），NMOS晶体管MN1，栅极连接输入信号WLn，用于连接地线和字线WL的电压线VDDWL。
所述第四PMOS晶体管MP4的漏极与PMOS晶体管电容CAP的上极板连接，所述PMOS晶体管电容CAP的下极板与地线连接，所述第四PMOS晶体管MP4的栅极与读加速控制信号B连接。即，第四PMOS晶体管MP4，栅极连接读加速控制信号B，用于连接PMOS晶体管电容CAP和字线WL。PMOS晶体管电容CAP，上极板连接第四PMOS晶体管MP4的漏级，下极板连接地线。
如图2所示，其工作原理为：当进行欠压读辅助操作时：读辅助控制信号为低电平，读加速控制信号为高电平，即，图2中的，读辅助控制信号A的波形V(A)为低电平，读加速控制信号B的波形V(B)为高电平，此时，第一PMOS晶体管MP1导通，第二PMOS晶体管MP2和第四PMOS晶体管MP4断开。输入信号WLn为低电平时，即，图2中的输入信号的波形V(WLn)为低电平时，第三PMOS晶体管MP3导通，NMOS晶体管MN1断开，字线WL的输出电压为经第一PMOS晶体管MP1和第三PMOS晶体管MP3拉高后的第一电源的电压，如图2中的字线WL的波形V(WL)所示。当输入信号为高电平时，即，图2中的输入信号的波形V(WLn)为高电平时，第三PMOS晶体管MP3断开，NMOS晶体管MN1导通，字线的输出电压为经NMOS晶体管MN1拉低后的低电平电压，如图2中的字线WL的波形V(WL)所示。
当进行读加速操作时：读辅助控制信号为高电平，读加速控制信号为低电平，即，读辅助控制信号A的波形V(A)为高电平，读加速控制信号B的波形V(B)为低电平，此时，第一PMOS晶体管MP1断开，第二PMOS晶体管MP2和第四PMOS晶体管MP4导通。输入信号为低电平时，即，图2中的输入信号的波形V(WLn)为低电平时，第三PMOS晶体管MP3导通，NMOS晶体管MN1断开，通过对PMOS晶体管电容CAP充电，使字线的输出电压增加至第二电源的电压，如图2中的字线WL的波形V(WL)所示。当输入信号为高电平时，即，图2中的输入信号的波形V(WLn)为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压，如图2中的字线WL的波形V(WL)所示。
即，本发明具体功能为：字线上升的开始阶段，由第一电源的电压（低电压）VDDL经过MP1供电，字线WL的电压迅速上升至第一电源的电压VDDL，实现传统的字线欠压读辅助。随后MP1关断，MP2和MP4开启。第二电源（高电压）VDDH经过小尺寸第二PMOS晶体管MP2与PMOS晶体管电容CAP组成的RC负载，缓慢把字线WL的电压充电至第二电源的电压（高电压）VDDH。在保证了读稳定性的前提下，实现了SRAM的快速访问。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种亚阈值双电源SRAM读辅助电路，其特征在于，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；
所述第一PMOS晶体管的源极与第一电源的正极连接，所述第二PMOS晶体管的源极与第二电源的正极连接，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极均与所述第三PMOS晶体管的源极连接，所述第一PMOS晶体管的栅极与读辅助控制信号连接，所述第二PMOS晶体管的栅极与读加速控制信号连接；所述第一电源的负极和所述第二电源的负极均与地线连接；所述第二电源的电压大于所述第一电源的电压；
所述第三PMOS晶体管的漏极、所述NMOS晶体管的漏极、所述第四PMOS晶体管的源极均与字线连接；所述第三PMOS晶体管的栅极和所述NMOS晶体管的栅极均与输入信号连接；所述NMOS晶体管的源极与地线连接；
所述第四PMOS晶体管的漏极与PMOS晶体管电容的上极板连接，所述PMOS晶体管电容的下极板与地线连接，所述第四PMOS晶体管的栅极与读加速控制信号连接。
2.根据权利要求1所述的亚阈值双电源SRAM读辅助电路，其特征在于，当进行欠压读辅助操作时：读辅助控制信号为低电平，读加速控制信号为高电平，此时，第一PMOS晶体管导通，第二PMOS晶体管和第四PMOS晶体管断开。
3.根据权利要求2所述的亚阈值双电源SRAM读辅助电路，其特征在于，当输入信号为低电平时，第三PMOS晶体管导通，NMOS晶体管断开，字线的输出电压为经第一PMOS晶体管和第三PMOS晶体管拉高后的第一电源的电压。
4.根据权利要求2所述的亚阈值双电源SRAM读辅助电路，其特征在于，当输入信号为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压。
5.根据权利要求1所述的亚阈值双电源SRAM读辅助电路，其特征在于，当进行读加速操作时：读辅助控制信号为高电平，读加速控制信号为低电平，此时，第一PMOS晶体管断开，第二PMOS晶体管和第四PMOS晶体管导通。
6.根据权利要求5所述的亚阈值双电源SRAM读辅助电路，其特征在于，当输入信号为低电平时，第三PMOS晶体管导通，NMOS晶体管断开，通过对PMOS晶体管电容充电，使字线的输出电压增加至第二电源的电压。
7.根据权利要求5所述的亚阈值双电源SRAM读辅助电路，其特征在于，当输入信号为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压。
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